JP2743909B2

JP2743909B2 - ディジタル復調回路

Info

Publication number: JP2743909B2
Application number: JP8092195A
Authority: JP
Inventors: 誠良米田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-04-15
Filing date: 1996-04-15
Publication date: 1998-04-28
Anticipated expiration: 2016-04-15
Also published as: JPH09284241A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル復調回路
に係り、特に周波数多重された複数のキャリアを復調す
る、１つのディジタル・シグナル・プロセッサ（ＤＳ
Ｐ）で構成されたディジタル復調回路に関する。

【０００２】

【従来の技術】周波数多元接続（ＦＤＭＡ：Frequency
Division Multiple Access）方式による通信において
は、受信された周波数多重された複数のキャリア、ある
いは時分割多元接続（ＴＤＭＡ：Time Division Multip
le Access）方式により時分割多重されたキャリアが、
周波数多重された複数のキャリアをディジタル処理回路
により復調するディジタル復調回路として、従来より図
６のブロック図に示す如き構成が知られている。

【０００３】この従来のディジタル復調回路は、周波数
多重された複数のキャリアのそれぞれに対して設けら
れ、受信された後中間周波数（ＩＦ）に変換されたＩＦ
信号がハイブリッド１により２分岐されてそれぞれ周波
数変換器２ａ、２ｂに供給され、ここでπ／２移相器３
を用いて互いにπ／２位相の異なるようにされた局部発
振周波数と周波数変換されてベースバンドの信号に変換
される。この周波数変換器２ａ、２ｂの出力信号は低域
フィルタ（ＬＰＦ）４ａ、４ｂで高域周波数成分が除去
された後、Ａ／Ｄ変換器５ａ、５ｂによりディジタル信
号に変換されてから、ベースバンドディジタル復調回路
６に供給されて復調される。

【０００４】しかしながら、上記の従来のディジタル復
調回路では、各キャリアのそれぞれに対して準同期処理
やＬＰＦ演算処理を行うため、キャリア数が多くなる
と、装置全体が大型化し、かつ、重量も重くなり、消費
電力も大幅に増加する。

【０００５】そこで、複数の周波数多重キャリアを復調
するディジタル復調回路として、小型・軽量化、低消費
電力化を図るため、一括して準同期を行い、ディジタル
信号処理技術である高速フーリエ変換（ＦＦＴ：Fast F
ourier Transform）技術を用いて一括分波するディジタ
ル復調回路が例えば１９８８年発行の「インターナショ
ナル・ジャーナル・オブ・サテライト・コミュニケーシ
ョンズ」という文献（F.TAKAHASHI et.al.,"A PSK GROU
P MODEM BASED ON DIGITAL SIGNAL PROCESSING:ALGORIT
HM,HARDWARE DESIGN,IMPLEMENTATION AND PERFORMANC
E",INTERNATIONALJOURNAL OF SATELLITE COMMUNICATION
S,VOL.6,p.253-266(1988)）に開示されている。

【０００６】図７は上記の文献記載の従来のディジタル
復調回路の一例のブロック図を示す。同図において、受
信された後中間周波数（ＩＦ）に変換されたＩＦ信号が
ハイブリッド１１により２分岐されてそれぞれ周波数変
換器１２ａ、１２ｂに供給され、ここでπ／２移相器１
３を用いて互いにπ／２位相の異なるようにされた局部
発振周波数と周波数変換されてベースバンドの信号に変
換される。この周波数変換器１２ａ、１２ｂの出力信号
は低域フィルタ（ＬＰＦ）１４ａ、１４ｂで高域周波数
成分が除去された後、Ａ／Ｄ変換器１５ａ、１５ｂによ
りディジタル信号に変換される。

【０００７】以上の構成の準同期回路内のＡ／Ｄ変換器
１５ａ、１５ｂの出力ディジタル信号は、サブフィルタ
１６及びＦＦＴ演算回路１７をそれぞれ経て一括分波さ
れ、各キャリア毎、実数部サンプリングデータと虚数部
サンプリングデータとに変換された後、ベースバンドデ
ィジタル復調回路１８に供給され、各キャリア単位で個
別に復調される。

【０００８】この従来のディジタル復調回路によれば、
単一の局部発振周波数により一括して準同期を行うよう
にしており、局部発振周波数を複数個持つ必要がなく、
また、調整が面倒な準同期回路（アナログ回路）を各キ
ャリア単位で用意する必要がなく、小型・軽量化、低消
費電力化が図れる。この従来のディジタル復調回路によ
る復調方式は、一般に「一括分波−個別復調方式」と呼
ばれる。

【０００９】なお、複数の、ある演算処理を時分割で行
うことは公知の技術であるが、その技術は図８（Ａ）〜
（Ｃ）に模式的に示すように、それぞれ決められた演算
処理を、図８（Ｄ）に示すように、ある決められた均一
時間間隔で処理を行うことができる個別処理を如何に効
率的に時分割処理できるかという技術であり、たとえ均
一演算数の繰り返しでも、図９（Ａ）〜（Ｃ）に模式的
に示すように、クロック周波数誤差、変動等などの原因
により、それぞれ１回分の処理時間が異なるときには、
従来は図９（Ｄ）に示すように、ある決められた時間間
隔で時分割処理を行うことができない（各キャリア毎
に、独立して処理時間間隔を適宜補正することが要求さ
れる。）。

【００１０】

【発明が解決しようとする課題】一世代前のＤＳＰでは
処理能力的に乏しいものが多く、また、動作クロック周
波数も数ＭＨｚからせいぜい１０ＭＨｚ程度のものであ
ったため、１つのＤＳＰでは大した処理を行うことがで
きなかった。しかしながら、近年の技術の進歩発展によ
り、演算能力的には１００ｋｂｐｓ以上の（単一）キャ
リアのベースバンド復調処理も可能な、高速で高機能の
ＤＳＰが登場してきた。

【００１１】また、近年、ディジタル音声信号処理技術
の進歩により、わずか数ｋｂｐｓで音声伝送を行うこと
ができるようになり、低レートマルチキャリアの移動体
通信が急速に普及し始めている。更に、移動体通信は、
よりグローバルな通信の要望により、衛星を利用した移
動体通信へと発展の兆しがある。多数の複数キャリアを
復調し、交換制御を行う場合でも、陸上移動体通信の基
地局のような場合では、多少規模の大きなものでの問題
ではないが、この交換機の衛星搭載を考えたとき、複数
のキャリアの一括復調回路の小型化、低消費電力化は、
必須の技術課題である。このため、数ｋｂｐｓ〜数十ｋ
ｂｐｓ程度のクロック速度のキャリアの一括復調処理
は、非常に重要な処理技術といえる。

【００１２】ＤＳＰが上記のように高速・高機能化した
ものの、異なるクロック周波数、あるいはクロック周波
数誤差が存在する複数のキャリアを時分割で復調処理を
行おうとすると、各キャリア毎に独立して処理時間間隔
を適宜補正する必要があり、時分割処理においては、こ
のことが以下の理由により問題点として挙げられる。

【００１３】すなわち、各キャリアを受信したとき、送
信されてきた各キャリアのクロック周波数がすべて全く
同一で、受信復調側と同期がとれている場合では、復調
回路は、図１０（Ａ）、（Ｃ）、（Ｅ）に示すクロック
の周期間隔で同図（Ｂ）、（Ｄ）、（Ｆ）に模式的に示
すように各キャリアの１シンボル分を復調すればよく
（再生クロックが各キャリア毎独立ではなく単一）、そ
の場合、高速でＤＳＰを動作させることができれば、例
えば同図（Ｇ）に示す各キャリア共通の復調クロック
で、同図（Ｈ）に模式的に示すように各キャリアの１シ
ンボルの復調に必要な処理を、時間的に割り当てること
が容易である。

【００１４】ところが、送信されてきた各キャリアのク
ロック周波数は実際には完全に一致しているようなこと
はなく、また受信復調側でマスタークロックから分周し
たクロックとは同期がとれていないのが普通である。こ
のように微妙に各キャリアの送信クロック周波数がずれ
ている、若しくは異なっている場合、各キャリアに対す
る復調クロックは、図１１（Ａ）、（Ｃ）、（Ｅ）に示
すように独立したものが必要で、各キャリア毎に個別に
同図（Ｂ）、（Ｄ）、（Ｆ）に模式的に示すように１シ
ンボル毎に復調処理する必要があり、時分割で等間隔
に、各キャリアの復調演算処理結果を並べることは同図
（Ｇ）に示すように不可能である。

【００１５】例えば、送信クロック周波数がＳ［ｋｂｐ
ｓ］であるキャリアが、移動体からの送信であったた
め、ドップラーシフトにより受信復調時のキャリアクロ
ック周波数が、あるときはＳ＋α［ｋｂｐｓ］になった
り、またあるときはＳ＋β［ｋｂｐｓ］になったり
（Ｓ，α，βはいずれも任意の値）変動し、これが他の
キャリアにおいても同様のことがいえる場合、もはや１
つの復調クロック周波数で管理できず、時分割で等間隔
に、各キャリアの復調演算処理結果を並べることは不可
能である。

【００１６】パケット通信やＴＤＭＡのようなバースト
通信では、一般に１バーストの時間が短いため、送受信
のマスタークロックの精度が高ければ、受信時の各キャ
リアの送信クロック周波数と受信復調側で用意したクロ
ック周波数誤差による累積位相誤差が１シンボル以内で
収まり、復調クロック周波数補正を行わなくても復調ク
ロック位相補正処理のみで最終ビットまで正常に復調で
きる場合も考えられる。この場合、図１０に示した時分
割処理でも複数キャリア復調処理は可能である。

【００１７】しかし、連続信号処理のように長時間の連
続復調処理が要求される場合、あるいは、明らかに周波
数誤差が存在するような場合は、図１０に示した時分割
処理では、復調データにおいて、ビットのダブり、ビッ
ト欠けが生じる。

【００１８】本発明は以上の点に鑑みなされたもので、
クロック周波数誤差、位相誤差をもち、更にはクロック
周波数の違う複数のキャリアを１つのＤＳＰで効率的に
ベースバンド復調処理することができるディジタル復調
回路を提供することを目的とする。

【００１９】また、本発明の他の目的は、小型・軽量
化、低消費電力化可能なディジタル復調回路を提供する
ことにある。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、ｎ本のキャリアが周波数分割多重された周波数多重
キャリアを準同期処理して、ベースバンドのディジタル
信号を出力する準同期回路と、準同期回路からのディジ
タル信号をフーリエ変換演算して複数のキャリア毎の実
数部と虚数部のサンプリングデータを出力する演算手段
と、演算手段から出力されたサンプリングデータを入力
信号として受け、キャリア同期処理及びクロック同期処
理を行い、各キャリアの復調クロックに基づいてｎキャ
リア分のディジタル復調処理を行う単一のディジタル・
シグナル・プロセッサとを有し、ディジタル・シグナル
・プロセッサは、１つのキャリアの復調処理に必要な１
演算処理を基本処理単位としたとき、この基本処理単位
１個の演算処理をｎ本のキャリアの入力サンプリングデ
ータそれぞれに対して順次巡回的に行うことを繰り返
し、復調クロックの一周期内においては各キャリアの入
力サンプリングデータの基本処理単位がｎ個おきに繰り
返し存在し、かつ、全部でｍ個の基本処理単位が存在す
るように動作し、全部で（ｍ−１）個の基本処理単位で
１つのキャリアの１シンボルの復調処理を行うと共に、
各キャリア毎の復調クロック周波数を、送信された各キ
ャリアが持つクロック周波数との差に応じて補正するよ
う構成したものである。

【００２１】この発明では、ディジタル・シグナル・プ
ロセッサ（ＤＳＰ）の演算の特徴である複数ステップ
（例えば、演算を行うデータをメモリからレジスタに
移動、四則演算、論理演算等の演算を実施、演算結
果をレジスタからメモリに移動、の計３つのステップ）
で１演算処理という一般的特徴を利用し、この１演算処
理を基本処理単位とし、復調処理を行うキャリア数だけ
繰り返す。

【００２２】一般的には、演算手段から出力される複数
のキャリア毎の実数部と虚数部のサンプリングデータに
対してベースバンド復調処理にあたり、キャリア同期処
理、クロック同期処理を行う同期検波方式の復調処理を
ＤＳＰで行う場合、８０〜１０００ステップ程度、同じ
くサンプリングされたデータに対し遅延検波、クロック
同期処理を行う方式では、同期検波の半分程度のステッ
プ数でＤＳＰでディジタル復調処理することができる。

【００２３】ここで、本発明におけるＤＳＰは、１つの
キャリアの復調処理に必要な１演算処理を基本処理単位
としたとき、（ｍ−１）個の基本処理単位で１つのキャ
リアの１シンボルの復調処理を行うことができる場合、
この基本処理単位１個の演算処理をｎ本のキャリアの入
力サンプリングデータそれぞれに対して順次巡回的に行
うことを繰り返して、全部で（ｍ−１）個の基本処理単
位で１つのキャリアの１シンボルの復調処理を行う。

【００２４】つまり、図４に模式的に示すように、ＤＳ
Ｐは基本処理単位が３ステップであるときには、まず第
１番目のキャリアのサンプリングデータに対して左下が
りの斜線で示すように３ステップの最初の１個の基本処
理単位の演算を行った後、続いて第２番目のキャリアの
サンプリングデータに対してクロスハッチングで示すよ
うに３ステップの最初の１個の基本処理単位の演算を行
い、以下同様にして第ｎ番目のキャリアのサンプリング
データに対して網目で示すように３ステップの最初の１
個の基本処理単位の演算を行い、更に続いて第１番目の
キャリアのサンプリングデータに対して左下がりの斜線
で示すように３ステップの２回目の１個の基本処理単位
の演算を行う。以下同様の動作を繰り返す。そして、全
部で（ｍ−１）個の基本処理単位で１つのキャリアの１
シンボルの復調処理が終了する。

【００２５】換言すると、あるキャリアの復調処理に着
目した場合、ＤＳＰは復調クロックの一周期内において
は各キャリアの入力サンプリングデータの基本処理単位
がｎ個おきに１個ずつ繰り返し存在し、かつ、全部でｍ
個の基本処理単位が存在するように動作する。これによ
り、各キャリアの復調クロックのそれぞれの一周期内に
おいて（ｍ−１）個以上の基本処理単位が存在するの
で、各キャリアを復調することができる。

【００２６】また、本発明では、ＤＳＰが通常基本処理
単位ｍ個（１個は予備）で１シンボルの復調を行うとこ
ろ、各キャリア毎の復調クロック周波数と送信された各
キャリアが持つクロック周波数との差に応じて（ｍ−
１）個あるいは（ｍ＋１）個の基本処理単位を用いて復
調処理を行うことにより、各キャリアに対する復調クロ
ック周波数の補正を行う。

【００２７】ここで、本来基本処理単位ｍ個で１シンボ
ルの復調処理するところ、（ｍ−１）個あるいは（ｍ＋
１）個の基本処理単位を用いて復調処理を行っても、あ
くまで、そのキャリアに割り当てられた演算機会をいつ
もよりも多く（あるいは少なく）用い、そのキャリアの
次のシンボルの復調処理に取りかかるのが遅く（あるい
は早く）なるかの違いだけであるから、このことはまさ
にクロック周波数の補正処理である。

【００２８】この基本処理単位の演算機会においては、
いかなる演算を行っても、また演算を行わずアイドル状
態としても、他のキャリアの復調に対して何ら影響を与
えることはない。ちなみに、基本処理単位１個分の補正
量（時間）は、（ＤＳＰのシステムクロック周波数）^-1×Ｓ×ｎ［ｓ］である。ただし、Ｓは前記基本処理単位の演算処理ステ
ップ数である。なお、クロック周波数補正量は上記の場
合、±１の基本処理単位分であるが、必要に応じ、基本
処理単位で±１、±２の補正を行う必要がある場合は、
復調クロック周期時間内に（ｍ＋１）個の基本処理単位
（予備２個）存在するように、ＤＳＰのシステムクロッ
ク周波数（動作クロック周波数）を設定すればよい。

【００２９】なお、各キャリア間のクロック周波数が、
誤差程度の違いではない場合においても（例えば、クロ
ック周波数が２倍以上の違いがある複数のキャリアの復
調の場合でも）、１つのＤＳＰで処理するキャリアの中
でクロック周波数が最高の（クロックレートが最速の）
クロック周波数を基本とし、そのクロック周期時間内
に、各キャリアの処理の基本処理動作がｍ個以上存在す
るようにＤＳＰの動作クロック周波数を選択する。

【００３０】この場合も、図５（Ａ）に模式的に示すよ
うに、あるキャリアの復調処理に着目した場合、ＤＳＰ
は復調クロックの一周期内においては各キャリアの入力
サンプリングデータの基本処理単位がｎ個おきに１個ず
つ繰り返し存在し、かつ、全部でｍ個の基本処理単位が
存在するように動作する。これにより、各キャリアの復
調クロックのそれぞれの一周期内において（ｍ−１）個
以上の基本処理単位が存在するので、各キャリアを復調
することができる。

【００３１】この場合、低いクロック周波数のキャリア
の復調処理において、自分のクロック周期期間内で（ｍ
＋１）以降の余った基本処理単位は演算を行わずアイド
ル状態とする。なお、図５（Ｂ）は同図（Ａ）に左下が
りの斜線で示した基本単位のキャリアの復調クロック、
同図（Ｃ）は同図（Ａ）にクロスハッチングで示した基
本単位のキャリアの復調クロックである。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるディジタル
復調回路の一実施の形態のブロック図を示す。同図中、
図７と同一構成部分には同一符号を付してある。図１に
示す実施の形態は、準同期回路２０、サブフィルタ１
６、ＦＦＴ演算回路１７及び１つの複数キャリア時分割
復調ＤＳＰ２１から構成されている。

【００３３】図１において、例えば位相変調方式（ＰＳ
Ｋ）などの所定のディジタル変調方式でそれぞれ変調さ
れている複数のキャリアからなる周波数分割多重信号
（周波数多重キャリア）は受信された後中間周波数（Ｉ
Ｆ）に変換されＩＦ信号とされ、このＩＦ信号が準同期
回路２０に入力されて準同期処理される。

【００３４】この準同期回路は、入力ＩＦ信号を２分岐
するハイブリッド１１と、ＩＦ信号を単一の局部発振周
波数と周波数変換する周波数変換器１２ａ、１２ｂと、
局部発振周波数が入力されるπ／２移相器１３と、周波
数変換器１２ａ、１２ｂからの信号の不要高域周波数成
分を除去する低域フィルタ（ＬＰＦ）１４ａ、１４ｂ
と、ＬＰＦ１４ａ、１４ｂからのベースバンド信号をデ
ィジタル信号に変換するＡ／Ｄ変換器１５ａ、１５ｂと
から構成され、従来と同様の回路構成である。

【００３５】この実施の形態の動作について説明する
に、準同期回路２０内のＡ／Ｄ変換器１５ａ、１５ｂの
出力ディジタル信号は、サブフィルタ１６及びＦＦＴ演
算回路１７をそれぞれ経て一括分波され、各キャリア
毎、実数部サンプリングデータと虚数部サンプリングデ
ータとに変換された後、複数キャリア時分割復調ＤＳＰ
２１に供給される。なお、クロック周波数が異なるキャ
リアの復調の場合、各キャリア個別に準同期回路２０を
用意し、各々のその出力が各実数部サンプリングデータ
と虚数部サンプリングデータとなる。

【００３６】複数キャリア時分割復調ＤＳＰ２１は、準
同期処理された実数部サンプリングデータと虚数部サン
プリングデータ（通常データクロックレートの４倍程
度）に対して、同期検波、遅延検波等のキャリア同期処
理、及びクロック同期処理により時分割復調処理を行
う。

【００３７】この複数キャリア時分割復調ＤＳＰ２１に
よる時分割復調処理は、第１キャリアから第ｎキャリア
までのｎ本のキャリアの一括復調処理であって、１つの
キャリアのベースバンド復調処理を、演算を行うデー
タをメモリからレジスタに移動、四則演算、論理演算
等の演算を実施、演算結果をレジスタからメモリに移
動、の計３つのステップの１演算処理で行うという一般
的特徴を利用し、この３ステップを基本処理単位とし、
復調処理を行うキャリア数だけ繰り返す。

【００３８】ここで、ｎ本のキャリアのそれぞれのクロ
ックレートをａ［ｂｐｓ］（周波数誤差を許容）とする
と、１つのキャリアのベースバンド復調処理を、上記の
「３ステップ１演算処理」の基本処理単位で、（ｍ−
１）個（すなわち、３×（ｍ−１）ステップ）実行する
ことで１シンボルの処理をする。

【００３９】この場合、複数キャリア時分割復調ＤＳＰ
２１のシステムクロック周波数（動作クロック周波数）
ＣＬＫは、ＣＬＫ＝ｎ［キャリア］×ａ［ｂｐｓ］×（３×ｍ）
［ステップ］とする。この場合の、ＤＳＰ処理ステップのタイムチャ
ートを図２に示す。１キャリアあたりの処理の基本処理
単位（１まとまりの３ステップ）は、図２（Ｂ）に示す
クロックの１周期（＝１／ａ［ｓ］）あたり同図（Ａ）
に示すようにｍ個存在する。

【００４０】また、その基本処理単位は、図２（Ａ）に
示すようにｎ個のキャリア分整然と並べられた（時分割
多重された）単位で繰り返される。つまり、あるキャリ
アの復調処理に着目すると、そのキャリアの復調処理を
行う基本処理単位は、ｎ個おきに繰り返し存在する。そ
して、基本処理単位（ｍ−１）個以内で１シンボルの復
調処理が行われる。

【００４１】また、複数キャリア時分割復調ＤＳＰ２１
は、ｎ本のキャリアのクロックレートが異なる場合、ク
ロックレートをａ_k［ｂｐｓ］（ただし、ｋ＝１，
２，．．．，ｎ）とし、そのうちの最大値をａ_max［ｂ
ｐｓ］とすると（ａ_max＝ＭＡＸ｛ａ ₁，ａ₂，．．．，
ａ_n｝）、１つのキャリアのベースバンド復調処理を、
上記の「３ステップ１演算処理」の基本処理単位で、
（ｍ−１）個（すなわち、３×（ｍ−１）ステップ）実
行することで１シンボルの処理をする。

【００４２】この場合、複数キャリア時分割復調ＤＳＰ
２１のシステムクロック周波数ＣＬＫは、ＣＬＫ＝ｎ［キャリア］×ａ_max［ｂｐｓ］×（３×
ｍ）［ステップ］とする。なお、この場合、システムクロック周波数ＣＬ
Ｋはすべてのａ_k（ｋ＝１，２，．．．，ｎ）の公倍数
であることが望ましい。公倍数でない場合、クロックジ
ッタにより、ビットエラーレート（ＢＥＲ）が多少劣化
するからである。

【００４３】図３はこの場合のＤＳＰ処理ステップのタ
イムチャートを示す。１キャリアあたりの処理の基本処
理単位（１まとまりの３ステップ）は、図３（Ｂ）に示
すｎ本のキャリアの復調クロックの周期１／ａ_k［ｓ］
（ただし、ｋ＝１，２，．．．，ｎ）の中で、最も周期
が短い１／ａ_max［ｓ］である復調クロック、同図
（Ｃ）に示すそれ以外のある復調クロックのそれぞれに
おいて、復調クロックの１周期（＝１／ａ_k［ｓ］）あ
たり同図（Ａ）に示すようにｍ個以上存在する。

【００４４】また、その基本処理単位は、図３（Ａ）に
示すようにｎ個のキャリア分整然と並べられた（時分割
多重された）単位で繰り返される。つまり、あるキャリ
アの復調処理に着目すると、そのキャリアの復調処理を
行う基本処理単位は、ｎ個おきに繰り返し存在する。そ
して、基本処理単位（ｍ−１）個以内で１シンボルの復
調処理が行われる。

【００４５】次に、１つのＤＳＰ２１において、ｎチャ
ネル（キャリア）の時分割復調をする場合について説明
する。ＤＳＰ２１はあるキャリアに着目し（このキャリ
アをキャリアｋとする）、そのキャリアｋの復調処理に
おけるクロック同期処理において、復調クロック周波数
が送信されたキャリアｋの持つクロック周波数より高い
（早い）と判断したとき、今回のシンボルの復調処理が
（ｍ−１）個の基本処理単位で処理が終了していても、
次のキャリアｋのｍ個目の基本処理単位及び更に次のキ
ャリアｋの次のシンボルの１個目の基本処理単位もアイ
ドル状態とし、更にその次のキャリアｋに割り当てられ
た次のシンボルの２個目の基本処理単位になって初めて
キャリアｋの次のシンボルの復調処理に取りかかる。こ
のことにより、復調クロックを一時的に遅らせ、位相誤
差、周波数誤差を打ち消す処理を行うことができる。

【００４６】逆に、ＤＳＰ２１は復調クロック周波数が
送信されたキャリアｋの持つクロック周波数よりも低い
（遅い）と判断したとき、（ｍ−１）個の基本処理単位
で処理が終了し、次のキャリアｋのｍ個目の基本処理単
位となったとき、アイドル状態とせず、すぐにキャリア
ｋの次のシンボルの復調処理に取りかかる（１個目の基
本処理単位の演算処理を行う）。このことにより、復調
クロックを一時的に進め、位相誤差、周波数誤差を打ち
消す処理を行うことができる。

【００４７】このように、１つのキャリアの復調処理に
おいて、再生クロック補正処理を行っても、そのキャリ
アに割り当てられた基本処理単位の演算機会が増減する
だけであり、他のキャリアの復調処理に何ら影響するこ
となく、完全に独立した演算処理を行うことができる。

【００４８】なお、各キャリアのクロック周波数が異な
る場合、前記したように各キャリアの最もクロック周波
数の高いクロックを基準にして、ＤＳＰの動作クロック
周波数を決定するため、その結果、他のクロック周波数
の低いキャリアの場合、そのクロック周期にはｍ個以上
の基本処理単位が存在することになるが、余った処理時
間（基本処理単位）はアイドル状態とすればよく、それ
以外、上記処理方法と全く同一である。

【００４９】また、±１の基本処理単位でのクロック周
波数補正の場合を例に挙げたが、前記したように、必要
に応じてＤＳＰ動作クロック周波数を適当に選択するこ
とにより±２以上の基本処理単位での補正も容易に可能
となる。

【００５０】また、以上の実施の形態では基本処理単位
を３ステップとして説明したが、使用するＤＳＰの性質
により、４ステップあるいは２ステップの方が適当とい
う場合は、その値を３ステップの代わりに当てはめれば
よい。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
各キャリア復調処理を１シンボル単位で時分割的に並べ
て処理するのではなく、ＤＳＰでの復調処理の基本処理
単位毎に復調処理をする複数のキャリアのデータに対し
て順次巡回的に行うことにより、他のキャリアに対して
影響を与えることなく独立して各キャリア毎に復調処理
ができ、また、各キャリアに割り当てられた基本処理単
位において復調クロック周波数とそのキャリアが持つク
ロック周波数との差に応じて１シンボルの復調に割り当
てる基本処理単位の数を増減することにより、復調クロ
ックの位相誤差及び周波数誤差を補正することができ
る。

【００５２】このため、本発明によれば、周波数多重さ
れた複数のキャリアが、クロック周波数誤差、位相誤差
を持ち、更には各キャリア周波数のクロック周波数が異
なる場合においても、１つのＤＳＰで複数のキャリアを
時分割復調処理することができ、これにより、複数キャ
リアの復調が要求される復調回路の小型・軽量化、低消
費電力化、回路・装置構成の簡易化を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】図１のＤＳＰの各クロックレート共通の場合の
複数キャリアの復調処理説明用タイムチャートである。

【図３】図１のＤＳＰの各クロックレートが異なる場合
の複数キャリアの復調処理説明用タイムチャートであ
る。

【図４】本発明の基本処理単位時分割処理説明図であ
る。

【図５】本発明の各キャリアのクロックレートが異なる
場合の基本処理単位時分割処理説明図である。

【図６】従来回路の一例のブロック図である。

【図７】従来回路の他の例のブロック図である。

【図８】従来の時分割処理説明図である。

【図９】従来の時分割処理方法では処理が困難な例を示
す図である。

【図１０】単純な時分割処理の説明図である。

【図１１】クロック周波数誤差・変動が存在する場合の
時分割処理説明図である。

【符号の説明】

１１ハイブリッド１２ａ、１２ｂ周波数変換器１３ π／２移相器１４ａ、１４ｂ低域フィルタ（ＬＰＦ）１５ａ、１５ｂＡ／Ｄ変換器１６サブフィルタ１７ＦＦＴ演算回路２０準同期回路２１複数キャリア時分割復調ＤＳＰ（ディジタル・シ
グナル・プロセッサ）

Claims

(57)【特許請求の範囲】

【請求項１】ｎ本のキャリアが周波数分割多重された
周波数多重キャリアを準同期処理して、ベースバンドの
ディジタル信号を出力する準同期回路と、前記準同期回路からのディジタル信号をフーリエ変換演
算して前記複数のキャリア毎の実数部と虚数部のサンプ
リングデータを出力する演算手段と、前記演算手段から出力された前記サンプリングデータを
入力信号として受け、キャリア同期処理及びクロック同
期処理を行い、各キャリアの復調クロックに基づいてｎ
キャリア分のディジタル復調処理を行う単一のディジタ
ル・シグナル・プロセッサとを有し、前記ディジタル・
シグナル・プロセッサは、１つのキャリアの復調処理に
必要な１演算処理を基本処理単位としたとき、この基本
処理単位１個の演算処理を前記ｎ本のキャリアの入力サ
ンプリングデータそれぞれに対して順次巡回的に行うこ
とを繰り返し、前記復調クロックの一周期内においては
各キャリアの入力サンプリングデータの前記基本処理単
位がｎ個おきに繰り返し存在し、かつ、全部でｍ個の基
本処理単位が存在するように動作し、全部で（ｍ−１）
個の基本処理単位で１つのキャリアの１シンボルの復調
処理を行うと共に、各キャリア毎の前記復調クロック周
波数を、送信された各キャリアが持つクロック周波数と
の差に応じて補正することを特徴とするディジタル復調
回路。
【請求項２】前記ディジタル・シグナル・プロセッサ
は、前記ｎ本のキャリアのそれぞれの復調クロックの周
期が１／ａ［ｓ］で同一であるとき、ｎ×ａ×Ｓ［Ｈ
ｚ］（ただし、Ｓは前記基本処理単位の演算処理ステッ
プ数）のシステムクロック周波数で動作することを特徴
とする請求項１記載のディジタル復調回路。
【請求項３】前記ディジタル・シグナル・プロセッサ
は、前記ｎ本のキャリアのそれぞれの復調クロックの周
期が１／ａ_k［ｓ］（ただし、ｋ＝１，２，．．．，
ｎ）で互いに異なるとき、ｎ×ａ_max×Ｓ［Ｈｚ］（た
だし、ａ_maxはａ_kの最大値、Ｓは前記基本処理単位の演
算処理ステップ数）のシステムクロック周波数で動作す
ることを特徴とする請求項１記載のディジタル復調回
路。
【請求項４】前記ディジタル・シグナル・プロセッサ
は、前記クロック同期処理において前記各キャリア毎の
復調クロック周波数が、送信された各キャリアのうち対
応するキャリアが持つクロック周波数より高いときに
は、（ｍ−１）個の基本処理単位で１シンボルの復調処
理後少なくとも対応するキャリアの次のｍ個目の基本処
理単位と更にその次のシンボルの１個目の基本処理単位
はアイドル状態とし、前記復調クロック周波数が、送信
された各キャリアのうち対応するキャリアが持つクロッ
ク周波数より低いときには、（ｍ−１）個の基本処理単
位で１シンボルの復調処理後対応するキャリアのｍ個目
の基本処理単位から次のシンボルの演算処理を開始する
ことを特徴とする請求項１乃至３のうちいずれか一項記
載のディジタル復調回路。