JP2742180B2 - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
- Publication number
- JP2742180B2 JP2742180B2 JP4198007A JP19800792A JP2742180B2 JP 2742180 B2 JP2742180 B2 JP 2742180B2 JP 4198007 A JP4198007 A JP 4198007A JP 19800792 A JP19800792 A JP 19800792A JP 2742180 B2 JP2742180 B2 JP 2742180B2
- Authority
- JP
- Japan
- Prior art keywords
- power
- macro cell
- power bus
- cell
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト方法に関し、特に、マクロ埋め込み型セルアレイ
方式を適用する半導体集積回路のレイアウト方法に関す
る。製品寿命の短い民生向けのＡＳＩＣには、これま
で、開発期間の短い全面敷き詰め型ゲートアレイ（sea
of gate：ＳＯＧ）が主流であった。しかし、このＳＯ
Ｇは大容量メモリ等の搭載時に集積度が上がらず、スタ
ンダードセルに比べてコストがアップするという欠点が
ある。一方、スタンダードセルは、ＳＯＧとは逆に、集
積密度の高いハードマクロを搭載できるが、開発期間が
長い、開発費が高い、直営デザインセンター以外ではレ
イアウトができないといった欠点がある。そこで、ＳＯ
Ｇとスタンダードセルの長所を兼ね備えたセルアレイ、
すなわち開発期間が短く、且つ、コスト的に有利で、し
かも集積度の高いセルアレイが求められる。
アウト方法に関し、特に、マクロ埋め込み型セルアレイ
方式を適用する半導体集積回路のレイアウト方法に関す
る。製品寿命の短い民生向けのＡＳＩＣには、これま
で、開発期間の短い全面敷き詰め型ゲートアレイ（sea
of gate：ＳＯＧ）が主流であった。しかし、このＳＯ
Ｇは大容量メモリ等の搭載時に集積度が上がらず、スタ
ンダードセルに比べてコストがアップするという欠点が
ある。一方、スタンダードセルは、ＳＯＧとは逆に、集
積密度の高いハードマクロを搭載できるが、開発期間が
長い、開発費が高い、直営デザインセンター以外ではレ
イアウトができないといった欠点がある。そこで、ＳＯ
Ｇとスタンダードセルの長所を兼ね備えたセルアレイ、
すなわち開発期間が短く、且つ、コスト的に有利で、し
かも集積度の高いセルアレイが求められる。
【０００２】
【従来の技術】図６は、かかる要求を満足する従来の半
導体集積回路である。この従来例は、要するに、図７
（ａ）に示すスタンダードセルと、図７（ｂ）に示すＳ
ＯＧとを組み合せて作られるもので、いわゆるマクロ埋
め込み型セルアレイ方式と呼ばれるものである。すなわ
ち、設計資産として蓄積されたスタンダードセルのハー
ドマクロ、例えばＲＯＭ、ＲＡＭ、乗算器、……などの
マクロセルをユーザ要求に応じて選択し、ＳＯＧのベー
シックセルの領域に埋め込むと共に、埋め込み領域以外
のベーシックセルの領域にユーザ専用のバルクを形成す
るものである。
導体集積回路である。この従来例は、要するに、図７
（ａ）に示すスタンダードセルと、図７（ｂ）に示すＳ
ＯＧとを組み合せて作られるもので、いわゆるマクロ埋
め込み型セルアレイ方式と呼ばれるものである。すなわ
ち、設計資産として蓄積されたスタンダードセルのハー
ドマクロ、例えばＲＯＭ、ＲＡＭ、乗算器、……などの
マクロセルをユーザ要求に応じて選択し、ＳＯＧのベー
シックセルの領域に埋め込むと共に、埋め込み領域以外
のベーシックセルの領域にユーザ専用のバルクを形成す
るものである。
【０００３】ここで、マクロ埋め込み型セルアレイ方式
における内部領域のパワーバスレイアウトは、基本的に
ＳＯＧの手法を踏襲する。図８において、破線はベーシ
ックセルやマクロセルを形成する内部領域の分割線を表
している。分割線で区切られたｎ×ｍ個の領域（図では
４×３個の領域）にメインパワーバスＭＰＢが通り、こ
のメインパワーバスを介して各領域に電源（ＶDDおよび
ＶSS）が供給される。また、図示は略すが、マクロセル
については、その周囲にパワーバス（以下、リングパワ
ーバス）を張り巡らし、このリングパワーバスを介して
電源が供給されるようになっている。
における内部領域のパワーバスレイアウトは、基本的に
ＳＯＧの手法を踏襲する。図８において、破線はベーシ
ックセルやマクロセルを形成する内部領域の分割線を表
している。分割線で区切られたｎ×ｍ個の領域（図では
４×３個の領域）にメインパワーバスＭＰＢが通り、こ
のメインパワーバスを介して各領域に電源（ＶDDおよび
ＶSS）が供給される。また、図示は略すが、マクロセル
については、その周囲にパワーバス（以下、リングパワ
ーバス）を張り巡らし、このリングパワーバスを介して
電源が供給されるようになっている。
【０００４】上記のメインパワーバスやリングパワーバ
スの電力容量（すなわち配線幅）は、チップの最大消費
電力に合わせて同一に設定される。
スの電力容量（すなわち配線幅）は、チップの最大消費
電力に合わせて同一に設定される。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路のレイアウト方法にあっては、最
大電力のマクロセルに合わせて全てのメインパワーバス
およびリングパワーバスの幅を決めるものであったた
め、電力消費の少ない領域を担当するメインパワーバス
の幅や最大電力以外のマクロセルのリングパワーバスの
幅が過剰となり、これらのパワーバスはベーシックセル
をつぶしてレイアウトされるから、ユーザ専用のバルク
を形成するための有効ベーシックセル数が減少するとい
う問題点がある。 ［目的］そこで、本発明は、メインパワーバスやリング
パワーバスの幅を適正化してベーシックセルを無駄にし
ないマクロ埋め込み型セルアレイ方式の提供を目的とす
る。
従来の半導体集積回路のレイアウト方法にあっては、最
大電力のマクロセルに合わせて全てのメインパワーバス
およびリングパワーバスの幅を決めるものであったた
め、電力消費の少ない領域を担当するメインパワーバス
の幅や最大電力以外のマクロセルのリングパワーバスの
幅が過剰となり、これらのパワーバスはベーシックセル
をつぶしてレイアウトされるから、ユーザ専用のバルク
を形成するための有効ベーシックセル数が減少するとい
う問題点がある。 ［目的］そこで、本発明は、メインパワーバスやリング
パワーバスの幅を適正化してベーシックセルを無駄にし
ないマクロ埋め込み型セルアレイ方式の提供を目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体チップの内部領域に、少なくとも
１つのマクロセルと所定のグリット間隔で規則的に配列
された多数のベーシックセルとを形成する半導体集積回
路であって、前記内部領域を複数に分割した各領域に対
し、または同一方向に配列した複数の領域に対し、所定
幅のメインパワーバスを介して電源を供給し、且つ、前
記マクロセルに対しては、前記メインパワーバスおよび
当該マクロセルの周囲に張り巡らしたリングパワーバス
を介して電源を供給する半導体集積回路のレイアウト方
法において、前記メインパワーバスおよびリングパワー
バスの配線幅を設定するに際し、前記ベーシックセルあ
たりの電力消費量を求めてこれを基準電力消費量とし、
前記マクロセルの面積を上記ベーシックセルの面積で除
して当該マクロセルの単位面積を求め、当該マクロセル
の総電力消費量を該単位面積で除してマクロセルの単位
面積あたりの電力消費量を求め、該単位面積あたりの電
力消費量が前記基準電力消費量を上回るときに、該電力
差が解消するように、前記それぞれのメインパワーバス
およびそれぞれのリングパワーバスの配線幅を増加させ
ることを特徴とする。
成するために、半導体チップの内部領域に、少なくとも
１つのマクロセルと所定のグリット間隔で規則的に配列
された多数のベーシックセルとを形成する半導体集積回
路であって、前記内部領域を複数に分割した各領域に対
し、または同一方向に配列した複数の領域に対し、所定
幅のメインパワーバスを介して電源を供給し、且つ、前
記マクロセルに対しては、前記メインパワーバスおよび
当該マクロセルの周囲に張り巡らしたリングパワーバス
を介して電源を供給する半導体集積回路のレイアウト方
法において、前記メインパワーバスおよびリングパワー
バスの配線幅を設定するに際し、前記ベーシックセルあ
たりの電力消費量を求めてこれを基準電力消費量とし、
前記マクロセルの面積を上記ベーシックセルの面積で除
して当該マクロセルの単位面積を求め、当該マクロセル
の総電力消費量を該単位面積で除してマクロセルの単位
面積あたりの電力消費量を求め、該単位面積あたりの電
力消費量が前記基準電力消費量を上回るときに、該電力
差が解消するように、前記それぞれのメインパワーバス
およびそれぞれのリングパワーバスの配線幅を増加させ
ることを特徴とする。
【０００７】
【作用】本発明では、マクロセルの電力消費量をベーシ
ックセルあたりの電力消費量に換算するので、当該マク
ロセルを仮想的なベーシックセルとして取り扱うことが
でき、負担すべき電力消費量に合わせて各パワーバスの
電力容量を適正化できる。
ックセルあたりの電力消費量に換算するので、当該マク
ロセルを仮想的なベーシックセルとして取り扱うことが
でき、負担すべき電力消費量に合わせて各パワーバスの
電力容量を適正化できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係る半導体集積回路のレイ
アウト方法の一実施例を示す図である。図１において、
１０は周囲に多数のＩ／Ｏセル１１を形成した半導体チ
ップであり、Ｉ／Ｏセル１１の内側の領域（以下、内部
領域）１２には、ユーザ専用のバルクを形成するための
多数のベーシックセル（図示略）やユーザ要求に応じて
選択された各種のマクロセル（図では第１から第５まで
のマクロセル１３〜１７）が形成されている。
する。図１〜図５は本発明に係る半導体集積回路のレイ
アウト方法の一実施例を示す図である。図１において、
１０は周囲に多数のＩ／Ｏセル１１を形成した半導体チ
ップであり、Ｉ／Ｏセル１１の内側の領域（以下、内部
領域）１２には、ユーザ専用のバルクを形成するための
多数のベーシックセル（図示略）やユーザ要求に応じて
選択された各種のマクロセル（図では第１から第５まで
のマクロセル１３〜１７）が形成されている。
【０００９】ここで、１８ａ、１８ｂはＩ／Ｏセル１１
内に張り巡らされたＩ／Ｏパワーバス（添字ａはＶ
DD用、ｂはＶSS用を表す）である。また、１９ａ、１９
ｂ、２０ａ、２０ｂ、……、２４ａ、２４ｂは内部領域
１２に等間隔でレイアウトされたメインパワーバスであ
る。それぞれのメインパワーバスは、破線で区切られた
領域２５〜３３のうち、３つの領域（例えばメインパワ
ーバス１９ａ、１９ｂは領域２５、２８および３１）を
通り、通過領域の電力供給を担当する。
内に張り巡らされたＩ／Ｏパワーバス（添字ａはＶ
DD用、ｂはＶSS用を表す）である。また、１９ａ、１９
ｂ、２０ａ、２０ｂ、……、２４ａ、２４ｂは内部領域
１２に等間隔でレイアウトされたメインパワーバスであ
る。それぞれのメインパワーバスは、破線で区切られた
領域２５〜３３のうち、３つの領域（例えばメインパワ
ーバス１９ａ、１９ｂは領域２５、２８および３１）を
通り、通過領域の電力供給を担当する。
【００１０】なお、図１では、第１のマクロセル１３の
上に横方向と縦方向の２組のメインパワーバス２０ａ、
２０ｂ、２２ａ、２２ｂがレイアウトされ、第２のマク
ロセル１４の上に横方向の２組のメインパワーバス２２
ａ、２２ｂ、２３ａ、２３ｂがレイアウトされている。
また、第３のマクロセル１５の上に横方向の１組のメイ
ンパワーバス２３ａ、２３ｂがレイアウトされ、第４の
マクロセル１６の上に縦方向の１組のメインパワーバス
２１ａ、２１ｂがレイアウトされている。
上に横方向と縦方向の２組のメインパワーバス２０ａ、
２０ｂ、２２ａ、２２ｂがレイアウトされ、第２のマク
ロセル１４の上に横方向の２組のメインパワーバス２２
ａ、２２ｂ、２３ａ、２３ｂがレイアウトされている。
また、第３のマクロセル１５の上に横方向の１組のメイ
ンパワーバス２３ａ、２３ｂがレイアウトされ、第４の
マクロセル１６の上に縦方向の１組のメインパワーバス
２１ａ、２１ｂがレイアウトされている。
【００１１】それぞれのマクロセルの周囲にはリングパ
ワーバスが張り巡らされている。例えば、第２のマクロ
セル１４を代表として説明すると、リングパワーバス１
４ａ、１４ｂが張り巡らされており、このリングパワー
バス１４、１４ｂは、第２のマクロセル１４の上を通る
２組のメインパワーバス２２ａ、２２ｂ、２３ａ、２３
ｂに接続されている。
ワーバスが張り巡らされている。例えば、第２のマクロ
セル１４を代表として説明すると、リングパワーバス１
４ａ、１４ｂが張り巡らされており、このリングパワー
バス１４、１４ｂは、第２のマクロセル１４の上を通る
２組のメインパワーバス２２ａ、２２ｂ、２３ａ、２３
ｂに接続されている。
【００１２】図２は、１つの領域を示す図である。この
領域を例えば領域２５とすると、メインパワーバス１９
ａ、１９ｂ、２２ａ、２２ｂが通り、その領域内にはベ
ーシックセルが形成される。あるいは、領域２７とする
と、メインパワーバス２１ａ、２１ｂ、２２ａ、２２ｂ
が通り、その領域内には第２のマクロセル１４の一部と
ベーシックセル、およびリングパワーバス１４ａ、１４
ｂが形成される。
領域を例えば領域２５とすると、メインパワーバス１９
ａ、１９ｂ、２２ａ、２２ｂが通り、その領域内にはベ
ーシックセルが形成される。あるいは、領域２７とする
と、メインパワーバス２１ａ、２１ｂ、２２ａ、２２ｂ
が通り、その領域内には第２のマクロセル１４の一部と
ベーシックセル、およびリングパワーバス１４ａ、１４
ｂが形成される。
【００１３】以下、図２の領域を符号Ｅで表し、その領
域を通るメインパワーバスを符号ＭＰＢａ、ＭＰＢｂで
表すことにする。すなわち、Ｅは２５、２６、……、３
２または３３であり、またＭＢＰは１９、２０、……、
２３または２４である。次に、メインパワーバスおよび
リングパワーバスの幅を決定するための手法を説明す
る。
域を通るメインパワーバスを符号ＭＰＢａ、ＭＰＢｂで
表すことにする。すなわち、Ｅは２５、２６、……、３
２または３３であり、またＭＢＰは１９、２０、……、
２３または２４である。次に、メインパワーバスおよび
リングパワーバスの幅を決定するための手法を説明す
る。
【００１４】ベーシックセル１個あたりの平均的な容量
をＣ（例えばＣ＝１）、電源電圧をＶ（例えばＶ＝５．
０）、動作周波数をＦ（例えば、〜１０ＭＨｚ、１０〜
２０ＭＨｚ、２０〜３０ＭＨｚ、３０〜４０ＭＨｚの４
段階）、メインパワーバスの動作率をα（例えばα＝
０．５）とすると、領域Ｅ内の電力消費量ＩＭは、これ
らの積で与えられる。
をＣ（例えばＣ＝１）、電源電圧をＶ（例えばＶ＝５．
０）、動作周波数をＦ（例えば、〜１０ＭＨｚ、１０〜
２０ＭＨｚ、２０〜３０ＭＨｚ、３０〜４０ＭＨｚの４
段階）、メインパワーバスの動作率をα（例えばα＝
０．５）とすると、領域Ｅ内の電力消費量ＩＭは、これ
らの積で与えられる。
【００１５】ＩＭ＝Ｃ×Ｖ×Ｆ×α …… 領域Ｅ内のベーシックセルの数をＰＵＢＣ個とすると、
１ベーシックセルあたりの平均的な電力消費量（すなわ
ち基準電力消費量Ｉｍ）は、次式で求められる。 Ｉｍ＝ＩＭ÷ＰＵＢＣ …… ここで、１ベーシックセルの面積を単位面積（例えば１
０００μｍ2 ）とすると、単位面積あたりの電力消費量
はＩｍである。
１ベーシックセルあたりの平均的な電力消費量（すなわ
ち基準電力消費量Ｉｍ）は、次式で求められる。 Ｉｍ＝ＩＭ÷ＰＵＢＣ …… ここで、１ベーシックセルの面積を単位面積（例えば１
０００μｍ2 ）とすると、単位面積あたりの電力消費量
はＩｍである。
【００１６】今、領域Ｅに例えばマクロセルが形成され
ていた場合、このマクロセルの周囲のリングパワーバス
幅を、マクロセルとメインパワーバスの重なり関係、お
よび、次式から求められるマクロセルの単位面積あた
りの電力消費量ＩｅｍとＩｍとの大小関係に応じて、以
下のように設定することができる。 Ｉｅｍ＝マクロセルの最大消費電力÷単位面積 …… （１） マクロセルとメインパワーバスが重なる場合
で、且つ「Ｉｍ≧Ｉｅｍ」の条件を満足するときのリン
グパワーバス１本の幅Ｗは、次式に従って設定する。
ていた場合、このマクロセルの周囲のリングパワーバス
幅を、マクロセルとメインパワーバスの重なり関係、お
よび、次式から求められるマクロセルの単位面積あた
りの電力消費量ＩｅｍとＩｍとの大小関係に応じて、以
下のように設定することができる。 Ｉｅｍ＝マクロセルの最大消費電力÷単位面積 …… （１） マクロセルとメインパワーバスが重なる場合
で、且つ「Ｉｍ≧Ｉｅｍ」の条件を満足するときのリン
グパワーバス１本の幅Ｗは、次式に従って設定する。
【００１７】Ｗ＝（ＷＭＰＢ×Ｎ÷２）÷２ …… ＷＭＰＢ：メインパワーバスの幅 Ｎ：マクロセル上を通るメインパワーバスの本数（０以
外の数） 但し、上式では「Ｉｍ≫Ｉｅｍ」のときにリングパワ
ーバスの幅が広くなりすぎるため、以下のように、条件
を細分化した方が好ましい。すなわち、（ａ） Ｉｅｍ
がＩｍよりも小さく、且つＩｍ÷２よりも大きい範囲で
は、上式を適用し、（ｂ） ＩｅｍがＩｍ÷２よりも
小さく、且つＩｍ÷４よりも大きい範囲では、次式を
適用し、（ｃ） ＩｅｍがＩｍ÷４よりも小さく、且つ
Ｉｍ÷８よりも大きい領域、またはＩｍ÷８以下の領域
では、次式を適用する。
外の数） 但し、上式では「Ｉｍ≫Ｉｅｍ」のときにリングパワ
ーバスの幅が広くなりすぎるため、以下のように、条件
を細分化した方が好ましい。すなわち、（ａ） Ｉｅｍ
がＩｍよりも小さく、且つＩｍ÷２よりも大きい範囲で
は、上式を適用し、（ｂ） ＩｅｍがＩｍ÷２よりも
小さく、且つＩｍ÷４よりも大きい範囲では、次式を
適用し、（ｃ） ＩｅｍがＩｍ÷４よりも小さく、且つ
Ｉｍ÷８よりも大きい領域、またはＩｍ÷８以下の領域
では、次式を適用する。
【００１８】 （ＷＭＰＢ×Ｎ÷２）÷４ …… （ＷＭＰＢ×Ｎ÷２）÷８ …… 例えば、第３のマクロセル１５は２本のメインパワーバ
ス２３ａ、２３ｂと重なり関係にあり、あるいは、第４
のマクロセル１６も同じく２本のメインパワーバス２１
ａ、２１ｂと重なり関係にあるから、何れもＮ＝２とな
り、ＷＭＰＢを例えば、５０μｍとした場合のそれぞれ
のリングパワーバスの幅Ｗ1 、Ｗ2 、Ｗ 3 は、それぞれ
次表１の通りとなる。但し、Ｇはベーシックセルのグリ
ッド間隔（１Ｇ＝１μｍ）である。 （２） マクロセルとメインパワーバスが重なる場合
で、且つ「Ｉｍ＜Ｉｅｍ」の条件を満足するとき、すな
わちベーシックセルの単位セルあたりの電力消費量より
もマクロセルの単位面積あたりの電力消費量が大きいと
きには、その電力の差に応じて、リングパワーバスの幅
と当該リングパワーバスにつながるメインパワーバスの
幅とを拡大する。
ス２３ａ、２３ｂと重なり関係にあり、あるいは、第４
のマクロセル１６も同じく２本のメインパワーバス２１
ａ、２１ｂと重なり関係にあるから、何れもＮ＝２とな
り、ＷＭＰＢを例えば、５０μｍとした場合のそれぞれ
のリングパワーバスの幅Ｗ1 、Ｗ2 、Ｗ 3 は、それぞれ
次表１の通りとなる。但し、Ｇはベーシックセルのグリ
ッド間隔（１Ｇ＝１μｍ）である。 （２） マクロセルとメインパワーバスが重なる場合
で、且つ「Ｉｍ＜Ｉｅｍ」の条件を満足するとき、すな
わちベーシックセルの単位セルあたりの電力消費量より
もマクロセルの単位面積あたりの電力消費量が大きいと
きには、その電力の差に応じて、リングパワーバスの幅
と当該リングパワーバスにつながるメインパワーバスの
幅とを拡大する。
【００１９】例えば、リングパワーバスの基本幅をＷ1
とすると、Ｗ1 ＋Ｗａ（拡大分）となる。リングパワー
バスやメインパワーバスに平行するサブパワーバスを設
け、このサブパワーバスの幅をＷａとしてもよい。サブ
パワーバスは、その敷設方向ごと多層配線層の各層に割
り当てる。例えば、横方向を配線層ＬＢに、また、縦方
向を配線層ＬＣに割り当てる。各層に形成可能なサブパ
ワーバスの本数は、次のように求められる。
とすると、Ｗ1 ＋Ｗａ（拡大分）となる。リングパワー
バスやメインパワーバスに平行するサブパワーバスを設
け、このサブパワーバスの幅をＷａとしてもよい。サブ
パワーバスは、その敷設方向ごと多層配線層の各層に割
り当てる。例えば、横方向を配線層ＬＢに、また、縦方
向を配線層ＬＣに割り当てる。各層に形成可能なサブパ
ワーバスの本数は、次のように求められる。
【００２０】まず、基本幅Ｗ1 のリングパワーバスおよ
びメインパワーバスによって供給可能な最大の電力、す
なわち最大電流Ｉｅｍａｘは、次式で与えられる。 Ｉｅｍａｘ＝（マクロセルの面積×Ｉｍ）÷単位面積
…… これは、マクロセルの面積にＩｍを乗じ、その結果を単
位面積で除したものである。
びメインパワーバスによって供給可能な最大の電力、す
なわち最大電流Ｉｅｍａｘは、次式で与えられる。 Ｉｅｍａｘ＝（マクロセルの面積×Ｉｍ）÷単位面積
…… これは、マクロセルの面積にＩｍを乗じ、その結果を単
位面積で除したものである。
【００２１】次に、上記の最大電流Ｉｅｍａｘとマクロ
セルの最大電流Ｉｍａｘとの差を求め、その差を各層の
最大電流で割ることにより、各層に形成可能なサブパワ
ーバスの本数（例えば配線層ＬＢの本数はＬＢｎ）が求
められる。そして、その本数にベーシックセルのグリッ
ド幅Ｇ（例えば１μｍ）を乗じてサブパワーバスの幅Ｗ
ａが求められる。 （３） マクロセルとメインパワーバスが重ならない場
合（図１の第５のマクロセル１７が該当する）で、且つ
「Ｉｍ≧Ｉｅｍ」の条件を満足するときは、次式に示
すように、領域Ｅに含まれるマクロセルの面積に基づい
てリングパワーバスの幅Ｗを決定する。
セルの最大電流Ｉｍａｘとの差を求め、その差を各層の
最大電流で割ることにより、各層に形成可能なサブパワ
ーバスの本数（例えば配線層ＬＢの本数はＬＢｎ）が求
められる。そして、その本数にベーシックセルのグリッ
ド幅Ｇ（例えば１μｍ）を乗じてサブパワーバスの幅Ｗ
ａが求められる。 （３） マクロセルとメインパワーバスが重ならない場
合（図１の第５のマクロセル１７が該当する）で、且つ
「Ｉｍ≧Ｉｅｍ」の条件を満足するときは、次式に示
すように、領域Ｅに含まれるマクロセルの面積に基づい
てリングパワーバスの幅Ｗを決定する。
【００２２】 Ｗ＝〔｛（領域Ｅに含まれるマクロセルの面積）÷単位
面積｝÷ＰＵＢＣ〕×ＷＭＰＢ÷β …… 但し、ＰＵＢＣ：領域Ｅの面積 ＷＭＰＢ：メインパワーバスの幅 β：メインパワーバスの本数（ＶDDとＶSSの場合はβ＝
２） なお、上式で求めたリングパワーバスの幅Ｗをグリッ
ドイメージに変換するには、次式を使用する。
面積｝÷ＰＵＢＣ〕×ＷＭＰＢ÷β …… 但し、ＰＵＢＣ：領域Ｅの面積 ＷＭＰＢ：メインパワーバスの幅 β：メインパワーバスの本数（ＶDDとＶSSの場合はβ＝
２） なお、上式で求めたリングパワーバスの幅Ｗをグリッ
ドイメージに変換するには、次式を使用する。
【００２３】Ｇnumber ＝Ｗ÷Ｇ …… 但し、Ｇ：グリッド幅（例えば１μｍ） （４） マクロセルとメインパワーバスが重ならない場
合で、且つ「Ｉｍ＜Ｉｅｍ」の条件を満足するとき、す
なわちベーシックセルの単位セルあたりの電力消費量よ
りもマクロセルの単位面積あたりの電力消費量が大きい
ときには、上記（２）と同様に、その電力の差に応じ
て、リングパワーバスの幅と当該リングパワーバスにつ
ながるメインパワーバスの幅とを拡大する。
合で、且つ「Ｉｍ＜Ｉｅｍ」の条件を満足するとき、す
なわちベーシックセルの単位セルあたりの電力消費量よ
りもマクロセルの単位面積あたりの電力消費量が大きい
ときには、上記（２）と同様に、その電力の差に応じ
て、リングパワーバスの幅と当該リングパワーバスにつ
ながるメインパワーバスの幅とを拡大する。
【００２４】図３は、以上の（１）〜（４）の条件に従
って設定したパワーバスの一例のレイアウト図である。
第１〜第５のマクロセル１３〜１７の周囲には、それぞ
れリングパワーバス１３ａ、１３ｂ〜１７ａ、１７ｂが
敷設されているが、電力消費量の大きいマクロセル、例
えば第２のマクロセル１４に対しては、メインパワーバ
ス１４ａ、１４ｂの電力容量を補うための補助パワーバ
ス、すなわちサブパワーバス１４ｃ、１４ｄが敷設され
ている。リングパワーバスとマクロセルの間、および、
ベーシックセルによって形成されたユーザ専用のバルク
領域（図３の符号イ〜レの領域）とリングパワーバスの
間は、ローカルパワーバスによって接続される。
って設定したパワーバスの一例のレイアウト図である。
第１〜第５のマクロセル１３〜１７の周囲には、それぞ
れリングパワーバス１３ａ、１３ｂ〜１７ａ、１７ｂが
敷設されているが、電力消費量の大きいマクロセル、例
えば第２のマクロセル１４に対しては、メインパワーバ
ス１４ａ、１４ｂの電力容量を補うための補助パワーバ
ス、すなわちサブパワーバス１４ｃ、１４ｄが敷設され
ている。リングパワーバスとマクロセルの間、および、
ベーシックセルによって形成されたユーザ専用のバルク
領域（図３の符号イ〜レの領域）とリングパワーバスの
間は、ローカルパワーバスによって接続される。
【００２５】図４において、４０はマクロセル、４１、
４２はリングパワーバス、４３〜４６はマクロセル電源
配線、４７〜５４はローカルパワーバス、５５は信号線
である。右下がりのハッチングは最下層の配線層ＬＡ、
左下がりのハッチングはその上の配線層ＬＢであり、黒
く塗りつぶした部分は両配線層の接続点である。ここ
で、マクロセルからの配線の引出しは少なくとも２層の
配線層（ＬＡ、ＬＢ）より行えること、および２本のリ
ングパワーバス４１、４２の間に層チェンジ領域５６を
設けるのが望ましい。こうすると、例えば、配線層ＬＡ
でマクロセルから引き出した信号線５５を層チェンジ層
５６で配線層ＬＢに切り替えることができるので、横方
向の信号線と２重のリングパワーバスとの競合を回避で
き、レイアウトを容易化できる。
４２はリングパワーバス、４３〜４６はマクロセル電源
配線、４７〜５４はローカルパワーバス、５５は信号線
である。右下がりのハッチングは最下層の配線層ＬＡ、
左下がりのハッチングはその上の配線層ＬＢであり、黒
く塗りつぶした部分は両配線層の接続点である。ここ
で、マクロセルからの配線の引出しは少なくとも２層の
配線層（ＬＡ、ＬＢ）より行えること、および２本のリ
ングパワーバス４１、４２の間に層チェンジ領域５６を
設けるのが望ましい。こうすると、例えば、配線層ＬＡ
でマクロセルから引き出した信号線５５を層チェンジ層
５６で配線層ＬＢに切り替えることができるので、横方
向の信号線と２重のリングパワーバスとの競合を回避で
き、レイアウトを容易化できる。
【００２６】図５は、Ｉ／Ｏセル部６０とマクロセル６
１間の配線レイアウト図である。この図において、右下
がりのハッチングは最下層の配線層ＬＡ、左下がりのハ
ッチングは中間の配線層ＬＢ、クロスハッチングは最上
層の配線層ＬＣ、黒で塗りつぶした部分は層間の接続点
を示している。配線層ＬＢで入力した電源ＶSSは、Ｉ／
Ｏセル部６０で配線層ＬＣに層チェンジされた後、メイ
ンパワーバス６２、６３および６４を介して、一方のリ
ングパワーバス６５に伝えられる。また、配線層ＬＡで
入力した電源ＶDDは、Ｉ／Ｏセル部６０で配線層ＬＣに
層チェンジされた後、メインパワーバス６６、６７、６
８および６９を介して、他方のリングパワーバス７０に
伝えられる。図５の構成では、Ｉ／Ｏセル部６０からの
電源の引出しを最上層の配線層ＬＣまたは中間の配線層
ＬＢとしているので、最下層の配線層ＬＡを信号用に割
り当てることができ、信号配線に対する電源配線のレイ
アウト競合を回避できる。このため、信号線との相互関
係を簡略化でき、電源配線の幅や間隔を動作周波数およ
び電力消費量に応じて最適設定できるようになる。
１間の配線レイアウト図である。この図において、右下
がりのハッチングは最下層の配線層ＬＡ、左下がりのハ
ッチングは中間の配線層ＬＢ、クロスハッチングは最上
層の配線層ＬＣ、黒で塗りつぶした部分は層間の接続点
を示している。配線層ＬＢで入力した電源ＶSSは、Ｉ／
Ｏセル部６０で配線層ＬＣに層チェンジされた後、メイ
ンパワーバス６２、６３および６４を介して、一方のリ
ングパワーバス６５に伝えられる。また、配線層ＬＡで
入力した電源ＶDDは、Ｉ／Ｏセル部６０で配線層ＬＣに
層チェンジされた後、メインパワーバス６６、６７、６
８および６９を介して、他方のリングパワーバス７０に
伝えられる。図５の構成では、Ｉ／Ｏセル部６０からの
電源の引出しを最上層の配線層ＬＣまたは中間の配線層
ＬＢとしているので、最下層の配線層ＬＡを信号用に割
り当てることができ、信号配線に対する電源配線のレイ
アウト競合を回避できる。このため、信号線との相互関
係を簡略化でき、電源配線の幅や間隔を動作周波数およ
び電力消費量に応じて最適設定できるようになる。
【００２７】以上のように、本実施例では、１ベーシッ
クセルあたりの電力消費量（基準電力消費量Ｉｍ；実際
は消費電流）と、着目マクロセルの単位面積（１ベーシ
ックセルの面積）あたりの電力消費量Ｉｅｍを求め、こ
れら２つの電力消費量を比較して、当該着目マクロセル
に接続するメインパワーバスとリングパワーバスの電力
容量（配線幅）を設定するので、半導体チップ内の電力
分布に応じてそれぞれのパワーバスを適正化でき、過剰
な配線領域を生じることはない。従って、必要最小限度
のベーシックセルを配線領域用に振向ければよいから、
有効ベーシックセルの数を増やすことができ、ユーザ専
用バルクを効率よく形成することができる。
クセルあたりの電力消費量（基準電力消費量Ｉｍ；実際
は消費電流）と、着目マクロセルの単位面積（１ベーシ
ックセルの面積）あたりの電力消費量Ｉｅｍを求め、こ
れら２つの電力消費量を比較して、当該着目マクロセル
に接続するメインパワーバスとリングパワーバスの電力
容量（配線幅）を設定するので、半導体チップ内の電力
分布に応じてそれぞれのパワーバスを適正化でき、過剰
な配線領域を生じることはない。従って、必要最小限度
のベーシックセルを配線領域用に振向ければよいから、
有効ベーシックセルの数を増やすことができ、ユーザ専
用バルクを効率よく形成することができる。
【００２８】
【発明の効果】本発明によれば、メインパワーバスやリ
ングパワーバスの幅を適正化でき、ベーシックセルを無
駄にしないマクロ埋め込み型セルアレイ方式の半導体集
積回路を提供できる。
ングパワーバスの幅を適正化でき、ベーシックセルを無
駄にしないマクロ埋め込み型セルアレイ方式の半導体集
積回路を提供できる。
【図１】一実施例の全体レイアウト図である。
【図２】図１の１つの領域の抽出図である。
【図３】一実施例のリングパワーバスを含む全体レイア
ウト図である。
ウト図である。
【図４】一実施例のローカルパワーバスを含む要部レイ
アウト図である。
アウト図である。
【図５】一実施例のＩ／Ｏセル部からマクロセルまでの
電源配線レイアウト図である。
電源配線レイアウト図である。
【図６】従来例のマクロ埋め込み型セルアレイ方式のレ
イアウト図である。
イアウト図である。
【図７】従来例のスタンダードセルのレイアウト図およ
びＳＯＧのレイアウト図である。
びＳＯＧのレイアウト図である。
【図８】従来例のメインパワーバスのレイアウト図であ
る。
る。
１０：半導体チップ １２：内部領域 １３〜１７：第１〜第５のマクロセル（マクロセル） １４ａ、１４ｂ：リングパワーバス １９ａ、１９ｂ、２０ａ、２０ｂ、……、２４ａ、２４
ｂ：メインパワーバス
ｂ：メインパワーバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−9550（ＪＰ，Ａ) 特開 昭64−25281（ＪＰ，Ａ) 特開 平３−204958（ＪＰ，Ａ) 特開 平５−211236（ＪＰ，Ａ) 特開 昭58−166743（ＪＰ，Ａ) 特開 平２−58269（ＪＰ，Ａ) 特開 平５−259287（ＪＰ，Ａ) 特開 平４−107845（ＪＰ，Ａ) 特開 平２−187050（ＪＰ，Ａ) 特開 平４−287948（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体チップの内部領域に、少なくとも１
つのマクロセルと所定のグリット間隔で規則的に配列さ
れた多数のベーシックセルとを形成する半導体集積回路
であって、 前記内部領域を複数に分割した各領域に対し、または同
一方向に配列した複数の領域に対し、所定幅のメインパ
ワーバスを介して電源を供給し、 且つ、前記マクロセルに対しては、前記メインパワーバ
スおよび当該マクロセルの周囲に張り巡らしたリングパ
ワーバスを介して電源を供給する半導体集積回路のレイ
アウト方法において、 前記メインパワーバスおよびリングパワーバスの配線幅
を設定するに際し、 前記ベーシックセルあたりの電力消費量を求めてこれを
基準電力消費量とし、 前記マクロセルの面積を上記ベーシックセルの面積で除
して当該マクロセルの単位面積を求め、 当該マクロセルの総電力消費量を該単位面積で除してマ
クロセルの単位面積あたりの電力消費量を求め、 該単位面積あたりの電力消費量が前記基準電力消費量を
上回るときに、該電力差が解消するように、前記それぞ
れのメインパワーバスおよびそれぞれのリングパワーバ
スの配線幅を増加させることを特徴とする半導体集積回
路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4198007A JP2742180B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4198007A JP2742180B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645440A JPH0645440A (ja) | 1994-02-18 |
| JP2742180B2 true JP2742180B2 (ja) | 1998-04-22 |
Family
ID=16383963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4198007A Expired - Lifetime JP2742180B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742180B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864768A (ja) * | 1994-08-18 | 1996-03-08 | Nec Corp | 半導体集積回路装置 |
| FR2733531B1 (fr) * | 1995-04-26 | 1997-07-11 | Rs Automation Romeuf Sauze Aut | Salle de representation et/ou de projection itinerante |
| KR102257031B1 (ko) * | 2015-03-13 | 2021-05-27 | 삼성전자주식회사 | 반도체 집적 회로 설계 방법 |
| CN116472605A (zh) * | 2020-11-27 | 2023-07-21 | 株式会社索思未来 | 半导体集成电路装置的设计方法、半导体集成电路装置以及程序 |
-
1992
- 1992-07-24 JP JP4198007A patent/JP2742180B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645440A (ja) | 1994-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4611236A (en) | Masterslice semiconductor device | |
| JPH0763074B2 (ja) | 半導体論理集積回路の論理セル配置方法 | |
| US6306745B1 (en) | Chip-area-efficient pattern and method of hierarchal power routing | |
| JP3672889B2 (ja) | 半導体集積回路とそのレイアウト方法 | |
| JP2742180B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JPS5844743A (ja) | 半導体集積回路 | |
| JPH073840B2 (ja) | 半導体集積回路 | |
| JP2001044397A (ja) | 半導体集積回路 | |
| JPH10199983A (ja) | 半導体集積回路とその製造方法 | |
| JPS61292341A (ja) | 半導体集積回路 | |
| JP4566186B2 (ja) | 集積回路の電力スイッチ回路サイズの調整および配置技法 | |
| JPS5895855A (ja) | 半導体集積回路装置の設計方法 | |
| JP2001007209A (ja) | 半導体集積回路装置及びそのレイアウト方法及び装置 | |
| JPS63114142A (ja) | システムｌｓｉ | |
| JP3637125B2 (ja) | 半導体集積回路装置 | |
| JPH0666434B2 (ja) | 半導体記憶装置 | |
| JPH0533541B2 (ja) | ||
| JPH02188943A (ja) | 集積回路の電源配線布設方式 | |
| JPH08213577A (ja) | 半導体集積回路装置 | |
| JP2004103821A (ja) | 半導体集積回路 | |
| JPH08147341A (ja) | 標準セルと半導体集積回路のレイアウト設計装置 | |
| JPH10173156A (ja) | 半導体メモリのレイアウトサイズ削減方法 | |
| JPS6256662B2 (ja) | ||
| JPS60101950A (ja) | 集積回路 | |
| JPH0541452A (ja) | 標準セル方式集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 15 |