JPH02188943A - 集積回路の電源配線布設方式 - Google Patents
集積回路の電源配線布設方式Info
- Publication number
- JPH02188943A JPH02188943A JP1009581A JP958189A JPH02188943A JP H02188943 A JPH02188943 A JP H02188943A JP 1009581 A JP1009581 A JP 1009581A JP 958189 A JP958189 A JP 958189A JP H02188943 A JPH02188943 A JP H02188943A
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- JP
- Japan
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- wiring
- power
- supply wiring
- power supply
- laying
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000009434 installation Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000000554 iris Anatomy 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の電源配線布設に利用され、特に、
機能ブロックを多数集積して構成される集積回路の電源
配線布設方式に関する。本発明において、電源配線とは
、高電位配線（例えば＋ＶＣＣ配線）と低電位配線（例
えば接地配線）との両者を指すものとする。
機能ブロックを多数集積して構成される集積回路の電源
配線布設方式に関する。本発明において、電源配線とは
、高電位配線（例えば＋ＶＣＣ配線）と低電位配線（例
えば接地配線）との両者を指すものとする。
本発明は、集積回路の電源配線布設方式において、
機能ブロックを配置し電源配線の布設ルートを設定し、
前記電源配線で区切られた前記機能ブロックの領域ごと
に消費電力を計算し、それに基づいて各電源配線の配線
幅を決定し、布設するようにすることにより、 最適な配線幅を有する電源配線を布設できるようにした
ものである。
前記電源配線で区切られた前記機能ブロックの領域ごと
に消費電力を計算し、それに基づいて各電源配線の配線
幅を決定し、布設するようにすることにより、 最適な配線幅を有する電源配線を布設できるようにした
ものである。
従来、自動設計手段にて設計されるＬＳＩ（大規模集積
回路）の電源布設方法は、ゲートアレーのように、あら
かじめ、電源配線幅とその布設位置が固定され、自動設
計の対象外とするか、あるいは、スタンダードセルのよ
うに、機能ブロック内に設けられた電源配線の配線幅を
そのまま延長して相互に電源を接続する方法が用いられ
ていた。
回路）の電源布設方法は、ゲートアレーのように、あら
かじめ、電源配線幅とその布設位置が固定され、自動設
計の対象外とするか、あるいは、スタンダードセルのよ
うに、機能ブロック内に設けられた電源配線の配線幅を
そのまま延長して相互に電源を接続する方法が用いられ
ていた。
しかし、最近のＬＳＩは高集積ならびに高速化が著しく
、これに伴って消費電力も増加し、このため電源配線幅
は、例えばエレクトロマイグレーション等が生じないよ
う適切な幅を設定することが必要になっている。このた
め、先に述べたゲートアレーのように、あらかじめ予想
される必要な線幅を固定しておく方法では、消費電力が
多くないとき、配線幅が冗長になり、一方スタンダート
セルのように、機能ブロック内電源の配線幅をそのまま
延長する方法では、その線上に多くの電源負荷が接続さ
れたときに配線幅が不足する欠点がある。
、これに伴って消費電力も増加し、このため電源配線幅
は、例えばエレクトロマイグレーション等が生じないよ
う適切な幅を設定することが必要になっている。このた
め、先に述べたゲートアレーのように、あらかじめ予想
される必要な線幅を固定しておく方法では、消費電力が
多くないとき、配線幅が冗長になり、一方スタンダート
セルのように、機能ブロック内電源の配線幅をそのまま
延長する方法では、その線上に多くの電源負荷が接続さ
れたときに配線幅が不足する欠点がある。
本発明は、前記の欠点を除去することにより、最適化さ
れた配線幅を有する電源配線を布設できる集積回路の電
源配線布設方式を提供することにある。
れた配線幅を有する電源配線を布設できる集積回路の電
源配線布設方式を提供することにある。
本発明は、機能ブロックを配置し電源配線の布設ルート
を設定する配置設定手段と、設定された布設ルートに前
記電源配線を布設する配線布設手段とを備えた集積回路
の電源配線布設方式において、前記設定された布設ルー
トの前記電源配線で区切られた前記機能ブロックの領域
ごとに消費電力を計算する消費電力計算手段と、この消
費電力の計算結果に基づいて前記電源配線の配線幅を決
める配線幅決定手段とを備えたことを特徴とする。
を設定する配置設定手段と、設定された布設ルートに前
記電源配線を布設する配線布設手段とを備えた集積回路
の電源配線布設方式において、前記設定された布設ルー
トの前記電源配線で区切られた前記機能ブロックの領域
ごとに消費電力を計算する消費電力計算手段と、この消
費電力の計算結果に基づいて前記電源配線の配線幅を決
める配線幅決定手段とを備えたことを特徴とする。
配置設定手段により機能ブロックが配置され、電源配線
の布設ルートが設定されると、消費電力計算手段により
、前記電源配線で区切られた各機能セルの領域ごとにそ
の消費電力を計算する。そして、この計算結果に基づい
て、配線幅決定手段により各電源配線の配線幅を決定し
、配線布設手段により布設する。
の布設ルートが設定されると、消費電力計算手段により
、前記電源配線で区切られた各機能セルの領域ごとにそ
の消費電力を計算する。そして、この計算結果に基づい
て、配線幅決定手段により各電源配線の配線幅を決定し
、配線布設手段により布設する。
従って、機能ブロックの配置結果に応じて、必要とする
だけの最適な配線幅を有する電源配線を布設することが
できる。
だけの最適な配線幅を有する電源配線を布設することが
できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、機能ブロックを配置し電源配線の布設ルー
トを設定する配置設定手段１１と、設定された布設ルー
トの前記電源配線で区切られた前記機能ブロックの領域
ごとに消費電力を計算する消費電力計算手段１２と、偽
の消費電力の計算結果に基づいて前記電源配線の配線幅
を決める配線幅決定手段１３と、決定された配線幅の前
記電源配線を設定されたルートに設定する配線布設手段
１４とを備えている。
トを設定する配置設定手段１１と、設定された布設ルー
トの前記電源配線で区切られた前記機能ブロックの領域
ごとに消費電力を計算する消費電力計算手段１２と、偽
の消費電力の計算結果に基づいて前記電源配線の配線幅
を決める配線幅決定手段１３と、決定された配線幅の前
記電源配線を設定されたルートに設定する配線布設手段
１４とを備えている。
本発明の特徴は、第１図において、消費電力計算手段１
２および配線幅決定手段１３を設けたことにある。
２および配線幅決定手段１３を設けたことにある。
次に、本実施例の動作について、第２図を参照して説明
する。第２図は、本実施例の第一応用例を示すＬＳＩの
パターンレイアウト図である。
する。第２図は、本実施例の第一応用例を示すＬＳＩの
パターンレイアウト図である。
第２図に右いて、ｌ−１〜１−６は第−層電源配線、２
−１〜２−１９は第二層電源配線、３−１〜３−６は機
能ブロック、４は電源パッドふよび１１〜ｉ６は電源配
線１および２で区切られた領域の実効平均電流である。
−１〜２−１９は第二層電源配線、３−１〜３−６は機
能ブロック、４は電源パッドふよび１１〜ｉ６は電源配
線１および２で区切られた領域の実効平均電流である。
始めに、配置設定手段１１により、機能ブロック３−１
〜３−６を図示のように配置し、その上で配線ルートと
して、第−層電源配線１−１〜１−６および第二層電源
配線２−１〜２−１９を図示のように設定する。次に、
消費電力計算手段１２により、機能ブロック３−１〜３
−６の動作周波数と回路負荷とから電源配線の布設ルー
トで区切られた領域ごとの平均消費電力を求める。次に
、配線幅決定手段１３により、求められた電力値から領
域ごとの実効平均電流１１〜１６を求める。そしてこの
実効平均電流値と、電源パット４までの各電源配線抵抗
回路網とから、各電源配線１−１〜１−６および２−１
〜２−１９の電流値を求め、求められた電流値を満足す
る所定の基準に従った配線幅を計算し各電源配線の配線
幅を決定する。第２図においては、第−層電源配線１−
１〜１−６によりそれぞれ供給される実効平均電流１１
〜１６がそれぞれスルーホール（図では黒点の部分）を
介し各第二層電源配線２−１〜２−１９により電源バッ
ト４から供給されるものとして計算し、その結果、第二
層電源配線２−５および２−６の配線幅を他の２倍とし
ている。
〜３−６を図示のように配置し、その上で配線ルートと
して、第−層電源配線１−１〜１−６および第二層電源
配線２−１〜２−１９を図示のように設定する。次に、
消費電力計算手段１２により、機能ブロック３−１〜３
−６の動作周波数と回路負荷とから電源配線の布設ルー
トで区切られた領域ごとの平均消費電力を求める。次に
、配線幅決定手段１３により、求められた電力値から領
域ごとの実効平均電流１１〜１６を求める。そしてこの
実効平均電流値と、電源パット４までの各電源配線抵抗
回路網とから、各電源配線１−１〜１−６および２−１
〜２−１９の電流値を求め、求められた電流値を満足す
る所定の基準に従った配線幅を計算し各電源配線の配線
幅を決定する。第２図においては、第−層電源配線１−
１〜１−６によりそれぞれ供給される実効平均電流１１
〜１６がそれぞれスルーホール（図では黒点の部分）を
介し各第二層電源配線２−１〜２−１９により電源バッ
ト４から供給されるものとして計算し、その結果、第二
層電源配線２−５および２−６の配線幅を他の２倍とし
ている。
次に、この決定された配線幅に基づいて、配線布設手段
１４によ・す、第−層電源配線１−１〜１−６および第
二層電源配線２−１〜２−１９を第２図に示すように布
設を行う。
１４によ・す、第−層電源配線１−１〜１−６および第
二層電源配線２−１〜２−１９を第２図に示すように布
設を行う。
なお、第２図においては、電源配線は一つの側（ＶＣＣ
）だけでもう一つの側（ＧＮＤ）は省略されているが、
前述と同様の手順をもう一つの側についても行えば良い
。また第２図は説明のために非常に簡略化したものであ
り、実際には、前述の区切られた領域の数は少ない場合
でも４０〜５０、多い場合は１０００〜２０００となる
が、同様に行うことができる。
）だけでもう一つの側（ＧＮＤ）は省略されているが、
前述と同様の手順をもう一つの側についても行えば良い
。また第２図は説明のために非常に簡略化したものであ
り、実際には、前述の区切られた領域の数は少ない場合
でも４０〜５０、多い場合は１０００〜２０００となる
が、同様に行うことができる。
第３図は、本実施例の第二応用例を示すＬＳＩのパター
ンレイアウト図である。本適用例はメモリセルフのよう
に大きな領域を電源配線を貫通させられないブロックが
占める場合を示したものである。
ンレイアウト図である。本適用例はメモリセルフのよう
に大きな領域を電源配線を貫通させられないブロックが
占める場合を示したものである。
第３図において、５は電源配線、６は機能ブロックおよ
び７はメモリセルである。
び７はメモリセルである。
本適用例では、配置設定手段１１により、あらかじめ定
められた配線布設ルートとして、メモリセルフの外周が
定められ、かかる電源回路網について、消費電力計算手
段１２および配線幅決定手段１３により、各電源配線５
の電流計算が行われ配線幅を決定することができる（な
お計算結果は図示されていない）。第３図において、Ｘ
方向は第三層配線、Ｙ方向は第二層配線が用いられる。
められた配線布設ルートとして、メモリセルフの外周が
定められ、かかる電源回路網について、消費電力計算手
段１２および配線幅決定手段１３により、各電源配線５
の電流計算が行われ配線幅を決定することができる（な
お計算結果は図示されていない）。第３図において、Ｘ
方向は第三層配線、Ｙ方向は第二層配線が用いられる。
以上説明したように、本発明は、チップ内部に電源配線
の配線幅を最適値とすることができる効果がある。従っ
て本発明によれば、エレクトロマイグレーションによる
製品寿命劣化や、電源布線インピーダンスによるノイズ
の弊害を設計時点で最適化された状態にコントロールす
ることができる集積回路の電源配線布設方式が得ること
ができ、その効果は大である。
の配線幅を最適値とすることができる効果がある。従っ
て本発明によれば、エレクトロマイグレーションによる
製品寿命劣化や、電源布線インピーダンスによるノイズ
の弊害を設計時点で最適化された状態にコントロールす
ることができる集積回路の電源配線布設方式が得ること
ができ、その効果は大である。
段。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその第一応用例としてのＬＳＩの模式的パター
ンレイアウト図。 第３図はその第二応用例としてのＬＳＩの模式的パター
ンレイアウト図。 １−１〜１−６・・・第−層電源配線、２−１〜２−１
９・・・第二層電源配線、３−１〜３−６．６・・・機
能ブロック、４・・・電源バット、５・・・電源配線、
７・・・メモリセル、１１・・・配置設定手段、１２・
・・消費電力計算手段、１３・・・配線幅決定手段、１
４・・・配線布設手芙砧例の溝入 菖 １ 回 −Ｉ〜ｌ−６：７ＹＩ＋−層＠漂配穣 ４：＠原バット ２−１〜２Ｊ９：昂二層＠原配渫 ■１〜ｉ６；兼効平均＠北 ３−１〜３−６ 二讐り拒フーロ 、２昂 図
ンレイアウト図。 第３図はその第二応用例としてのＬＳＩの模式的パター
ンレイアウト図。 １−１〜１−６・・・第−層電源配線、２−１〜２−１
９・・・第二層電源配線、３−１〜３−６．６・・・機
能ブロック、４・・・電源バット、５・・・電源配線、
７・・・メモリセル、１１・・・配置設定手段、１２・
・・消費電力計算手段、１３・・・配線幅決定手段、１
４・・・配線布設手芙砧例の溝入 菖 １ 回 −Ｉ〜ｌ−６：７ＹＩ＋−層＠漂配穣 ４：＠原バット ２−１〜２Ｊ９：昂二層＠原配渫 ■１〜ｉ６；兼効平均＠北 ３−１〜３−６ 二讐り拒フーロ 、２昂 図
Claims (1)
- 【特許請求の範囲】 １、機能ブロックを配置し電源配線の布設ルートを設定
する配置設定手段と、設定された布設ルートに前記電源
配線を布設する配線布設手段とを備えた集積回路の電源
配線布設方式において、前記設定された布設ルートの前
記電源配線で区切られた前記機能ブロックの領域ごとに
消費電力を計算する消費電力計算手段と、この消費電力
の計算結果に基づいて前記電源配線の配線幅を決める配
線幅決定手段と を備えたことを特徴とする集積回路の電源配線布設方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009581A JPH02188943A (ja) | 1989-01-17 | 1989-01-17 | 集積回路の電源配線布設方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009581A JPH02188943A (ja) | 1989-01-17 | 1989-01-17 | 集積回路の電源配線布設方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02188943A true JPH02188943A (ja) | 1990-07-25 |
Family
ID=11724276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009581A Pending JPH02188943A (ja) | 1989-01-17 | 1989-01-17 | 集積回路の電源配線布設方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365350A (ja) * | 1991-06-13 | 1992-12-17 | Hitachi Ltd | 論理素子配置方法および装置 |
| US6247162B1 (en) | 1998-08-07 | 2001-06-12 | Fujitsu Limited | Method and apparatus for generating layout data for a semiconductor integrated circuit device |
| US6308310B1 (en) | 1997-01-08 | 2001-10-23 | Nec Corporation | System for avoiding electromigration in LSI circuits |
| JP2013214071A (ja) * | 2005-03-08 | 2013-10-17 | Epson Imaging Devices Corp | 電気光学装置および電子機器 |
-
1989
- 1989-01-17 JP JP1009581A patent/JPH02188943A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365350A (ja) * | 1991-06-13 | 1992-12-17 | Hitachi Ltd | 論理素子配置方法および装置 |
| US6308310B1 (en) | 1997-01-08 | 2001-10-23 | Nec Corporation | System for avoiding electromigration in LSI circuits |
| US6247162B1 (en) | 1998-08-07 | 2001-06-12 | Fujitsu Limited | Method and apparatus for generating layout data for a semiconductor integrated circuit device |
| JP2013214071A (ja) * | 2005-03-08 | 2013-10-17 | Epson Imaging Devices Corp | 電気光学装置および電子機器 |
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