JP2740214B2 - 自動均一補償を有する表示装置ライン駆動装置 - Google Patents

自動均一補償を有する表示装置ライン駆動装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、液晶表示装置に関するものであり、特に
液晶表示装置と同じ基体上に形成され、駆動回路の装置
しきい値における変化に適合するように駆動回路のビデ
オ出力信号を補償するための選択的フィードバックを使
用する駆動回路に関するものである。
［従来の技術］ 液晶マトリックス表示装置は一般的に知られており、
例えば米国特許3862360号明細書に記載されている。こ
のような表示装置ではビデオ信号のようなアナログ信号
は各表示セルまたは画素の灰色レベルを制御するために
使用される。このアナログまたはビデオ信号は複数の列
給電バスまたは表示ラインに供給され、複数の行または
ゲート給電バスに供給されるゲート信号により表示装置
の各表示セルに対して適当な時間において選択的にゲー
トされる。このような表示装置は典型的には一つの表示
ライン当り１個のライン駆動装置を使用し、時には“直
接駆動”と呼ばれている。ライン駆動装置は典型的には
指示セルを支持している基体上には位置しておらず、数
インチの距離にわたつて表示装置基体の一つの縁に隣接
して直線状に並んで配置されている。前記米国特許明細
書に記載されているように、このようなライン駆動装置
は、液晶表示装置に対して標準ラスターフォーマットの
ビデオ信号を適切にインターフェイスするために表示装
置基体に隣接して位置している２重直列−並列変換器の
出力を構成している。
いくつかの表示ラインを駆動するための１個の基体か
ら離れた駆動装置の使用、すなわち小さな係数によるラ
イン駆動装置入力の多重化もまた従来技術において試み
られていた。通常の表示装置上の回路を使用して多重化
されることができるライン駆動装置入力の数は表示ライ
ンの応答速度が遅いために制限される。この遅い応答速
度は表示ラインのキャパシタンスおよび抵抗が比較的大
きいことによつて生じるものである。
表示ラインの応答速度が非常に遅いために、表示の各
ラインに対して表示装置基体上の集積回路でライン駆動
回路を構成するのでなければ表示装置上の多数のライン
を制御するために基体から離れた駆動装置（オフパネル
またはオフチップとも呼ばれる）の一つの出力を使用す
ることは不可能であることは明白である。しかしなが
ら、オンチップライン駆動回路を使用する表示装置は厳
しいプロセス制御の要求か、または非直線灰色レベルの
影響を受ける。このような問題はオンチップライン駆動
回路の増幅器のトランジスタ素子がオンに切替えられる
ために必要な電圧に変化が生じるために発生するもので
ある。表示装置の縁に沿った数インチの距離にわたる処
理の変化の結果としてこのようなトランジスタのターン
・オンまたはしきい値電圧は変化し、非直線増幅、した
がつて非均一な灰色レベルが生じて画像に歪みが生じ
る。隣接するトランジスタ装置間のしきい値電圧の変化
を最少にするためには、厳密で、実用的でないプロセス
制御の要求の付加が必要である。
高い解像度、高い密度の液晶表示が発達するにしたが
つて相互接続の複雑性を減少させる必要性から、単一の
駆動装置の出力から表示装置の４本以上のラインを制御
する能力を有することが非常に好ましい。しかしなが
ら、前述の問題のために従来の方法ではこのような能力
に欠けるものと信じられている。
［発明の解決すべき課題］ それ故、この発明の目的は、液晶表示装置を改良する
ことである。
この発明の別の目的は、液晶表示装置における相互接
続の複雑性を減少させることである。
この発明の別の目的は、液晶表示装置の入力ラインが
単一のオフ基体駆動装置に対して多重化されることので
きる程度に増加させることである。
この発明のさらに別の目的は、液晶表示装置上にライ
ン駆動回路が設けられ、しかも厳密なプロセス制御の要
求および非均一な灰色レベルを避けることである。
［課題解決のための手段］ この発明によれば、これらの目的は、液晶表示装置と
同じ基体上にライン駆動増幅器および関連する補償回路
を配置することによつて実現される。補償回路は駆動回
路中の変化を補償するために各表示セルに与えられるビ
デオ信号のレベルを調整するように設計される。このよ
うにして、増幅器の入力と出力との間のオフセットの効
果は消去される。
１実施例においては、駆動回路は増幅器と、増幅器入
力に接続された入力キャパシタと、複数のスイッチと、
サンプル・保持キャパシタとを備えている。スイッチは
ゼロまたは基準電位に増幅器入力を接続するために適当
に閉じられ、その結果入力キャパシタ上にオフセット補
償電圧を蓄積し、その後表示ライン電圧のサンプルをサ
ンプル・保持キャパシタに供給する。好ましい実施例で
は、今説明したような形態の２個の増幅器段がカスケー
ドに接続されて二重バッファシステムを形成している。
［実施例］ 第１図はこの発明の１実施例の単一段の補償されたラ
イン駆動装置11を示している。ライン駆動装置11は第１
図に一方の縁24が示されている液晶表示装置基体上に形
成されている。ライン駆動装置11は利得が１の増幅器1
3、３個のスイッチ15,17,19、入力キャパシタ21、サン
プル・保持キャパシタ23を具備している。入力キャパシ
タ21の第１の端子は増幅器13の入力端子に接続され、一
方入力キャパシタ21の第２の端子はサンプル・保持キャ
パシタ23の第１の端子に接続されている。サンプル・保
持キャパシタ23の第２の端子は接地されている。増幅器
13の出力は液晶表示装置の列電源バス22に接続され、破
線で示されたキャパシタCoutは列電源バス22によつて供
給される表示ラインのキャパシタンスを表わしている。
３個のスイッチ15,17,19は二つのモード、すなわち補
償モードと動作モードの一つへ回路を形成するために使
用される。第１のスイッチ15はライン26によつてゼロ基
準電圧電源14に接続され、制御信号S1によつて付勢され
たとき入力キャパシタ21の第１の端子、したがつて増幅
器13の入力にゼロ基準電圧を切替えて与える。第３のス
イッチ19は増幅器13の出力に接続され、制御信号S1によ
つて付勢されたとき入力キャパシタ21の第２の端子に増
幅器13の出力電圧を切替えて与える。第２のスイッチ17
は入力ライン16によつて入力信号源に接続され、制御信
号t1によつて付勢されたときサンプル・保持キャパシタ
23の第１の端子に入力信号を切替えて与える。後でもつ
と詳細に説明するように、これらのスイッチ15,17,19は
例えば電界効果トランジスタ型のトランジスタスイッチ
でよい。
動作において、第１図の回路は補償モードと動作モー
ドとの間て以下のように循環して動作する。補償モード
中入力信号に対する第２のスイッチ17は開かれ、一方第
１および第３のスイッチ15,19は共通の制御信号S1の印
加によつて閉じられる。すると回路は実効的に第２図に
示されるような形態になる。増幅器13は線形であり、利
得は１であると仮定すると次のような関係が得られる。
Vout＝V0＋Vin （１） ここで、Voutは利得１の増幅器13の出力であり、V0は
補償モード中にキャパシタ21の両端に生じて蓄積される
オフセット電圧であり、Vinは増幅器13の入力電圧であ
る。第２図の回路ではこれは次のようになる。
Vout＝V0＋Vnull （２） 式（１）は電圧−V0が入力キャパシタ21に蓄積される
ようになることを意味する。
動作モードにおいては、入力信号に対する第２のスイ
ッチ17は制御信号t1の印加によつて閉じられ、一方第１
および第３のスイッチ15,19は開放される。すると回路
は実効的に第３図に示されるような形態になる。この第
３図の形態は実効入力信号をオフ基体回路の実際の入力
信号からオフセットまたは補償電圧V0を引いたものとす
る。この電圧が増幅器13に入力されたとき増幅器13のオ
フセットが入力信号に加算される。すなわち、 Vout＝V0＋Vin＝V0＋（Vin＋V0） ＝Vin （３） 式（３）から明らかなように出力電圧Voutは増幅器13
のオフセット電圧の変動に対して補償されている。
第１図の動作形態において、入力ライン16に接続され
た第２のスイッチ17はマルチプレクサにおけるサンプル
スイッチとして機能し、一方サンプル・保持キャパシタ
23は増幅されて増幅器13により表示ラインに供給される
間サンプルされた電圧を蓄積する。第１図による多数の
回路の多重化された形態が第４図に示されている。第４
図によれば、各入力ライン16は単一のオフ基体駆動装置
106の出力ライン101に接続されている。したがつて出力
ライン101はビデオ信号のような共通信号を各入力ライ
ン16に供給している。第２のスイッチ17はそれぞれ入力
ライン16の１つから入力を受け、またマルチプレクサタ
イミング発生装置104から連続するタイミング信号t1,t
2,t3,t4の一つを受ける。共通のゼロ基準電圧および共
通制御信号S1は各第１のスイッチ15に供給され、共通制
御信号S1はまた各第３のスイッチ19に供給される。多重
化動作を行うためにタイミング信号t1,t2,t3,t4はビデ
オ信号の連続したサンプルをキャパシタ23に取込ませ、
保持させる。信号S1の印加により上述のような増幅器13
の補償が行われる。集積されたサンプル・保持キャパシ
タ23が表示装置の全ラインのキャパシタンスCoutに比較
して小さいために第１図の補償された駆動回路は１個の
オフ表示装置出力101によつて他の場合よりも多くの表
示ラインを制御することを可能にする。
オフ基体装置への接続数は第１図の実施例を変形する
ことによつて減少させることができ、そのため入力ライ
ン16は入力信号とゼロ基準電圧の両者を供給するために
使用される。そのような場合には、ゼロ基準電圧電源14
を第１のスイッチ15に接続するライン26はチップ上で入
力ライン16と接続され、単一のライン16だけがオフチッ
プに接続される。そのときゼロ基準電圧と入力信号は交
互にオフチップの入力ライン16に供給され、前述のよう
に第１、第２および第３のスイッチ15,17,19によつて適
当に切替えられる。しかしながら第１図に示された実施
例は、基準ラインに対する安定性の要求が入力ライン16
には与えらえないからより融通性があるものである。ゼ
ロ基準電圧ライン26上のゼロ基準電圧の値はゼロ期間中
増幅器13の動作点を最良にするように選択される。さら
に、第１図の実施例は利得または回路の非直線性の変化
を補償するものではないことが認められる。実際にその
ような変化はオフセットによる変化に比較してずつと少
ないものである。
第４図に示された多重化された形態における第１図の
単一バッファ回路の使用は、表示装置の列電源バス22に
与えられる駆動信号が特定の補償されたライン駆動装置
11がマルチプレクサ104によつて負荷される時に応じて
異なつた時間量に対して得られるという欠点がある。各
バッファ11の直列負荷は、もしも充分な時間がアクチブ
な表示セルマトリックス中に蓄積される前にライン駆動
出力18の全てに対して安定に利用されないならば、各表
示ラインに供給される電圧中に不均一性を生じる。この
問題を避けるために第１図に示された２個の回路11が第
５図に示すように直列に接続される。第５図に示す実施
例により得られる入力ビデオ信号の二重バッファは表示
ライン22の全てが同じ時間量だけ駆動されるようにする
のみならず、また表示セル中の供給された電圧の蓄積前
にそれらの設定のためにより多くの時間を与える。
第５図に示すように、第２段、すなわちバッファ12は
３個のスイッチ25,27,29、第２のサンプル・保持キャパ
シタ28、第２の入力キャパシタ31、および第２の増幅器
20を備えている。これらの素子の接続は第１図の場合と
同様であり、第１のスイッチ15,25は電源14より与えら
れる同じゼロ基準電圧に接続され、それぞれ制御信号S
1,S2によつて切替えられる。２個の段に対するゼロ基準
電圧は同じでなくてもよい。
第５図に示す二重バッファは次のように動作する。ビ
デオ信号の水平トレース部分中、第２のバッファ12の増
幅器20は上記の補償サイクル、すなわち第２のバッファ
12の第１および第３のスイッチ25,29の同時閉成を使用
することによつて補償される。第２のバッファ12はそれ
からスイッチ27の付勢により第１のバッファ11のサンプ
ル・保持キャパシタ23に蓄積されているビデオサンプル
を負荷される。スイッチ27の付勢により第１のバッファ
11の第１の増幅器13の出力18における増幅されたビデオ
サンプルは第２のバッファ12の第２のサンプル・保持キ
ャパシタ28に転送される。ビデオサンプルが第２のサン
プル・保持キャパシタ28に蓄積された後、第１のバッフ
ァ11は信号S1の付勢によつてリセットされて第１および
第３のスイッチ15,19を閉じる。ビデオ情報の次のライ
ンが第１のバッファ11中にサンプルされ保持されている
間に、第２のバッファ12は第２の増幅器20の出力18aに
接続された表示ランイを駆動している。
第５図に示すような二重バッファを使用する多重化シ
ステムにおいては、第１のバッファ11は第１図に示すよ
うに接続され、動作する。そのような多重化システムに
おいては、第２のバッファ12の各スイッチ27は共通の制
御信号t5によつて同時に閉じられる。したがつて、第１
のバッファ11のそれぞれ中に順次蓄積されたもとのビデ
オ信号は各キャパシタ28中に蓄積され同時に並列に表示
装置に供給される。
第6A図乃至第6C図は第１図の単一バッファ回路のため
の集積回路レイアウトを示す。第５図に示したような２
段の回路のレイアウトは第6B図に示した単一バッファ回
路の出力25を第6A図乃至第6C図に示した回路と同じであ
る回路の入力に単に接続すればよい。第6A図および第6B
図において多結晶シリコン領域は明瞭にするために太い
黒線で外形を描かれており、一方チャンネルストップは
破線77,79,81により示されている。
第７図は第6A図および第6B図に示した鎖線30に沿った
第6A図および第6B図の集積回路構造の断面図である。こ
の断面図は装置の層構造をさらに明瞭に示すものであ
る。第７図において破線は断面30の前方または後方にあ
る構造素子、例えば34,35,45,53を示している。第6A図
乃至第6C図および第７図を参照すると、実施例の集積回
路の構造および動作がより明瞭になる。
入力信号路構造およびゼロ基準電圧印加の制御のため
の構造は第6A図の回路の上部に形成され、第７図の断面
の左側に示されている。入力信号路構造は第１図の入力
スイッチ17の機能を実現したものである。一方ゼロ基準
電圧印加の制御のための構造は第１図のスイッチ15の機
能を実現したものである。
入力信号路はチャンネルストップ79によつて囲まれた
長方形の区域内にほぼ位置している。入力信号は多結晶
シリコンの入力信号ライン16に供給される。多結晶シリ
コンの入力信号ライン16はゼロ基準電圧バス14の下を通
過して埋設された多結晶シリコンコンタクト78によつて
ドレイン拡散領域37、ソース拡散領域39、および薄いゲ
ート酸化物層83上に配置された多結晶シリコンゲート35
を含む構造に接続されている。入力スイッチバス33は多
結晶シリコンゲート35の上を通過し、金属コンタクト34
によつて多結晶シリコンゲート35に接続されている。ド
レイン拡散領域37は、多結晶シリコンゲート35が入力ス
イッチバス33上に適当なゲート信号を受けたとき入力信
号をソース拡散領域39へ通過させるように構成されてい
る。このソース拡散領域39は第１図のキャパシタ23の機
能を行う。
ゼロ基準電圧印加の制御のための構造は第6A図の破線
77により示されたチャンネルストップ内に位置し、第２
のドレイン拡散領域36および薄いゲート酸化物層80上に
配置された多結晶シリコンゲート42を含む。ゼロ基準ス
イッチバス31aが金属コンタクト44を介して多結晶シリ
コンゲート42にゲート信号を供給するために使用され、
多結晶シリコンのキャパシタプレート41にゼロ基準電圧
を接続させる。第6A図において、ゼロ基準電圧バス14は
金属コンタクト63を介して第２のドレイン拡散領域36に
接続されている。ドレイン拡散領域36は入力信号構造の
ドレイン拡散領域37と平行に配置され、したがつて第７
図には示されていない。第２のドレイン拡散領域36は関
係する多結晶シリコンゲート42がバス31a上に適当なゲ
ート信号を受けるときに多結晶シリコンコンタクト41a
を介してバス14上のゼロ基準電圧を多結晶シリコンキャ
パシタプレート41へ通過させるように構成されている。
キャパシタプレート41は第１図のキャパシタ21の機能を
行う。
ソース拡散領域39および多結晶シリコンキャパシタプ
レート41は一方が他方の上に配置された１対の蓄積キャ
パシタを構成する。第７図に明らかに示されているよう
に、サンプル・保持キャパシタ23はソース拡散領域39と
基体70との間の拡散接合のキャパシタンスで構成され
る。入力キャパシタ21は拡散領域と多結晶シリコンキャ
パシタプレート41との間のキャパシタンスで構成され
る。
第１図の構成を実現するために、多結晶シリコンキャ
パシタプレート41は第6B図に示された大型の電界効果ト
ランジスタ構造の細長いゲート71を形成するために延長
される。電界効果トランジスタ構造は第１図の増幅器13
の機能を行う。第6B図において、電界効果トランジスタ
のソースおよびドレイン拡散領域はハッチングによつて
示されている。
第6B図の電界効果トランジスタはゲート71、ドレイン
拡散領域76、ソース拡散領域49を備えている。さらに説
明するためにトランジスタ構造を横断する断面AA′が第
6C図に示されている。図から明らかなように、多結晶シ
リコンゲート55,71は酸化物層40上に配置され、拡散領
域76,49,57の各縁と若干オーバーラップしている。した
がつて第6B図におけるハッチングは太い実線であらわさ
れる多結晶シリコンの境界を越えて延在している。
ドレインおよびソース電圧VD,VSは金属コンタクト61,
69を通って各拡散領域57,76と接触する各バス59,67によ
つて電界効果トランジスタ構造に供給される。多結晶シ
リコン素子25はコンタクト96を介して増幅器13の出力を
出力させる。チャンネルストップ87もまた第6B図では破
線で示されている。
第１図のフィードバックスイッチ19はトランジスタ構
造の上の、キャパシタ区域39,41の下に集積されてい
る。フィードバックスイッチ19は増幅器のソース拡散領
域49とキャパシタ拡散領域39との間に位置する多結晶シ
リコンゲート46を備えている。多結晶シリコンゲート46
は薄いゲート酸化物層85上に配置されている。フィード
バックスイッチバス43は金属コンタクト45によつて多結
晶シリコンゲート46に接続され、フィードバックスイッ
チ19を付勢する。
電界効果トランジスタ構造は細長い多結晶シリコンゲ
ート55を含むリセットスイッチに供給されるリセット信
号によつてリセットされる。リセットスイッチバス51は
多結晶シリコンゲート55の上方にあり、金属コンタクト
53を通ってゲート55に付勢（リセット）信号を供給す
る。リセット機能はゲート55に適当な信号を供給するこ
とによつて可能になるドレイン拡散領域57とソース拡散
領域49の間の導通によつて行われる。
以上説明したリセット機能は使用される電界効果トラ
ンジスタ構造によつて必要とされる。信号が多結晶シリ
コンゲート71上に現われるとき、ソース拡散領域49上の
電圧はゲート71上の電圧の強度に比例して電源電圧Ｖの
方向に引かれる。この出力が出力25を介して関連する回
路に与えられたあと、増幅器を他方向に引張ることが必
要である。これはハード的にはゲート55を切替えて、そ
れにより拡散領域49をVSへ引き下げることによつて行わ
れる。リセット機能は第１図に概略的に示された増幅器
13中で生じると考えることができる。
当業者には第6A図乃至第6C図および第７図に示された
構造が通常の、よく知られたMOS技術によつて製作でき
ることは明白である。
第6A図乃至第6C図および第７図に示されたレイアウト
は幅約100ミクロン、長さ約700ミクロンの区域に構成す
ることができる。構造の一つの縁に沿って別の入力を走
らせ、増幅器13の出力を反対の縁に走らせることによつ
て、ラインを50ミクロンの中心で駆動することができる
（１インチ当り500の密度）。このような構造は第８図
に示され、図において各ブロック11,12は第6A図および
第6B図のそれと同様の回路を表わしている。図から明ら
かなように一つの二重バッファ駆動装置111が第２の二
重バッファ駆動装置113と一線にレイアウトされてい
る。各二重バッファ駆動装置はその入力を各入力ライン
115,119から受け、それらはそれぞれチップ上のコンタ
クトパッド120から導かれる。各二重バッファ駆動装置
の111,113はまた各出力ライン117,121を有する。第２の
二重バッファ駆動装置113のための入力ライン115は第１
の二重バッファ駆動装置111の一方の縁に沿って走り、
一方第１の二重バッファ駆動装置111の出力117は第２の
二重バッファ駆動装置113の反対側の縁に沿って走る。
このような実施例においては各二重バッファ駆動装置11
1,113の第１の段11の出力トランジスタは、表示ライン
のキャパシタンス、例えば第１図のCoutを駆動しなけれ
ばならない第２の段12の出力トランジスタよりも小さく
できる。
以上説明した実施例は改良された液晶表示装置を提供
し、それにおいては表示装置に対する数個の入力ライン
は単一のオフ基体駆動回路によつて多重化され、しかも
増幅器オフセットの複雑性を避けることができる。した
がつて以上説明した実施例は分解能を改善し、表示装置
の複雑性を減少させる。
当業者には今まで説明した実施例の多数の適応および
変形がこの発明の技術的範囲から逸脱することなく可能
であることが認められるであろう。したがつて、この発
明はここで説明されたものに限定されるものではなく、
その技術的範囲は特許請求の範囲の記載に基づいて解釈
されるべきものである。
【図面の簡単な説明】
第１図はこの発明の１実施例の回路図であり、第２図は
第１図の回路の第１のモードの動作を示す回路図であ
り、第３図は第１図の回路の第２のモードの動作を示す
回路図であり、第４図はこの発明の好ましい実施例の表
示装置基体上に配置された複数の単一段補償ライン駆動
装置の回路図である。第５図はこの発明の好ましい実施
例の二重バッファ補償ライン駆動装置の回路図である。
第6A図および第6B図は単一段補償ライン駆動装置の１実
施例の集積回路の上面図である。第6C図は第6B図のAA′
における断面図である。第７図は第6A図および第6B図の
線30に沿った断面図である。第８図は集積回路の実施例
における二重バッファ回路の好ましい配置を示すレイア
ウトの概略図である。 13……増幅器、15,17,19……スイッチ、21……入力キャ
パシタ、23……サンプル・保持キャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・イー・クーパー・ジュニア アメリカ合衆国、カリフォルニア州 92069，サン・マルコス、チャーロッ テ・ドライブ 567 (56)参考文献 特開 昭61−116334（ＪＰ，Ａ) 特開 昭62−21127（ＪＰ，Ａ) 特開 昭62−25731（ＪＰ，Ａ)

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】液晶表示ラインに表示信号を供給するため
    の基体上に構成された駆動回路において、 入力と出力とを有する前記基体上の増幅手段と、前記増
    幅手段の出力電圧におけるオフセットを補償するための
    前記基体上の補償手段とを具備し、 前記補償手段は、 入力と、前記増幅手段の入力に接続された出力とを有す
    る第１の電荷蓄積手段と、 第１の制御信号に応答して前記増幅手段の出力を前記第
    １の電荷蓄積手段の入力に接続する第１のスイッチ手段
    と、 前記第１の制御信号に応答して基準電圧を前記第１の電
    荷蓄積手段の前記出力に接続する第２のスイッチ手段
    と、 前記第１の電荷蓄積手段の入力に接続された、サンブル
    を蓄積するための第２の電荷蓄積手段と、 第２の制御信号に応答して前記表示信号を前記第２の電
    荷蓄積手段に切替える第３のスイッチ手段とを具備して
    いることを特徴とする駆動回路。
  2. 【請求項２】前記第１、第２、および第３のスイッチ手
    段はゲート制御電界効果装置として集積回路構造中に配
    置されている請求項１記載の駆動回路。
  3. 【請求項３】前記第１および第２の電荷蓄積手段が前記
    集積回路構造中に形成され、基体中に形成された拡散層
    と、この拡散層上に形成された絶縁層と、この絶縁層上
    に形成された多結晶シリコン層とにより構成されている
    請求項２記載の駆動回路。
  4. 【請求項４】前記増幅手段が前記集積回路構造中に形成
    され、それぞれ第１および第２のチャンネルによって分
    離された第１、第２および第３の拡散領域と、この拡散
    領域上の酸化物層と、この酸化物層上に形成され、前記
    第１および第２のチャンネルに制御信号を選択的に供給
    するゲート構造手段とを具備している請求項２記載の駆
    動回路。
  5. 【請求項５】複数の液晶表示ラインへ駆動信号を供給す
    るための共通基体上に形成された駆動回路において、 共通入力に入力信号を供給する入力信号供給源と、 ゼロ基準電圧を供給するゼロ基準電圧電源と、 それぞれ入力と出力とを有する前記基体上の複数の増幅
    回路と、 それぞれ前記複数の増幅回路の対応する１つに出力が結
    合されている前記基体上の複数のスイッチング回路とを
    具備し、それらのスイッチング回路はそれぞれ、 前記共通入力によって前記入力信号供給源に結合されて
    前記入力信号を受信する第１の入力と、 前記ゼロ基準電圧電源に結合されて前記ゼロ基準電圧を
    受信する第２の入力と、 対応する増幅回路の出力に結合されている第３の入力と
    を具備し、 前記複数のスイッチング回路のそれぞれは、第１の期間
    中前記対応する増幅回路の出力電圧と前記ゼロ基準電圧
    から導出されたオフセット電圧補償信号を発生し、この
    オフセット電圧補償信号を入力信号と結合してその結合
    された信号を第２の期間中前記対応する増幅回路の入力
    へ結合し、この結合された信号が前記対応する増幅回路
    の出力電圧中のオフセットを補償することを特徴とする
    駆動回路。
  6. 【請求項６】前記各スイッチング回路は共通制御信号に
    応答して前記オフセットに対して対応する増幅回路を補
    償する請求項５記載の駆動回路。
  7. 【請求項７】前記複数のスイッチング回路は連続する制
    御信号に応答して対応する増幅回路に供給された前記共
    通入力信号の各サンプルをゲートし、保持する請求項６
    記載の駆動回路。
  8. 【請求項８】前記各スイッチング回路は、 対応する増幅回路の入力に接続された出力を有する第１
    の電荷蓄積手段と、 第１の制御信号に応答して前記対応する増幅回路の出力
    を前記第１の電荷蓄積手段の入力に接続する第１のスイ
    ッチ手段と、 前記第１の制御信号に応答して前記ゼロ基準電圧を前記
    第１の電荷蓄積手段の前記出力に接続する第２のスイッ
    チ手段と、 前記第１の電荷蓄積手段の入力に接続された各サンプル
    を蓄積する第２の電荷蓄積手段と、 前記連続する制御信号の１つに応答して前記共通入力信
    号を前記第２の電荷蓄積手段に切替える第３のスイッチ
    手段とを具備している請求項７記載の駆動回路。
  9. 【請求項９】前記第１、第２、および第３のスイッチ手
    段はゲート制御電界効果装置として集積回路構造中に形
    成されている請求項８記載の駆動回路。
  10. 【請求項１０】前記第１および第２の電荷蓄積手段が前
    記集積回路構造中に形成され、基体中に形成された拡散
    層と、この拡散層上に形成された絶縁層と、この絶縁層
    上に形成された多結晶シリコン層とにより構成されてい
    る請求項９記載の駆動回路。
  11. 【請求項１１】前記増幅手段が前記集積回路構造中に形
    成され、それぞれ第１および第２のチャンネルによって
    分離された第１、第２および第３の拡散領域と、この拡
    散領域上の酸化物層と、この酸化物層上に配置された第
    １および第２のゲート構造手段とを具備し、第１のゲー
    ト構造手段は前記第１および第２のチャンネルに制御信
    号を選択的に供給する請求項10記載の駆動回路。
  12. 【請求項１２】前記基体上に配置され、それぞれ前記増
    幅回路の一つと関連する複数の第２の増幅手段と、前記
    基体上の複数の第２の回路手段とを具備し、 前記複数の第２の回路手段のそれぞれは前記増幅回路の
    一つの各出力を受けて前記各出力をサンブリングし蓄積
    し、前記第２の増幅手段の出力中のオフセットを補償す
    る請求項５記載の駆動回路。
  13. 【請求項１３】前記各第２の回路手段は第２の共通制御
    信号に応答して前記オフセットに対して対応する第２の
    増幅手段を補償する請求項12記載の駆動回路。
  14. 【請求項１４】前記第２の各回路手段は第３の共通制御
    信号に応答して前記増幅回路のそれぞれの出力をサンプ
    ルし蓄積する請求項13記載の駆動回路。
  15. 【請求項１５】前記第２の各回路手段は、 前記第２の増幅手段のそれぞれ一つの入力に接続された
    出力を有する第１の電荷蓄積手段と、 前記第２の共通制御信号に応答して前記第２の増幅手段
    の前記それぞれ一つの出力を前記第１の電荷蓄積手段の
    前記入力に接続する第１のスイッチ手段と、 前記第２の共通制御信号に応答して基準電圧を前記第Ｉ
    の電荷蓄積手段の前記出力に接続する第２のスイッチ手
    段と、 前記第１の電荷蓄積手段の入力に接続された、前記増幅
    回路のそれぞれ一つの出力のサンプルを蓄積するための
    第２の電荷蓄積手段と、 前記第３の共通制御信号に応答して前記増幅回路のそれ
    ぞれ一つの出力を前記第２の電荷蓄積手段に切替える第
    ３のスイッチ手段とを具備している請求項14記載の駆動
    回路。
  16. 【請求項１６】液晶表示ラインに表示信号を供給する、
    基体上に構成された駆動回路において、 入力と出力とを有する前記基体上の増幅回路と、前記増
    幅回路の出力電圧におけるオフセットを補償するための
    前記基体上の補償手段と、 入力と出力とを有する第２の増幅手段と、 前記増幅回路の保持された出力を前記第２の増幅手段の
    入力に供給し、前記第２の増幅手段の出力におけるオフ
    セットを補償するために前記増幅回路の出力をサンプリ
    ングして保持する基体上の手段とを具備していることを
    特徴とする駆動回路。
  17. 【請求項１７】前記第２の増幅手段の出力におけるオフ
    セットを補償するための手段は、 入力と前記第２の増幅手段の入力に接続された出力とを
    有する第１の電荷蓄積手段と、 第１の制御信号に応答して前記第２の増幅手段の出力を
    前記第１の電荷蓄積手段の入力に接続する第１のスイッ
    チ手段と、 前記第１の制御信号に応答して基準電圧を前記第１の電
    荷蓄積手段の出力に接続する第２のスイッチ手段と、 前記第１の電荷蓄積手段の入力に接続された、前記サン
    プルを蓄積する第２の電荷蓄積手段と、 第２の制御信号に応答して前記増幅回路の出力を前記第
    ２の電荷蓄積手段に切替える第３のスイッチ手段とを具
    備している請求項16記載の駆動回路。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4834504A (en) * 1987-10-09 1989-05-30 Hewlett-Packard Company LCD compensation for non-optimum voltage conditions
US5111195A (en) * 1989-01-31 1992-05-05 Sharp Kabushiki Kaisha Driving circuit for a matrix type display device
US5266936A (en) * 1989-05-09 1993-11-30 Nec Corporation Driving circuit for liquid crystal display
FR2667188A1 (fr) * 1990-09-21 1992-03-27 Senn Patrice Circuit echantillonneur-bloqueur pour ecran d'affichage a cristal liquide.
FR2667187A1 (fr) * 1990-09-21 1992-03-27 Senn Patrice Circuit de commande, notamment pour ecran d'affichage a cristal liquide, a sortie protegee.
JP2719224B2 (ja) * 1990-09-28 1998-02-25 シャープ株式会社 表示装置の駆動回路
JP2695981B2 (ja) * 1990-10-05 1998-01-14 株式会社東芝 液晶表示器駆動電源回路
JPH04179996A (ja) * 1990-11-15 1992-06-26 Toshiba Corp サンプルホールド回路およびこれを用いた液晶ディスプレイ装置
JP2788684B2 (ja) * 1991-09-12 1998-08-20 シャープ株式会社 サンプルホールド回路
US6511187B1 (en) 1992-02-20 2003-01-28 Kopin Corporation Method of fabricating a matrix display system
US5627557A (en) * 1992-08-20 1997-05-06 Sharp Kabushiki Kaisha Display apparatus
KR0140041B1 (ko) 1993-02-09 1998-06-15 쯔지 하루오 표시 장치용 전압 발생 회로, 공통 전극 구동 회로, 신호선 구동 회로 및 계조 전압 발생 회로
TW356546B (en) 1993-08-10 1999-04-21 Sharp Kk An image display apparatus and a method for driving the same
JP3139892B2 (ja) * 1993-09-13 2001-03-05 株式会社東芝 データ選択回路
US5734366A (en) * 1993-12-09 1998-03-31 Sharp Kabushiki Kaisha Signal amplifier, signal amplifier circuit, signal line drive circuit and image display device
US5844538A (en) * 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
US5528256A (en) * 1994-08-16 1996-06-18 Vivid Semiconductor, Inc. Power-saving circuit and method for driving liquid crystal display
US5633653A (en) * 1994-08-31 1997-05-27 David Sarnoff Research Center, Inc. Simultaneous sampling of demultiplexed data and driving of an LCD pixel array with ping-pong effect
JP3187254B2 (ja) * 1994-09-08 2001-07-11 シャープ株式会社 画像表示装置
FR2734075B1 (fr) * 1995-05-11 1997-07-18 Matra Mhs Amelioration des performances d'un dispositif d'affichage a cristaux liquides par application d'un niveau de reference directement dans les circuits d'attaque
US5812626A (en) * 1995-06-13 1998-09-22 Matsushita Electric Industrial Co., Ltd. Time counting circuit sampling circuit skew adjusting circuit and logic analyzing circuit
US5917363A (en) * 1996-06-21 1999-06-29 Motorola, Inc. Multiplexed driver system requiring a reduced number of amplifier circuits
JP3166668B2 (ja) * 1997-08-21 2001-05-14 日本電気株式会社 液晶表示装置
JP3613940B2 (ja) * 1997-08-29 2005-01-26 ソニー株式会社 ソースフォロワ回路、液晶表示装置および液晶表示装置の出力回路
JP3629939B2 (ja) * 1998-03-18 2005-03-16 セイコーエプソン株式会社 トランジスタ回路、表示パネル及び電子機器
JP4535537B2 (ja) * 1999-10-27 2010-09-01 東芝モバイルディスプレイ株式会社 負荷駆動回路および液晶表示装置
US6781624B1 (en) 1998-07-30 2004-08-24 Canon Kabushiki Kaisha Signal processing apparatus
US6603456B1 (en) * 1999-02-09 2003-08-05 Kabushiki Kaisha Toshiba Signal amplifier circuit load drive circuit and liquid crystal display device
KR100347558B1 (ko) * 1999-07-23 2002-08-07 닛본 덴기 가부시끼가이샤 액정표시장치 및 그 구동방법
KR100348539B1 (ko) * 2000-09-08 2002-08-14 주식회사 네오텍리서치 액정표시장치의 소스 구동회로 및 구동방법
US6831299B2 (en) 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE60227651D1 (de) 2001-04-11 2008-08-28 Nxp Bv Offsetspannungskompensation mit hohem tastverhältnis für operationsverstärker
JP4024583B2 (ja) * 2001-08-30 2007-12-19 シャープ株式会社 表示装置および表示方法
US6958651B2 (en) 2002-12-03 2005-10-25 Semiconductor Energy Laboratory Co., Ltd. Analog circuit and display device using the same
KR100557731B1 (ko) * 2003-12-27 2006-03-06 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
US7015729B1 (en) * 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
KR100604067B1 (ko) * 2004-12-24 2006-07-24 삼성에스디아이 주식회사 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치
JP4509004B2 (ja) * 2005-03-31 2010-07-21 三星モバイルディスプレイ株式會社 バッファー及びこれを利用したデータ駆動回路と発光表示装置
KR100614661B1 (ko) * 2005-06-07 2006-08-22 삼성전자주식회사 액정 표시 장치의 소스 드라이버 출력 회로 및 데이터 라인구동방법
JP5179022B2 (ja) * 2005-06-07 2013-04-10 三星電子株式会社 Ｌｃｄデータラインを駆動するための出力回路、ｌｃｄソースドライバ回路、ｌｃｄ装置及びｌｃｄソースドライバの動作方法
JP5041393B2 (ja) * 2005-08-16 2012-10-03 株式会社ジャパンディスプレイウェスト 表示装置
JP4736618B2 (ja) * 2005-08-16 2011-07-27 ソニー株式会社 増幅回路および表示装置
US8477121B2 (en) * 2006-04-19 2013-07-02 Ignis Innovation, Inc. Stable driving scheme for active matrix displays
KR102037899B1 (ko) * 2011-12-23 2019-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 변환 회로, 표시 장치, 및 전자 기기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3392345A (en) * 1964-12-23 1968-07-09 Adage Inc Sample and hold circuit
US3516002A (en) * 1967-05-02 1970-06-02 Hughes Aircraft Co Gain and drift compensated amplifier
US3541320A (en) * 1968-08-07 1970-11-17 Gen Electric Drift compensation for integrating amplifiers
US3862360A (en) * 1973-04-18 1975-01-21 Hughes Aircraft Co Liquid crystal display system with integrated signal storage circuitry
US4100579A (en) * 1974-09-24 1978-07-11 Hughes Aircraft Company AC Operated flat panel liquid crystal display
JPS5911916B2 (ja) * 1976-05-25 1984-03-19 株式会社日立製作所 表示デ−タ合成回路
JPS593730B2 (ja) * 1977-09-14 1984-01-25 ソニー株式会社 液晶表示装置
US4335936A (en) * 1977-10-14 1982-06-22 Sharp Kabushiki Kaisha Matrix electrode structure in a multi-layer matrix type liquid crystal display
JPS5458399A (en) * 1977-10-18 1979-05-11 Sharp Corp Matrix type liquid crystal display unit
US4219809A (en) * 1978-07-17 1980-08-26 Times Corporation Compensation scheme for electrochromic displays
JPS5741078A (en) * 1980-08-22 1982-03-06 Seiko Epson Corp Synchronizing circuit of matrix television
US4455576A (en) * 1981-04-07 1984-06-19 Seiko Instruments & Electronics Ltd. Picture display device
GB2118346B (en) * 1982-04-01 1985-07-24 Standard Telephones Cables Ltd Scanning liquid crystal display cells
FR2524679B1 (fr) * 1982-04-01 1990-07-06 Suwa Seikosha Kk Procede d'attaque d'un panneau d'affichage a cristaux liquides a matrice active
JPS59123884A (ja) * 1982-12-29 1984-07-17 シャープ株式会社 液晶表示装置の駆動方法
JPH0693160B2 (ja) * 1983-05-31 1994-11-16 シャープ株式会社 液晶駆動回路
JPS61116334A (ja) * 1984-11-09 1986-06-03 Seiko Epson Corp アクテイブマトリクスパネル
JPS6221127A (ja) * 1985-07-22 1987-01-29 Seiko Epson Corp アクテイブ・マトリクス型液晶表示体の駆動回路
JPS6225731A (ja) * 1985-07-26 1987-02-03 Hitachi Ltd 液晶表示装置の駆動方法

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