JP2726041B2 - 文字データ重畳装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は文字データ重畳装置に関し、詳細には階調画
像上に文字を重畳したときに文字データを強調して文字
の判読を容易にする文字データ重畳装置に関する。 （従来の技術） 近時、電気信号を媒体として階調画像の情報伝達が広
く一般に行われており、例えばテレビジョン送受信シス
テムもその一つである。また、階調画像上に文字による
情報を重畳することも行われており、例えば現在時刻を
階調画像上に重畳することは良く知られている。このよ
うに、階調画像上に文字情報を重畳することにより情報
密度の高い画像情報の伝達が可能になっている。 従来、このような階調画像上に文字情報を重畳する文
字データ重畳装置としては、第10図に示すような文字情
報の重畳された階調画像に対応するデータを出力するも
のがある。この装置では、階調画像データと文字データ
を論理和処理によって加算し、合成している。 （発明が解決しようとする問題点） しかしながら、このような従来の文字データ重畳装置
にあっては、文字情報を重畳する付近の階調画像の明る
さによっては文字情報の判読が困難となることがある。
例えば、階調画像の極めて明るい部分に白い文字情報を
重畳したような場合には、文字情報の判読が困難となる
という問題点があった。 そこで、このような不具合を防止するために、従来よ
り文字情報を強調して判読を容易にする方法が提案され
ている。例えば、第11図に示すように、文字情報を重畳
する付近の階調画像に対して文字情報を包囲できる範囲
の単純な矩形に白抜きを行い、この部分に黒で文字情報
を重畳することにより、文字情報の判読を容易にしてい
る。 ところがこのようなものにあっても、階調画像の文字
情報を重畳する部分を単純な矩形に白抜きしていたの
で、文字情報の字数が多くなると白抜き部分の面積が大
きくなり、階調画像が侵食されて階調画像の情報が大幅
に失われるとともに、階調画像の美感を損なうという新
たな問題点を招来していた。 （発明の目的） そこで本発明は、階調画像において文字情報の周囲に
位置する画素を検出し、この周囲画素の明度と文字情報
の明度の差を大きくすることにより、文字情報を重畳し
たときに文字情報をその周囲画素に対して強調して、階
調画像の情報損失を最小限に抑えるとともに、文字情報
の判読を容易にすることを目的としている。 （発明の構成） 本発明は、上記目的を達成するため、階調画像を形成
する階調画像データと文字を形成する文字データとを、
文字に対応する文字画素または該文字画素に隣接する周
囲の階調画像の周囲画素の何れか一方の画素の明度を前
記データに基づく他方の画素の明度に対して明暗の差が
大きくなるように変更して合成し、階調画像上に文字を
重畳する文字データ重畳装置であって、前記文字画素お
よび周囲画素を検出する画素検出手段と、画素検出手段
の出力に基づき前記他方の周囲画素また文字画素の明度
を画素毎に検出する明度検出手段と、画素検出手段およ
び明度検出手段の出力に基づいて周囲画素または文字画
素の他方に対して一方が強調されるように該一方の明度
を画素毎に変更する強調手段と、を備え、画素検出手段
は、１ラインづつ順次処理する階調画像データの処理中
の現ラインに対する前ライン以前の２の倍数個の前ライ
ンデータを記憶するラインメモリ群と、現ラインデータ
および前ラインデータの画素毎の階調画像データを同期
させつつ順次記憶するように該ライン数の画素分ずつラ
イン毎に準備されたラッチ群とを有し、該ラッチ群の中
心が階調画像に重畳する文字画素の文字データとなると
きに該中心を取り囲む画像データを周囲画素として文字
画素および周囲画素を検出することを特徴とするもので
ある。 以下、本発明の実施例に基づいて具体的に説明する。 第１〜４図は本発明の第１実施例を示す図であり、画
像表示装置に適用したものである。 まず、構成を説明する。 第１図は本実施例による文字データ重畳装置の構成を
示すブロック図である。同図において、１はマトリック
ス作成回路であり、マトリックス作成回路１には図示さ
れないA/Dコンバータ、例えば６ビットの並列出力を有
するA/Dコンバータからの階調画像データD_Bが入力され
るとともに、文字検出回路２からの文字検出信号Scが入
力される。文字検出回路２には文字データDcが入力され
ており、文字検出回路２は文字データDcの階調画像デー
タD_Bに対する位置、すなわち、タイミングを検出して文
字検出信号Scをマトリックス作成回路１に出力する。マ
トリックス作成回路１は文字検出信号Scに基づいて第３
図に示すようなデータマトリックス（詳細は後述する）
を作成するとともに、ラインメモリ群３とデータの授受
を行い入力された階調画像データD_Bを遅延して階調画像
データD_Bに基づく信号S₁を論理和回路４に出力する。論
理和回路４には文字データ整合回路５からの文字データ
Dcに基づく信号S₂が入力されており、文字データ整合回
路５には前記文字データDcが入力される。文字データ整
合回路５はラインメモリ６とデータの授受を行い、文字
データDcを遅延して階調画データD_Bに対する文字データ
Dcのタイミングを設定する。前記論理和回路４は階調画
データD_Bに基づく信号S₁と文字データDcに基づく信号S₂
とを論理和処理して合成し、合成画データD_Mを図示され
ていないD/Aコンバータに出力する。D/Aコンバータは前
記A/Dコンバータの並列出力ビット数と同一の並列入力
ビット数を有しており、例えば６ビットの並列入力を有
する。 第２図は第１図のブロック図に基づく回路図であり、
同図においては階調画像データD_Bおよび文字データDcの
それぞれのデータの最上位ビットデータD_B5およびDc₅に
対応する１ビット分の回路図を示している。したがっ
て、図示はされていないが、同図の回路と同一の回路が
他に５ビット分設けられ、階調画像データD_B0〜D_B4およ
び文字データD_C0〜D_C4を処理して合成画データD_M0〜D_M4
を出力する。 以下、同図を用いて１ビット分の各ブロックの構成を
詳細に説明するが、他の５ビットに対応する各ブロック
についても同様である。 マトリックス作成回路１は９個のラッチ11A〜11I（ラ
ッチ群）および９個の２つの入力端子を有するANDゲー
ト12A〜12Iから構成されており、ラインメモリ群３は２
個のラインメモリ31、32で構成されている。マトリック
ス作成回路１はラッチ11A〜11Iが入力される最上位ビッ
トデータD_B5をラッチするとともに、ANDゲート12A〜12I
を介して順次次段のラッチ11A〜11Iあるいはラインメモ
リ31、32に送り出して、第３図に示すデータマトリック
スを形成し、文字検出回路２から入力される文字検出信
号Scに基づいてANDゲート12A〜12Iにより、その最上位
ビットデータD_B5を書き換えるものである。すなわち、
ラッチ11A〜11Iの各クロック端子CKにはラッチ信号LACH
が入力されており、ラッチ信号LACHはその１周期が階調
画像データD_B5の１画素に対応している。また、ラッチ1
1A〜11Iにはそのデータ入力端子Ｄに階調画像データD_B5
が入力されており、ラッチ11A〜11Iはその階調画像デー
タD_B5をラッチ信号LACHの立下りエッジを受けて読込
む。ラッチ11A〜11Iは読込んだ階調画像データをデータ
出力端子ＱからそれぞれANDゲート12A〜12Iの一方の入
力端子に出力する。ANDゲート12A〜12Iの他方の入力端
子には文字検出回路２から文字検出信号Scが入力される
が、文字検出信号Scはそれぞれ３画素分づつタイミング
が遅延された文字検出信号S_C1、S_C2、S_C3により構成さ
れており、ANDゲート12A〜12Cの他方の入力端子には文
字検出信号S_C3が入力されるとともに、ANDゲート12D〜1
2FおよびANDゲート12G〜12Hの他方の入力端子にはそれ
ぞれ文字検出信号S_C2および文字検出信号S_C1が入力され
る。ANDゲート12B、12C、12E、12F、12H、12Iの各出力
端子は次段のラッチ11A、11B、11D、11E、11G、11Hの各
データ入力端子Ｄにそれぞれ接続され、ANDゲート12D、
12Gの各データ出力端子Ｑはラインメモリ31、32の各デ
ータ入力端子Diに接続される。ラインメモリ31、32はい
わゆる、ファーストインファーストアウト（FIFO）メモ
リであり、階調画像データD_B5の１ライン分の画素数に
対応した記憶容量、例えば１ラインを2048画素で構成す
ると、2048画素分の容量をそれぞれ有している。ライン
メモリ31、32は、図示はされていないが、ラインメモリ
31、32は、図示はされていないが、ラッチ信号LACHに従
ってデータ入力端子Diのデータを順次読込むとともに、
2048画素分のデータを読込むと読込んだ順にデータ出力
端子Doからデータを出力する。したがって、データ出力
端子Doから出力されるデータはデータ入力端子Diに入力
されるデータよりも2048画素分、すなわち階調画像デー
タD_B5の１ライン分に相当する時間だけ遅れて出力され
る。 ラインメモリ31、32のデータ出力端子Doはラッチ11
C、11Fのデータ入力端子Ｄにそれぞれ接続され、ラッチ
11A〜11Iは３画素×３ラインのデータマトリックスを形
成する。すなわち、ラッチ11G、11H、11Iは常に３画素
分のデータを記憶し、ラッチ11D、11E、11Fはそれぞれ
ラッチ11G、11H、11Iに記憶されたデータに対して常に
１ライン分先行したデータを記憶する。同様にして、ラ
イン11A、11B、11Cはそれぞれラッチ11D、11E、11Fに記
憶されたデータに対して常に１ライン分先行したデータ
を記憶する。したがって、ラッチ11A〜11Iは第３図に示
すように、現ラインの画素データＡ、Ｂ、Ｃ、前ライン
のデータの画素データＤ、Ｅ、Ｆ、前々ラインの画素デ
ータＧ、Ｈ、Ｉをそれぞれ記憶することになる。ラッチ
11A〜11Dおよびラッチ11F〜11Iおよびラインメモリ31、
32は、文字を構成する画素と共に、この文字に対応する
画素、すなわち、ラッチ11EにラッチされたデータＥの
周囲に位置する階調画像の画素を検出する画素検出手段
としての機能を有する。ラッチ11Iのデータ入力端子Ｄ
には階調画像データD_B5が入力されており、ラッチ11I〜
11Aおよびラインメモリ31、32はラッチ信号LACHに従っ
て階調画像データD_B5を１画素毎に順次送ってラッチ11A
のデータ出力端子Ｑから信号S₁を論理和回路４に出力す
る。 前記文字検出回路２は８個のラッチ21〜28で構成さ
れ、ラッチ21〜28は前述のラッチ11A〜11Iと同一形状の
ものが用いられる。ラッチ21のデータ入力端子Ｄには文
字データD_C5が入力され、ラッチ21〜28のクロック端子C
Kにはラッチ信号LACHがそれぞれ入力される。ラッチ22
〜28のデータ入力端子Ｄはそれぞれの前段に位置するラ
ッチ21〜27のデータ出力端子Ｑにそれぞれ接続され、ラ
ッチ22、25および28はそれぞれのデータ反転出力端子Ｑ
から前記文字検出信号S_C1、S_C2およびS_C3を出力する。 文字データ整合回路５は前述の文字検出回路２を構成
するラッチ21〜28のうちのラッチ21〜23とラッチ51〜56
から構成され、ラッチ51〜56は前述のラッチ11A〜11Iと
同一形状のものが用いられる。ラッチ23のデータ出力端
子Ｑはラインメモリ６のデータ入力端子Diに接続され、
ラインメモリ６のデータ出力端子Doはラッチ51のデータ
入力端子Ｄに入力される。ラインメモリ６は前述のライ
ンメモリ31、32と同一形状のFIFOメモリである。ラッチ
51〜56のクロック端子CKにはラッチ信号LACHが入力され
ており、ラッチ52〜56のデータ入力端子Ｄはそれぞれの
前段に位置するラッチ51〜55のデータ出力端子Ｑにそれ
ぞれ接続される。文字データ整合回路５は文字データD
_C5をラッチ信号LACHに従って順次出力側へ送出するとと
もに、ラッチ56のデータ出力端子Ｑから信号S₂を論理和
回路４へ出力する。文字データ整合回路５は入力された
文字データD_C5を遅延させて出力するものであり、これ
はマトリックス作成回路１、ラインメモリ群３が階調画
像データD_B5を遅延させて信号S₁を出力するので、信号S
₁と文字データ整合回路５が出力する信号S₂のタイミン
グを合わせるものである。 論理和回路４はORゲート41から構成され、前述の信号
S₁と信号S₂に論理和処理を行って合成画データD_M5に出
力する。この論理和回路４は、マトリックス作成回路
１、および文字検出回路２と共に明度検出手段および強
調手段として機能するものである。 次に、作用を説明する。 階調画データD_Bおよび文字データD_Cは、前述のよう
に、６ビットデータであり、いま、全ビットデータが全
て〔１〕のとき黒、全ビットデータが全て〔０〕のとき
白を表示するものとすると、階調画データD_Bは６ビット
データの〔１〕、〔０〕の組合わせにより白から黒まで
の階調表示をする。一方、文字を黒でのみ表示するもの
とすると、文字データD_Cは、文字を表示するときには、
全ビットデータが〔１〕となり、文字を表示しないとき
には、全ビットデータが〔０〕となる。 以下、文字表示する場合と文字表示しない場合に分け
て説明する。 （Ｉ）文字表示しない場合 文字表示しない場合は、文字データD_Cはその全ビット
データが〔０〕であるので、文字検出回路２には〔０〕
である文字データD_C5が入力されており、文字検出回路
２のラッチ21〜28のデータ出力端子Ｑはすべて〔０〕で
ある。このとき、ラッチ22、25、28のデータ反転出力端
子Ｑはすべて〔１〕となっており、文字検出信号S_C1〜S
_C3はすべて〔１〕になっている。したがって、ANDゲー
ト12A〜12Iの一方の入力端子はすべて〔１〕になってお
り、他方の入力端子のデータは常に出力端子に現れる状
態、すなわちゲートが開いた状態にある。一方、階調画
像データD_B5はラッチ信号LACHに従ってマトリックス作
成回路１およびラインメモリ群３に順次読込まれてお
り、信号S₁となって論理和回路４のORゲート41に入力さ
れる。また、文字データ整合回路５のラッチ51〜56のデ
ータ出力端子Ｑは文字データD_C5が〔０〕であるのです
べて〔０〕となっており、信号S₂は〔０〕である。した
がって、文字表示は行われずORゲート41の出力端子に
は、階調画像データD_B5に基づく信号S₁が出力される。 （II）文字表示する場合 文字表示する場合には、文字表示する位置に対応する
画素の階調画像データD_Bを文字データD_Cに置き換えると
ともに、該文字画素の周囲画素の階調画像データD_Bを文
字が強調される階調度に書き換えている。いま、文字デ
ータD_C5が１画素分だけ〔１〕になると、すなわち、１
画素の点に対応する文字データD_C5が文字検出回路２に
入力されると、２ラッチサイクルでラッチ22に読込まれ
る。このとき、ラッチ22のデータ反転出力端子Ｑは
〔０〕となり、文字検出信号S_C1が〔０〕となるので、A
NDゲート12I、12H、12Gのそれぞの出力は〔０〕にな
る。すなわち、第３図に示すデータマトリックスにおい
て、現ラインデータＩ、Ｈ、Ｇに相当する階調画像デー
タD_B5が〔０〕になる。次いで、次の３ラッチサイクル
でラッチ25およびラインメモリ６にそれぞれ読込まれ、
ラッチ25のデータ反転出力端子Ｑは〔０〕となる。した
がって、文字検出信号S_C2が〔０〕となるのでANDゲート
12F、12E、12Dのそれぞれの出力は〔０〕になる。この
とき、前述の現ラインデータＩ、Ｈ、Ｇはラインメモリ
32にに読込まれており、ラインメモリ32を構成する2048
個のメモリセルのうちデータ入力端子Di側を１番目とす
ると、１〜３番目のセルに文字データD_C5に基づいて
〔０〕になった現ラインデータＩ、Ｈ、Ｇがそれぞれ読
込まれている。したがって、今回〔０〕になったデータ
Ｆ、Ｅ、Ｄと前回〔０〕になった現ラインデータＩ、
Ｈ、Ｇとはそれぞれ１ライン分の画素数だけ離れてお
り、実際に表示されるときは、データＦ、Ｅ、Ｄが現ラ
インデータＩ、Ｈ、Ｇよりも先行して表示されるので、
データＦ、Ｅ、ＤはデータＩ、Ｈ、Ｇを含む現ラインに
対して１ライン前の同一位置に表示される。その結果、
第３図に示すように現ラインデータＧ、Ｈ、Ｉの１ライ
ン前、すなわち前ラインの同一位置にデータＤ、Ｅ、Ｆ
が表示される。このとき、ラインメモリ６に読込まれた
文字データD_C5はラインメモリ６を構成する2048個のメ
モリセルのうちデータ入力端子Di側のメモリセルを１番
目とすると、２番目のメモリセルに読込まれている。次
いで、次の３ラッチサイクルで文字データD_C5がラッチ2
8に読込まれ、ラッチ28のデータ反転出力端子Ｑは
〔０〕となる。したがって、文字検出信号S_C3が〔０〕
となり、ANDゲート12C、12B、12Aのそれぞれの出力が
〔０〕になる。このとき前述の前ラインデータＦ、Ｅ、
Ｄはラインメモリ31に読込まれており、ラインメモリ31
を構成する2048個のメモリセルのデータ入力端子Di側を
１番目とすると、１〜３番目のセルに文字データD_C5に
基づいて〔０〕になった前ラインデータＦ、Ｅ、Ｄがそ
れぞれ読込まれている。したがって、今回〔０〕になっ
たデータＣ、Ｂ、Ａと前回〔０〕になった前ラインデー
タＦ、Ｅ、Ｄとはそれぞれ１ライン分の画素数だけ離れ
ており、実際に表示されるときは、データＣ、Ｂ、Ａが
前ラインデータよりも先行して表示されるので、データ
Ｃ、Ｂ、ＡはデータＦ、Ｅ、Ｄを含む前ラインに対して
１ライン前の同一位置に表示される。その結果、第３図
に示すように前ラインデータＤ、Ｅ、Ｆの１ライン前、
すなわち現ラインに対して前々ラインの同一位置にデー
タＡ、Ｂ、Ｃが表示される。このようにして、１画素の
文字データに対して３画素×３ライン分の階調画像デー
タD_B5が〔０〕になる。このとき、前回ラインメモリ６
に読込まれた文字データD_C5は５番目のメモリセルに読
込まれており、文字データD_C5が信号S₂となってORゲー
ト41に出力されるまでには（2048−５＋６＝2049）ラッ
チサイクルの時間が必要である。一方、マトリックス作
成回路１に読込まれた階調画像データDD_B5のうち、2049
ラッチサイクル後に信号S₁となってORゲート41に出力さ
れる階調画像データD_B5はラインメモリ31に読込まれて
いる階調画像データD_B5のうち〔2048−（2049−３）＝
２〕番目のメモリセルに読込まれているデータであり、
ラインメモリ31の２番目のメモリセルに読込まれている
階調画像データD_B5は前述のように前ラインデータＥ
（以下、注目データという）である。したがって、１画
素だけ〔１〕となった文字データD_C5、すなわち注目デ
ータに対してその周囲に位置する階調画像データD_B5の
うち前々ラインデータＡ、Ｂ、Ｃ、前々ラインデータ
Ｄ、Ｅ、Ｆ、現ラインＧ、Ｈ、Ｉがそれぞれ〔０〕にな
る。 このような処理が行われた後、階調画像データD_B5に
基づく信号S₁と文字データD_C5に基づく信号S₂は論理和
回路４のORゲート41に入力されて論理和処理され、合成
画データD_M5が得られる。このとき、文字データD_C5の１
画素分だけ〔１〕となった部分、すなわち文字部分と、
第３図に示したデータマトリックスのデータＥとのタイ
ミングが前述のように一致しているので、合成画データ
D_M5は文字部分の周囲が１画素の幅で〔０〕になる。す
なわち、データＥ部分に文字データD_C5が重畳されて
〔１〕となり、データＡ〜Ｄ、Ｆ〜Ｉがそれぞれ〔０〕
になる。 以上、文字データD_C5として１画素分の点を例に説明
したが、具体的な例として、〔正〕の字に対応する文字
データD_C5を入力した場合は、〔正〕の字に対応する文
字データD_C5の各画素に基づいて上述の処理が行われ、
第４図に示すような合成画素データD_M5が得られる。す
なわち、文字データD_C5が〔１〕であると、文字部と隣
接する階調画像データD_B5の各画素は〔０〕となる。ま
た、階調画像データD_B0〜D_B4についても階調画像データ
D_B5と同様の処理が行われて、合成画データD_M0〜D_M4が
得られる。例えば、文字データD_C0〜D_C4として〔正〕の
字に対応するデータを入力した場合は、第４図に示すよ
うな合成画データD_M0〜D_M4がそれぞれ得られる。 このように、文字データD_C0〜D_C5が同時に〔１〕とな
ったとき、文字部に隣接する画素に対応した階調画像デ
ータD_B0〜D_B5の全てのビットが〔０〕になる。すなわ
ち、文字を黒で表示すると、文字に隣接する階調画像の
各画素が白で表示される。換言すれば、黒で表示された
文字部の周囲が白で縁取りされる。その結果、階調画像
の明暗とは無関係に文字部が強調されるので文字の判読
が困難となることがない。すなわち、文字の判読を容易
にすることができる。 また、文字部を強調するために文字部を構成する各画
素を中心にして３画素×３ライン分の９画素を白データ
に置換しているので、文字と類似した形状で階調画像に
白抜きを行うことができる。したがって、文字を強調す
るために失われる階調画像の情報量を必要最小限に抑え
ることができる。特に、文字部の面積が小さいほど従来
例と比較して階調画像情報の損失量が減少する。 なお、本実施例では文字データD_C0〜D_C5を処理する文
字検出回路２、文字データ整合回路５、ラインメモリ６
を各ビット毎に設ける構成としたが、文字データD_C0〜D
_C5がすべて同一になるような場合、すなわち文字を黒あ
るいは白のどちらかで表示するような場合には文字検出
回路２、文字データ整合回路５、ラインメモリ６を１ビ
ット分だけ設け、信号S₂および検出信号S_C1〜S_C3を階調
画像データD_B0〜D_B5のそれぞれに対して６分配するよう
に構成してもよい。このようにすると部品点数を大幅に
削減することができ、コストの低減、装置の小型化等を
図ることができる。 以上の第１実施例では文字部を構成する各画素を中心
にして３画素×３ライン分の９画素の階調画像データを
白データに置換して、文字部を強調したものであるが、
次に第２実施例として、文字部周囲の階調画像の明暗に
応じて文字を構成する各画素の明度を白あるいは黒に適
時変化させる場合について説明する。 第５〜８図は本発明の第２実施例を示す図であり、画
像表示装置に適用したものである。 まず、構成を説明する。 第５図は本実施例による文字データ重畳装置の構成を
示すブロック図である。同図において、10はマトリック
ス作成回路であり、マトリックス作成回路10には図示さ
れないA/Dコンバータ、例えば６ビットの並列出力を有
するA/Dコンバータからの階調画像データD_Bが入力され
るとともに、文字検出回路20からの文字検出信号Scが入
力される。文字検出回路20には文字データD_Cが入力され
ており、文字検出回路20は文字データD_Cの階調画像デー
タD_Bに対する位置、すなわちタイミングを検出して文字
検出信号S_Cをマトリックス作成回路10に出力する。マト
リックス作成回路10は文字検出信号S_Cに基づいて第７図
に示すような３画素×３ラインのデータマトリックスを
作成し、ランイメモリ群30とデータの授受を行う。デー
タマトリックスの詳細について後述する。また、マトリ
ックス作成回路10は入力された階調画像データD_Bに基づ
く信号S₁をデータ合成回路40に出力するとともに、３画
素×３ラインのデータマトリックスに基づく複数の画素
データD_Pを加算平均化回路50に出力する。加算平均化回
路50は入力された複数の画素データD_Pを同一タイミング
で加算するとともに、平均化して加算平均化データD_Aを
比較回路60に出力する。比較回路60には加算平均化デー
タD_Aの他に基準データD_THが入力されており、比較回路6
0は基準データD_THと加算平均化データD_Aとを比較してそ
の結果を示す信号S₂を遅延回路70に出力する。遅延回路
70は入力された信号S₂を遅延し、前記信号S₁および後述
する信号S₄とのタイミングを一致させて信号S₃をデータ
合成回路40に出力する。データ合成回路40には信号S₁、
S₃の他に文字データ整合回路80からの信号S₃が入力され
ており、文字データ整合回路80には前記文字データD_Cが
入力される。文字データ整合回路80はラインメモリ90と
データの授受を行い、文字データD_Cを遅延して階調画像
データD_Bに対する文字データD_Cのタイミングを設定す
る。データ合成回路40は入力された信号S₁、S₃、S₄を合
成して合成画データD_Mを図示されないD/Aコンバータに
出力する。D/Aコンバータは前記A/Dコンバータの並列出
力ビット数と同一数の並列入力ビット数を有しており、
例えば６ビットの並列入力を有する。 第６図は第５図のブロック図に基づく回路図であり、
同図においては階調画データD_Bおよび文字データD_Cのそ
れぞれの最上位ビットデータD_B5およびD_C5に対応する１
ビット分の処理回路を示している。すなわち、図示はさ
れていないが、同図の回路と同一の回路が他に５ビット
分設けられ、階調画データD_B0〜D_B5および文字データD
_C0〜D_C5にそれぞれ処理を行って合成画データD_M0〜D_M5
を出力する。但し、加算平均化回路50および比較回路60
は全てのビットに共通であり、１系統で６ビット分の各
処理回路に対応している。 以下、同図を用いて１ビット分の各ブロックの構成を
詳細に説明するが、他の５ビットに対応する各ブロック
も同様である。 マトリックス作成回路10は９個のラッチ101A〜101Iお
よび４個の２つの入力端子を有するANDゲート102B、102
D、102Fおよび102Hから構成され、ラッチ101A〜101Iの
クロック端子CKには１周期が階調画像データD_B5の１画
素に対応するラッチ信号LACHがそれぞれ入力される。ラ
ッチ101A〜101Iはデータ入力端子Ｄに入力された信号を
ラッチ信号LACHの立下りエッジを受けて読込み、読込ん
だ信号をデータ出力端子Ｑから出力する。ラッチ101B、
101C、101E、101F、101Hおよび101Iの各データ出力端子
はそれぞれ次段のラッチ101A、101B、101D、101E、101G
および101Hのそれぞれのデータ入力端子Ｄに接続され、
ラッチ101D、101Gの各データ出力端子Ｑはラインメモリ
301、302の各データ入力端子Diに接続される。ラインメ
モリ301、302はラインメモリ群30を構成し、これらはい
わゆるファーストインファーストアウト（FIFO）メモリ
である。すなわち、ラインメモリ301、302は階調画像デ
ータD_B5の１ライン分の画素数に対応した記憶容量、例
えば、１ラインを2048画素で構成すると、2048画素分の
容量をそれぞれ有している。ラインメモリ301、302は図
示はされていないがラッチ信号LACHの立下りエッジを受
けてデータ入力端子Diのデータを順次読込むとともに、
2048画素分のデータを読込むと読込んだ順にデータ出力
端子Doからデータを出力する。したがって、データ出力
端子Doから出力されるデータはデータ入力端子Diに入力
されるデータよりも2048画素分、すなわち階調画像デー
タ１ライン分に相当する時間だけ遅れて出力される。 ラインメモリ301、302のデータ出力端子Doはラッチ10
1C、101Fのデータ入力端子Ｄにそれぞれ接続され、ラッ
チ101A、101Iは３画素×３ラインのデータマトリックス
を形成する。すなわち、ラッチ101G、101H、101Iは常に
３画素分のデータを記憶し、ラッチ101D、101E、101Fは
それぞれラッチ101G、101H、101Iに記憶されたデータに
対して常に１ライン分先行したデータを記憶する。同様
にして、ラッチ101A、101B、101Cはそれぞれラッチ101
D、101E、101Fに記憶されたデータに対して常に１ライ
ン分先行したデータを記憶する。したがって、ラッチ10
1A〜101Iは第７図に示す現ラインデータＡ、Ｂ、Ｃ、前
ラインデータＤ、Ｅ、Ｆ、前々ラインＧ、Ｈ、Ｉをそれ
ぞれ記憶することになる。 101A〜101Dおよび101F〜101Iおよびラインメモリ31、
32は、文字を構成する画素（以下、注目画素という）と
共に、この文字に対応する画素、すなわちラッチ101Eに
ラッチされたデータＥの周囲に位置する階調画像の画素
を検出する画素検出手段としての機能を有する。 ラッチ101Iのデータ入力端子Ｄには階調画像データD
_B5が入力されており、ラッチ101I〜101Aおよびラインメ
モリ301、302はラッチ信号LACHに従って階調画像データ
D_B5を１画素毎に順次送ってラッチ101Aのデータ出力端
子Ｑから信号S₁をデータ合成回路40に出力する。 一方、ラッチ101B、101D、101Fおよび101Hのデータ出
力端子ＱにはそれぞれANDゲート102B、102D、102Fおよ
び102Hの一方の入力端子が接続され、ANDゲート102B、1
02D、102Fおよび102Hの他方の入力端子には文字検出回
路20からの文字検出信号S_Cが入力される。文字検出回路
20は２個のラッチ201、202で構成され、ラッチ201、202
は前述のラッチ101A〜101Iと同一形式のものが用いられ
る。ラッチ201、202のクロック端子CKには前述のラッチ
信号LACHがそれぞれ入力されており、ラッチ201のデー
タ入力端子Ｄには文字データD_C5が入力される。ラッチ2
01のデータ出力端子Ｑはラッチ202のデータ入力端子Ｄ
に接続されるとともに、前記文字検出信号S_Cを出力す
る。文字検出回路20は後述する文字データ整合回路80の
一部を構成しており、ラッチ202のデータ出力端子Ｑは
文字データ整合回路80のラッチ801のデータ入力端子Ｄ
に接続される。ラッチ102B、102D、102Fおよび102Hはそ
れぞれ文字検出信号S_Cのタイミングに従ってデータマト
リックスからの画素データを取出し、画素データD_PB5、
D_PD5およびD_PH5を加算平均化回路50に出力する。加算平
均化回路50には画素データD_PB5、D_PD5、D_PF5およびD_PH5
の他に階調画像データD_B0〜D_B4の処理を行う図示されて
いない回路からの画素データD_PB0〜D_PB4、D_PD0〜D_PD4、
D_PF0〜D_PF4およびD_PH0〜D_PH4が入力されており、画素デ
ータD_PB0〜D_PB5、D_PB0〜D_PD5、D_PF0〜D_PF5およびD_PH0〜
D_PH5はそれぞれ階調画像データを構成する画素のうちの
ある特定の４画素の階調データである。加算平均化回路
50はこれらの４画素に対応した４組の６ビットデータを
加算し、８ビットの演算結果を得て上位４ビットのデー
タを加算平均化データD_Aとして比較回路60に出力する。
すなわち、加算平均化回路50は４つの画素の階調データ
を加算して、これを平均化するのであるから、次式に
従って演算を行うことになる。 ところで、加算結果を４で割るということは４＝2²で
あるから、加算して得られた８ビットデータの下位２ビ
ットを切捨てることによって平均化したことになる。す
なわち、残りの６ビットデータが加算平均化データD_Aと
なるが、このとき下位２ビットのデータは2^-1および2^-2
の位となる。そこで、加算平均化回路50は少数部である
下位２ビットを切捨て整数部である上位４ビットの加算
平均化データD_A4〜D_A7を比較回路60に出力する。比較回
路60はいわゆるディジタルコンパレータであり、あらか
じめ設定された４ビットの基準データD_TH0〜D_TH3が入力
される。比較回路60は基準データD_THと加算平均化デー
タD_Aを比較してその結果を１ビットのディジタル信号S₂
として遅延回路70に出力する。すなわち比較回路60は加
算平均化データD_Aが基準データD_THよりも大きいときは
〔１〕を出力し、基準データD_THが加算平均化データD_A
よりも大きいときは〔０〕を出力する。遅延回路70には
信号S₂の他にラッチ信号LACHが入力されており、遅延回
路70は図示されていないがラインメモリ301、302と同一
形式のFIFOメモリと複数のラッチで構成される。遅延回
路70はラッチ信号LACHに従って信号S₂を順次読込むとと
もに、2055ラッチサイクルだけ遅延して信号S₃をデータ
合成回路40に出力する。また、遅延回路70は図示されて
いない他の５ビット分のデータを処理する各ビット毎の
データ合成回路40に信号S₂を分配して出力する。データ
合成回路40には前述の階調画像データD_B5に基づく信号S
₁および信号S₃の他に文字データ整合回路80からの信号S
₄が入力されており、文字データ整合回路80は前述のよ
うに文字検出回路20とラッチ801〜807で構成される。文
字データ整合回路80は入力された文字データD_C5を2055
ラッチサイクルだけ遅延して出力するものである。すな
わち、マトリックス作成回路10およびラインメモリ群30
は階調画像データD_B5を遅延させて信号S₁を出力するの
で、信号S₁と文字データ整合回路80が出力する信号S₃の
タイミングを一致させている。ラッチ801〜807は前記ラ
ッチ101A〜101Iと同一形式のものが用いられており、ラ
ッチ801〜807のクロック端子CKにはラッチ信号LACHがそ
れぞれ入力される。ラッチ801のデータ出力端子Ｑはラ
インメモリ90のデータ入力端子Diに接続されており、ラ
インメモリ90のデータ出力端子Doはラッチ802のデータ
入力端子Ｄに接続される。 ラインメモリ90は前記ラインメモリ301、302と同一形
状のFIFOメモリであり、図示はされていないが、ライン
メモリ301、302と同様にラッチ信号LACHが入力される。
ラッチ802〜806のデータ出力端子Ｑはそれぞれの次段に
位置するラッチ803〜807のデータ入力端子Ｄに接続され
ており、文字データ整合回路80はラッチ信号LACHに従っ
て文字データD_C5を順次出力側へ送出するとともに、ラ
ッチ807のデータ出力端子Ｑから信号S₄をデータ合成回
路40に出力する。データ合成回路40は前述のマトリック
ス作成回路10、文字検出回路20、ラインメモリ群30、加
算平均化回路（明度検出手段）50および比較回路60とと
もに文字とその周囲画素の明暗の差を大きくするように
文字あるいはその周囲画素の明暗を決定する強調手段と
しての機能を有するものであるが、詳細は後述する。 データ合成回路40はEXNORゲート401、EXORゲート40
2、NORゲート403、ANDゲート404およびORゲート405で構
成され、各ゲート401〜405はそれぞれ２つの入力端子を
有する。EXNORゲート401の一方の入力端子には信号S₁が
入力され、他方の入力端子には信号S₄が入力される。EX
NORゲート401の出力端子はNORゲート403の一方の入力端
子に接続され、NORゲート403の他方の入力端子には信号
S₃が入力される。NORゲート403の出力端子はORゲート40
5の一方の入力端子に接続され、ORゲート405の他方の入
力端子にはANDゲート404の出力端子が接続される。AND
ゲート404の一方の入力端子には信号S₁が入力されてお
り、他方の入力端子にはEXORゲート402の出力端子が接
続される。EXORゲート402一方の入力端子には信号S₄が
入力され、他方の入力端子には信号S₃が入力される。デ
ータ合成回路40は信号S₃に基づいて文字データD_C5に基
づく信号S₄のレベルすなわち、〔１〕から〔０〕かを決
定するとともに、階調画像データD_B5に基づく信号S₁と
信号S₄を合成して合成画データD_M5を出力する。 次に、作用を説明する。 いま、第１実施例と同様に文字を黒で表示するものと
し、階調画像データD_Bおよび文字データD_Cの各ビットデ
ータがそれぞれすべて〔１〕のときに黒で表示され、そ
れぞれすべて〔０〕のときに白で表示されるものとする
と、文字がないとき、例えば文字データD_C5が〔０〕の
ときは文字検出回路20のラッチ201、202および文字デー
タ整合回路80のラッチ801〜807のデータ出力端子Ｑはす
べて〔０〕となっており、信号S₄も〔０〕である。この
とき、マトリックス作成回路10のラッチ102B、102D、10
2Fおよび102Hの画素データD_PB5、D_PD5、D_PF5およびD_PH5
はすべて〔０〕であり、これらを加算して平均化した加
算平均化データD_Aも〔０〕である。また、比較回路60の
出力信号S₂は加算データD_Aよりも基準データD_THの方が
大きいので〔１〕になっており、信号S₂が〔１〕、信号
S₃が〔０〕であるからラッチ807の出力信号S₄は〔１〕
になっている。 ここで、文字データD_C5が１画素分だけ〔１〕になる
と、すなわち１画素分の点を表示するものとすると、こ
の点に対応する文字データD_C5は２ラッチサイクルで文
字検出回路20のラッチ202によって読込まれ、ラッチ202
のデータ出力端子Ｑは〔１〕になる。すなわち、文字検
出信号Scが〔１〕になり、文字か入力されたことを検出
する。次いで、ラッチ102B、102D、102Fおよび102Hの一
方の入力端子が〔１〕になるので第７図に示したデータ
マトリックスの各画素Ｂ、Ｄ、ＦおよびＨに対応する階
調画像データD_M5がラッチ102B、102D、102Fおよび102H
によってそれぞれ取出され、画素データD_PB5、D_PD5、D
_PF5およびD_PH5がそれぞれ加算平均化回路50に出力され
る。画素データD_PB5、D_PD5、D_PF5およびD_PH5は他の５ビ
ット分の画素データD_PB0〜４、D_PD0〜４、D_PF0〜４およ
びD_PH0〜４とともに加算平均化回路50によって加算さ
れ、平均化されて加算平均化データD_A4〜D_A7が比較回路
60に出力される。加算平均化データD_A4〜D_A7は基準デー
タD_TH0〜３と比較され、結果を示す信号S₂が遅延回路70
に入力される。信号S₂は遅延回路70によって2055ラッチ
サイクルだけ遅延され、信号S₃となってデータ合成回路
40に入力される。 一方、ラッチ202に保持されたデータは2055ラッチサ
イクル後にラッチ807のデータ出力端子Ｑから信号S₄と
なってデータ合成回路40に入力される。このとき、デー
タ合成回路40に入力される信号S₁は第１実施例と同様に
文字データD_C5がラッチ201に保持されたときにマトリッ
クス作成回路10のラッチ101Eに保持されたデータ、すな
わち第７図に示したデータマトリックスの画素Ｅに対応
する画素データ（以下、注目データという）である。し
たがって、１画素の点に対応する文字データD_C5はラッ
チ101Eに保持された注目データＥと同一タイミングで出
力され、このときデータマトリックスの画素Ｂ、Ｄ、Ｆ
およびＨに対応する画素データには加算平均化回路50お
よび比較回路60によって所定の処理が行われる。すなわ
ち、文字に対応する画素Ｅの上下左右に位置する４つの
画素Ｂ、Ｄ、ＦおよびＨに対応すした階調画像データD
_B5の明度が基準値と比較される。 ここで、データ合成回路40の動作について説明する。
第８図はデータ合成回路40の動作を示す真理値表であ
る。文字データD_C5に基づく信号S₄はデータ合成回路40
によって信号S₃の状態に応じた処理が行われて階調画像
データD_B5に基づく信号S₁と合成される。すなわち、信
号S₄が〔０〕のときは信号S₁が合成画データD_M5として
出力され、信号S₄が〔１〕でかつ信号S₃が〔０〕のと
き、すなわち注目データＥの周囲画素の平均明度が基準
値よりも明るいときは信号S₄がそのまま信号S₁と合成さ
れ、合成画データD_M5として出力される。また、信号S₄
が〔１〕でかつ信号S₃が〔１〕のとき、すなわち注目デ
ータＥの周囲画素の平均明度が基準値よりも暗いときは
信号S₄が反転され、信号S₁と合成されて合成画データD
_M5として出力される。 次式は第８図の真理値表に基づく論理式であり、こ
の式からデータ合成回路40が導き出される。次式の第
１項はデータ合成回路40のEXNORゲート401およびNORゲ
ート403に対応しており、次式の第２項はデータ合成
回路40のEXORゲート402およびANDゲート404に対応して
いる。したがって、NORゲート403およびANDゲート404の
出力に論理和処理を行うことによって階調画像データD
_B5に基づく信号S₁と文字データD_C5に基づく信号S₄とが
合成されて合成画データD_M5が得られる。 但し、Ａ＝S₃、Ｂ＝S₄、Ｃ＝S₁とする。 以上、文字として１画素分の点を表示する場合につい
て説明したが具体的な例として〔正〕の字に対応する文
字データD_C5を入力した場合を説明する。第９図はある
階調画像上に〔正〕の字を重畳した場合を示す図であ
り、同図において、階調画像は線分Ａ−Ｂを境にして上
部が黒で表示されており、その下部が白で表示されてい
る。また、同図では画像データの１ビットについて示し
てあり、他の５ビットについては省略してある。いま
〔正〕の字が図の位置、すなわち線分Ａ−Ｂを叉ぐよう
な位置にあるとき、階調画像上に重畳された文字を構成
する各画素の明度はそれぞれの上下左右に位置し、階調
画像を構成する各画素（以下、周囲画素という）の平均
明度と基準明度との比較結果に応じて決定される。例え
ば、黒で表示されている階調画像上に重畳されている文
字部に着目すると、その周囲画素の平均明度は基準値よ
りも小さいので比較回路60の出力信号S₂が〔１〕とな
り、文字データD_C5が〔０〕となる。一方、白で表示さ
れている階調画像上に重畳されている文字部に着目する
と、その周囲画素の平均明度は基準値よりも大きいので
比較回路60の出力信号S₂が〔０〕となり、文字データD
_C5が〔１〕となる。また、文字データD_C0〜D_C4について
も同様の処理が行われ、所定の処理が行われた文字デー
タD_C0〜D_C5と階調画像データD_B0〜D_B5が合成されて文字
が階調画像上に重畳される。したがって、黒で表示され
ている階調画像上に重畳された文字部は白で表示され、
白で表示されている階調画像上に重畳された文字部は黒
で表示される。 以上の例では階調画像が白と黒の２つの階調で表示さ
れている場合を説明したが、更に細かい階調を有する画
像データの場合であっても同様の処理が行われる。 このように、本実施例では文字に対する周囲画素の平
均明度に応じて文字を白あるいは黒で表示しているの
で、周囲画素と注目画素の明度が一致することがない。
すなわち、注目画素の明度と周囲画素の平均明度は常に
異なっており、両者の明度差によって注目画素、すなわ
ち文字が強調される。したがって、文字の判読を容易に
することができる。 また、本実施例では文字を周囲画素の平均明度に応じ
て白あるいは黒で表示しているので文字を階調画像上に
重畳することによって失われる階調画像の画素数は文字
を構成する画素数と一致するため、第１実施例に比較し
てより一層階調画像情報の損失を少なくすることができ
る。 なお、本実施例では文字データD_C0〜D_C5を処理する文
字検出回路20、文字データ整合回路80、ラインメモリ90
を各ビット毎に設ける構成としたが、文字データD_C0〜D
_C5がすべて同一データである場合、すなわち文字を構成
する各画素を黒あるいは白で表示するような場合には文
字検出回路20、文字データ整合回路80、ラインメモリ90
を１ビット分だけ設け、信号S₄および文字検出信号S_Cを
階調画像データD_B0〜D_B5のそれぞれに対して６分配する
ように構成してもよい。このようにすると部品点数を大
幅に削減することができ、コストの低減、装置の小型化
等を図ることができる。 また、本実施例では周囲画素として注目画素の上下左
右に位置する４つの画素を取出しているが、これに限ら
ず注目画素周囲の全部の画素、すなわち対角線方向の画
素を含めた８つの画素とすることも可能である。この場
合、加算平均化回路50の出力データは10ビットのデータ
となる。 加えて、以上の第１、第２実施例では文字データD_Cお
よび階調画像データD_Bの各ビットデータがすべて〔１〕
のときに黒で表示され、すべて〔０〕のときに白で表示
されるものとしたが、これとは逆にすべて〔１〕のとき
に白、すべて〔０〕のときに黒としても良い。 また、以上の第１、第２実施例では階調画像データD_C
を６ビットデータとしたが、８ビット、あるいは10ビッ
トのデータやディザ処理による疑似階調画データであっ
ても本発明の適用が可能である。 さらに、以上の第１、第２実施例ではデータマトリッ
クスを３画素×３ライン分の９画素で構成したが、他の
画素数、例えば５画素×５ライン分の25画素としても良
い。この場合、マトリックス作成回路のラッチとメモリ
群のラインメモリの数を増加することで実現することが
できる。このようにすると、文字が一層強調されて文字
の判読をより一層容易にすることができる。 加えて、以上の第１、第２実施例は本発明を画像表示
装置に適用したものであるがこれに限らず、階調を持っ
た画像上に文字を重畳する装置、例えば各種画像読取装
置等にも適用することが可能である。 （効果） 本発明によれば、階調画像において文字情報に隣接す
る周囲の画素を検出し、この周囲画素の明度と文字情報
の明度の差を画素毎に大きくしているので、文字情報を
重畳したときに文字情報をその周囲画素に対して強調す
ることができ、階調画像の情報損失を最小限に抑えると
ともに文字情報の判読を容易にすることができる。

【図面の簡単な説明】 第１〜４図は本発明に係る文字データ重畳装置の第１実
施例を示す図であり、第１図はその全体構成を示すブロ
ック図、第２図はその要部構成を示す回路図、第３図は
そのデータマトリックスの形状を示す図、第４図はその
文字と周囲画素の表示例を示す図である。 第５〜９図は本発明に係る文字データ重畳装置の第２実
施例を示す図であり、第５図はその全体構成を示すブロ
ック図、第６図はその要部構成を示す回路図、第７図は
そのデータマトリックスの形状を示す図、第８図はその
データ合成回路の動作を示す真理値表、第９図はその周
囲画素に対する文字の表示例を示す図である。 第10、11図は従来の文字データ重畳装置による文字の表
示例を示す図であり、第10図はその階調画像データと文
字データを単に論理和処理した場合の表示例を示す図、
第11図はその文字を重畳する部分の階調画像を矩形に白
ぬきして文字を重畳した場合の表示例を示す図である。 １、10……マトリックス作成回路（明度検出手段、強調
手段）、２、20……文字検出回路（明度検出手段、強調
手段）、３、30……ラインメモリ群（画素検出手段）、
４……論理和回路（明度検出手段、強調手段）、５、80
……文字データ整合回路、11A〜11I、101A〜101I……ラ
ッチ（ラッチ群、画素検出手段）、31、32、301、302…
…ラインメモリ（画素検出手段）、40……データ合成回
路（強調手段）、50……加算平均化回路（明度検出手
段、強調手段）、60……比較回路（強調手段）、70……
遅延回路。

Claims (1)

1. (57)【特許請求の範囲】 １．階調画像を形成する階調画像データと文字を形成す
   る文字データとを、文字に対応する文字画素または該文
   字画素に隣接する周囲の階調画像の周囲画素の何れか一
   方の画素の明度を前記データに基づく他方の画素の明度
   に対して明暗の差が大きくなるように変更して合成し、
   階調画像上に文字を重畳する文字データ重畳装置であっ
   て、 前記文字画素および周囲画素を検出する画素検出手段
   と、 画素検出手段の出力に基づき前記他方の周囲画素または
   文字画素の明度を画素毎に検出する明度検出手段と、 画素検出手段および明度検出手段の出力に基づいて周囲
   画素または文字画素の他方に対して一方が強調されるよ
   うに該一方の明度を画素毎に変更する強調手段と、を備
   え、 画素検出手段は、１ラインづつ順次処理する階調画像デ
   ータの処理中の現ラインに対する前ライン以前の２の倍
   数個の前ラインデータを記憶するラインメモリ群と、現
   ラインデータおよび前ラインデータの画素毎の階調画像
   データを同期させつつ順次記憶するように該ライン数の
   画素分ずつライン毎に準備されたラッチ群とを有し、該
   ラッチ群の中心が階調画像に重畳する文字画素の文字デ
   ータとなるときに該中心を取り囲む画像データを周囲画
   素として文字画素および周囲画素を検出することを特徴
   とする文字データ重畳装置。