JPS63187973A - 文字デ−タ重畳装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は文字データ重畳装置に関し、詳細には階調画像
上に文字を重畳したときに文字データを強調して文字の
判読を容易にする文字データ重畳装置に関する。 （従来の技術） 近時、電気信号を媒体として階調画像の情報伝達が広く
一般に行われており、例えばテレビジラン送受信システ
ムもその一つである。また、階調画像上に文字による情
報を重畳することも行われており、例えば現在時刻を階
調画像上に重畳することは良く知られている。このよう
に、階調画像上に文字情報を重畳することにより情報密
度の高い画像情報の伝達が可能になっている。 従来、このような階調画像上に文字情報を重畳する文字
データ重畳装置としては、第１０図に示すような文字情
報の重畳された階調画像に対応するデータを出力するも
のがある。この装置では、階調画像データと文字データ
を論理和処理によって加算し、合成している。 （発明が解決しようとする問題点） じかしながら、このような従来の文字データ重畳装置に
あっては、文字情報を重畳する付近の階調画像の明るさ
によっては文字情報の判読が困難となることがある。例
えば、階調画像の極めて明るい部分に白い文字情報を重
畳したような場合には、文字情報の判読が困難となると
いう問題点があった。 そこで、このような不具合を防止するために、従来より
文字情報を強調して判読を容易にする方°法が提案され
ている。例えば、第１１図に示すように、文字情報を重
畳する付近の階調画像に対して文字情報を包囲できる範
囲の単純な矩形に白抜きを行い、この部分に黒で文字情
報を重畳することにより、文字情報の判読を容易にして
いる。 ところがこのようなものにあっても、階調画像の文字情
報を重畳する部分を単純な矩形に白抜きしていたので、
文字情報の字数が多くなると白抜き部分の面積が大きく
なり、階調画像が侵食されて階調画像の情報が大幅に失
われるとともに、階調画像の美感を損なうという新たな
問題点を招来していた。 （発明の目的） そこで本発明は、階調画像において文字情報の周囲に位
置する画素を検出し、この周囲画素の明度と文字情報の
明度の差を大きくすることにより、文字情報を重畳した
ときに文字情報をその周囲画素に対して強調して、階調
画像の情報損失を最小限に抑えるとともに、文字情報の
判読を容易にすることを目的としている。 （発明の構成） 本発明は、上記目的を達成するため、階調画像を形成す
る階調画像データと文字を形成する文字データとを合成
して、階調画像上に文字を重畳する文字データ重畳装置
であって、文字に対応する画素の周囲に位置する階調画
像の画素を検出する周囲画素検出手段と、周囲画素検出
手段の出力に基づき文字と該周囲画素との明暗の差を太
き（するように文字あるいは周囲画素の明暗を決定する
強調手段と、を備えたことを特徴とするものである。 以下、本発明の実施例に基づいて具体的に説明する。 第１〜４図は本発明の第１実施例を示す図であり、画像
表示装置に適用したものである。 まず、構成を説明する。 第１図は本実施例による文字データ重畳装置の構成を示
すブロック図である。同図において、１はマトリックス
作成回路であり、マトリックス作成回路１には図示され
ないＡ／Ｄコンバータ、例えば６ビツトの並列出力を有
するＡ／Ｄコンバータからの階調画像データＤ３が入力
されるとともに、文字検出回路２からの文字検出信号Ｓ
ｃが入力される。文字検出回路２には文字データＤｃが
入力されており、文字検出回路２は文字データＤＣの階
調画像データＤ３に対する位置、すなわち、タイミング
を検出して文字検出信号Ｓｃをマトリックス作成回路１
に出力する。マトリックス作成回路１は文字検出信号Ｓ
ｃに基づいて第３図に示すようなデータマトリックス（
詳細は後述する）を作成するとともに、ラインメモリ群
３とデータの授受を行い入力された階調画像データＤａ
を遅延して階調画像データＤｌｌに基づく信号Ｓ１を論
理和回路４に出力する。論理和回路４には文字データ整
合回路５からの文字データＤｃに基づく信号Ｓｔが入力
されており、文字データ整合回路５には前記文字データ
Ｄｃが人力される。文字データ整合回路５はラインメモ
リ６とデータの授受を行い、文字データＤｃを遅延して
階調画データＤ８に対する文字データＤｃのタイミング
を設定する。前記論理和回路４は階調画データＤ８に基
づく信号Ｓ１と文字データＤｃに基づく信号Ｓ２とを論
理和処理して合成し、合成画データＤ、を図示されてい
ないＤ／Ａコンバータに出力する。Ｄ／Ａコンバータは
前記Ａ／Ｄコンバータの並列出力ビツト数と同一の並列
入力ビツト数を有しており、例えば６ビツトの並列入力
を有する。 第２図は第１図のブロック図に基づく回路図であり、同
図においては階調画像データＤ、および文字データＤｃ
のそれぞれのデータの最上位ビットデータＤＩＩＳおよ
び［）ｃ５に対応する１ビツト分の回路図を示している
。したがって、図示はされていないが、同図の回路と同
一の回路が他に５ビツト分設けられ、階調画像データＤ
、。〜Ｄ１４および文字データＤｃ０〜ＤＣ４を処理し
て合成画データＤ９゜〜ＤＭ４を出力する。 以下、同図を用いて１ビツト分の各ブロックの構成を詳
細に説明するが、他の５ビツトに対応する各ブロックに
ついても同様である。 マトリックス作成回路１は９個のラッチ１１Ａ〜Ｌｌｌ
および９個の２つの入力端子を有するＡＮＤゲート１２
Ａ〜１２Ｉから構成されており、ラインメモリ群３は２
個のラインメモリ３１．３２で構成されている。マトリ
ックス作成回路１はラッチＩＩＡ〜１１１が入力される
最上位ビットデータＩ）ｍｓをラッチするとともに、Ａ
ＮＤゲート１２Ａ〜１２１を介して順次次段のラッチＩ
ＩＡ〜１１１あるいはラインメモリ３１．３２に送り出
して、第３図に示すデータマトリックスを形成し、文字
検出回路２から入力される文字検出信号Ｓｃに基づいて
ＡＮＤゲー）１２Ａ〜１２Ｉにより、その最上位ビット
データＤＢＳを書き換えるものである。すなわち、ラッ
チＩＩＡ〜１１１の各クロック端子ＣＫにはラッチ信号
ＬＡＣＨが入力されており、ラッチ信号ＬＡＣＨはその
１周期が階調画像データＤＩＩ５の１画素に対応してい
る。また、ラッチＩＩＡ〜１１１にはそのデータ入力端
子りに階調画像データＩ）ｌｌｓが入力されており、ラ
ッチ１１Ａ〜１１１はその階調画像データ［）ａｓをラ
ッチ信号ＬＡＣＨの立下りエツジを受けて読込む。 ラッチＩＩＡ−１１１は読込んだ階調画像データをデー
タ出力端子ＱからそれぞれＡＮＤゲート１２Ａ〜１２１
の一方の入力端子に出力する。ＡＮＤゲート１２Ａ〜１
２１の他方の入力端子には文字検出回路２から文字検出
信号Ｓｃが入力されるが、文字検出信号Ｓｃはそれぞれ
３画素分づつタイミングが遅延された文字検出信号ＳＣ
＋Ｓｃｚ、ＳＣ３により構成されており、ＡＮＤゲート
１２Ａ〜１２Ｃの他方の入力端子には文字検出信号Ｓｃ
ｌが入力されるとともに、ＡＮＤゲート１２Ｄ〜１２Ｆ
およびＡＮＤゲート１２Ｇ〜１２Ｈの他方の入力端子に
はそれぞれ文字検出信号Ｓ０２およ□び文字検出信号Ｓ
ＣＩが入力される。ＡＮＤゲート１２Ｂ、１２Ｇ、１２
Ｅ、１２Ｆ、１２Ｈ５１２１の各出力端子は次段のラッ
チＩＩＡ、１１Ｂ。 １１Ｄ、１１Ｅ、ＩＩＧ、ＩＩＨの各データ入力端子り
にそれぞれ接続され、ＡＮＤゲー目２Ｄ、１２Ｇの各デ
ータ出力端子Ｑはラインメモリ３１．３２の各データ入
力端子Ｄｉに接続される。ラインメモリ３１．３２はい
わゆる、ファーストインファーストアウト（ＦＩＦＯ）
メモリであり、階調画像データＩ）ｍｓの１ライン分の
画素数に対応した記憶容量、例えば１ラインを２０４８
画素で構成すると、２０４８画素分の容量をそれぞれ有
している。ラインメモリ３１．３２は、図示はされてい
ないが、ラッチ信号ＬＡＣＨに従ってデータ入力端子Ｄ
ｉのデータを順次読込むとともに、２０４８画素分のデ
ータを読込むと読込んだ１頓にデータ出力端子ＤＯから
データを出力する。したがって、データ出力端子ＤＯか
ら出力されるデータはデータ入力端子Ｄｉに入力される
データよりも２０４８画素分、すなち階調画像データＩ
）ｍｓの１ライン分に相当する時間だけ遅れて出力され
る。 ラインメモリ３１．３２のデータ出力端子ＤＯはラッチ
ｌＩＣ１ＩＩＦのデータ入力端子りにそれぞれ接続され
、ラッチＩＩＡ〜１１１は３画素×３ラインのデータマ
トリックスを形成する。すなわち、ラッチＩＩＧ、ＩＩ
Ｈｌｌｌｌは常に３画素分のデータを記憶し、ラッチ１
１Ｄ、ＩＩＥ、ＩＩＦはそれぞれランチ１１Ｇ、ＩＩＨ
ｌｌｌｌに記憶されたデータに対して常に１ライン分先
行したデータを記憶する。同様にして、ラインＩＩＡ、
ＩＩＢ、ＩＩＣはそれぞれラッチ１１Ｄ、ＩＩＥ、ＩＩ
Ｆに記憶されたデータに対して常に１ライン分先行した
データを記憶する。したがって、ラッチ１１Ａ〜１．Ｉ
Ｉは第３図に示すように、現ラインの画素データＡ、Ｂ
、Ｃ１前ラインのデータの画素データＤ、Ｅ、Ｆ、前々
ラインの画素データＧ、Ｈ，Ｉをそれぞれ記憶すること
になる。 ラッチＩＩＡ〜１１Ｄおよびラッチ１１Ｆ〜ＩＩＩは文
字に対応する画素、すなわち、ラッチ１１Ｅにラッチさ
れたデータＥの周囲に位置する階調画像の画素を検出す
る周囲画素検出手段としての機能を有する。ラッチ１１
１のデータ入力端子りには階調画像データＤＢＳが入力
されており、ラッチ１１１−１１Ａおよびラインメモリ
３１．３２はラッチ信号ＬＡＣＨに従って階調画像デー
タＤｌｌＳを１画素毎に順次送ってラッチ１１Ａのデー
タ出力端子Ｑから信号Ｓｌを論理和回路４に出力する。 前記文字検出回路２は８個のランチ２１〜２８で構成さ
れ、ラッチ２１〜２８は前述のラッチＩＩＡ〜１１１と
同一形式のものが用いられる。ラッチ２１のデータ入力
端子りには文字データＯＣＳが人力され、ラッチ２１〜
２８のクロック端子ＣＫにはラッチ信号しＡＣＨがそれ
ぞれ入力される。ラッチ２２〜２８のデータ入力端子り
はそれぞれの前段に位置するラッチ２１〜２７のデータ
出力端子Ｑにそれぞれ接続され、ラッチ２２．２５およ
び２８はそれぞれのデータ反転出力端子Ｑから前記文字
検出信号ＳＣ１％　Ｓｃｚおよび′ＳＣｊを出力する。 文字検出回路２と前記１１Ａ〜１１１は強調手段として
の機能を有するものである。 文字データ整合回路５は前述の文字検出回路２を構成す
るランチ２１〜２８のうちのランチ２１〜２３とラッチ
５１〜５６から構成され、ランチ５１〜５６は前述のラ
ッチＩＩＡ〜１１１と同一形成のものが用いられる。ラ
ッチ２３のデータ出力端子Ｑはラインメモリ６のデータ
入力端子Ｄｉに接続され、ラインメモＩ７６のデータ出
力端子Ｄｏはラッチ５１のデータ入力端子りに入力され
る。ラインメモリ６は前述のラインメモリ３１．３２と
同一形式のＦＩＦＯメモリである。ラッチ５１〜５６の
クロック端子ＣＫにはラッチ信号ＬＡＣＨが入力されて
おり、ラッチ５２〜５６のデータ入力端子りはそれぞれ
の前段に位置するラッチ５１〜５５のデータ出力端子Ｑ
にそれぞれ接続される。文字データ整合回路５は文字デ
ータＤ、Ｓをラッチ信号ＬＡＣＨに従って順次出力側へ
送出するとともに、ラッチ５６のデータ出力端子Ｑから
信号Ｓ２を論理和回路４へ出力する。文字データ整合回
路５は入力された文字データＤＣ５を遅延させて出力す
るものであり、これはマトリックス作成回路１、ライン
メモリ群３が階調画像データＤ＋＋ｓを遅延させて信号
Ｓ１を出力するので、信号Ｓ、と文字データ整合回路５
が出力する信号Ｓ２のタイミングを合わせるものである
。 論理和回路４はＯＲゲート４１から構成され、前述の信
号Ｓ、と信号Ｓ２に論理和処理を行って合成画データＤ
ＮＳを出力する。 次に、作用を説明する。 階調画データＤｌｌおよび文字データＤｃは、前述のよ
うに、６ビツトデータであり、いま、全ビットデータが
全て〔１〕のとき黒、全ビットデータが全て（０）のと
き白を表示するものとすると、階調画データＤ８は６ビ
ツトデータの〔１〕、〔Ｏ〕の組合わせにより白から黒
までの階調表示をする。一方、文字を黒でのみ表示する
ものとすると、文字データＤｃは、文字を表示するとき
には、全ビットデータが〔１〕となり、文字を表示しな
いときには、全ビットデータが

〔０〕となる。 以下、文字表示する場合と文字表示しない場合に分けて
説明する。 （１）文字表示しない場合 文字表示しない場合は、文字データＤＣはその全ビット
データが（０）であるので、文字検出回路２には（０）
である文字データＩ）ｃｓが入力さ、れており、文字検
出回路２のラッチ２１〜２８のデータ出力端子Ｑはすべ
て（０）である。このとき、ラッチ２２．２５．２８の
データ反転出力端子Ｑはすべて〔１〕となっており、文
字検出信号ＳＣＩ””ＳＣ３はすべて〔１〕になってい
る。したがって、ＡＮＤゲート１２Ａ〜１２１の一方の
入力端子はすべて〔１〕になっており、他方の入力端子
のデータは常に出力端子に現れる状態、すなわちゲート
が開いた状態にある。一方、階調画像データＤＩＩＳは
ラッチ信号ＬＡＣＨに従ってマトリックス作成回路１お
よびラインメモリ群３に順次読込まれており、信号Ｓ、
となって論理和回路４のＯＲゲート４１に入力される。 また、文字データ整合回路５のランチ５１〜５６のデー
タ出力端子Ｑは文字データＤＣＳが（０）であるのです
べて

〔０〕となっており、信号Ｓｔは

〔０〕である。し
たがって、文字表示は行われずＯＲゲー）４１の出力端
子には、階調画像データＤＢＳに基づく信号ＳＩが出力
される。 （ｎ）文字表示する場合 文字表示する場合には、文字表示する位置に対応する画
素の階調画像データＤ、を文字データＤＣに置き換える
とともに、該文字画素の周囲画素の階調画像データＤＩ
を文字が強調される階調度に書き換えている。いま、文
字データＩ）ｃｓが１画素分だけ〔１〕になると、すな
わち、１画素の点に対応する文字データＤＣ５が文字検
出回路２０に入力されると、２ラフチサイクルでラッチ
２２に読込まれる。このとき、ラッチ２２のデータ反転
出力端子Ｑは

〔０〕となり、文字検出信号ＳＣＩが（０
）となるので、ＡＮＤゲート１２１　、１２Ｈ、１２Ｇ
のそれぞれの出力は

〔０〕になる。すなわち、第３図に
示すデータマトリックスにおいて、現ラインデータ１．
Ｈ，Ｇに相当する階調画像データＤｌｌＳが（０）にな
る。次いで、次の３ランチサイクルでラッチ２５および
ラインメモリ６にそれぞれ読込まれ、ラッチ２５のデー
タ反転出力端子Ｑは

〔０〕となる。したがって、文字検
出信号Ｓｃ！が

〔０〕となるのでＡＮＤゲート１２Ｆ、
１２Ｅ、１２Ｄのそれぞれの出力は

〔０〕になる。この
とき、前述の現ラインデータＩ、Ｈ，Ｇはラインメモリ
３２にに読込まれており、ラインメモリ３２を構成する
２０４８個のメモリセルのうちデータ入力端子Ｄｉ側を
１番目とすると、１〜３番目のセルに文字データＤｃｓ
に基づいて

〔０〕になった現ラインデータ■、ＨｌＧが
それぞれ読込まれている。したがって、今回

〔０〕にな
ったデータＦ、Ｅ、Ｄと前回

〔０〕になった現ラインデ
ータＩ、Ｈ，Ｇとはそれぞれ１ライン分の画素数だけ離
れており、実際に表示されるときは、データＦ、Ｅ、Ｄ
が現ラインデータ■、Ｈ，Ｇよりも先行して表示される
ので、データＦ、Ｅ、Ｄはデータｌ　Ｈ，Ｇを含む現ラ
インに対して１ライン前の同一位置に表示される。その
結果、第３図に示すように現ラインデータＧ、Ｈ，Ｉの
１ライン前、すなわち前ラインの同一位置にデータＤＳ
Ｅ、Ｆが表示される。このとき、ラインメモリ６に読込
まれた文字データｆ）ｃｓはラインメモリ６を構成する
２０４８個のメモリセルのうちデータ入力端子Ｄｉ側の
メモリセルを１番目とすると、２番目のメモリセルに読
込まれている。 次いで、次の３ラツチサイクルで文字データ［）ｅｓが
ラッチ２８に読込まれ、ラッチ２８のデータ反転出力端
子Ｑは［０）となる。したがって、文字検出信号ＳＣ３
が

〔０〕となり、ＡＮＤゲー）１２Ｇ、１２Ｂ、１２Ａ
のそれぞれの出力が

〔０〕になる、このとき前述の前ラ
インデータＦ、Ｅ、、Ｄはラインメモリ３１に読込まれ
ており、ラインメモリ３１を構成する２０４８個のメモ
リセルのデータ入力端子Ｄｉ側を１番目とすると、１〜
３番目のセルに文字データＩ）ｃｓに基づいて［０）に
なった前ラインデータＦ、Ｅ、Ｄがそれぞれ読込まれて
いる。したがって、今回

〔０〕になったデータＣ，ＢＳ
Ａと前回

〔０〕になった前ラインデータＦ、、Ｅ、Ｄと
はそれぞれ１ライン分の画素数だけ離れており、実際に
表示されるときは、データＣ，Ｂ、Ａが前ラインデータ
よりも先行して表示されるので、データＣ，Ｂ、Ａはデ
ータＦ、Ｅ、Ｄを含む前ラインに対して１ライン前の同
一位置に表示される。その結果、第３図に示すように前
ラインデータＤ、Ｅ。 Ｆの１ライン前、すなわち現ラインに対して前々ライン
の同一位置にデータＡ、Ｂ、Ｃが表示される。このよう
にして、１画素の文字データに対して３画素×３ライン
分の階調画像データＤ□が

〔０〕になる。このとき、前
回ラインメモリ６に読込まれた文字データＤＣ５は５番
目のメモリセルに読込まれており、文字データＥ）ｃｓ
が信号Ｓ２となってＯＲゲート４１に出力されるまでに
は（２０４８−５＋　６　＝２０４９）ラッチサイクル
の時間が必要である。一方、マトリックス作成回路１に
読込まれた階調画像データＤ　Ｄ　ｓ　ｓのうち、２０
４９ラツチサイクル後に信号Ｓ、となってＯＲゲート４
１に出力される階調画像データＩ）ｍｓはラインメモリ
３１に読込まれている階調画像データ［）ｍｓのうち（
２０４８−（２０４９−３）　＝　２　）番目のメモリ
セルに読込まれているデータであり、ラインメモリ３１
の２番目のメモリセルに読込まれている階調画像データ
Ｄ□は前述のように前ラインデータＥ（以下、注目デー
タという）である。したがって、１画素だけ〔１〕とな
った文字データＩ）ｃｓ、すなわち注目データに対して
その周囲に位置する階調画像データＤｉｓのうちの前々
ラインデータＡ、Ｂ、Ｃ，前々ラインデータＤ、Ｅ、Ｆ
、現ラインＧ、、Ｈ，Ｉがそれぞれ

〔０〕になる。 このような処理が行われた後、階調画像データＤＩＩＳ
に基づく信号Ｓｌと文字データ［）ｃｓに基づく信号Ｓ
２は論理和回路４のＯＲゲート４１に入力されて論理和
処理され、合成画データＤ、１．が得られる。このとき
、文字データＩ）ｃｓの１画素分だけ〔１〕となった部
分、すなわち文字部分と、第３図に示したデータマトリ
ックスのデータＥとのタイミングが前述のように一致し
ているので、合成画データＤＮＳは文字部分の周囲が１
画素の幅で

〔０〕になる。すなわち、データＥ部分に文
字データＤＣ５が重畳されて〔１〕となり、データＡ〜
Ｄ、Ｆ〜■がそれぞれ

〔０〕になる。 以上、文字データＩ）ｃｓとして１画素分の点を例に説
明したが、具体的な例として、〔正〕の字に対応する文
字データＤＣ５を入力した場合は、〔正〕の字に対応す
る文字データ［）ｃｓの各画素に基づいて上述の処理が
行われ、第４図に示すような合成画像データＤＮＳが得
られる。すなわち、文字データＤＣＳが〔１〕であると
、文字部と隣接する階調画像データＩ）ｓｓの各画素は

〔０〕となる。また、階調画像データＤ、。〜Ｄｌ１４
についても階調画像データＩ）ｍｓと同様の処理が行わ
れて、合成画データＤ、。〜ＤＭ４が得られる。例えば
、文字データＤ、。〜ＤＣ４として〔正〕の字に対応す
るデータを入力した場合は、第４図に示すような合成画
データＤＭ。〜Ｄ、４４がそれぞれ得られる。 このように、文字データＤ、。〜ＤＣＳが同時に〔１〕
となったとき、文字部に隣接する画素に対応した階調画
像データＩ）Ｂｏ〜［）ｍｓの全てのビットが

〔０〕に
なる。すなわち、文字を黒で表示すると、文字に隣接す
る階調画像の各画素が白で表示される。換言すれば、黒
で表示された文字部の周囲が白で縁取りされる。その結
果、階調画像の明暗とは無関係に文字部が強調されるの
で文字の判読が困難となることがない。すなわち、文字
の判読を容易にすることができる。 また、文字部を強調するために文字部を構成する各画素
を中心にして３画素×３ライン分の９画素を白データに
置換しているので、文字と類似した形状で階調画像に白
抜きを行うことができる。 したがって、文字を強調するために失われる階調画像の
情報量を必要最小限に抑えることができる。 特に、文字部の面積が小さいほど従来例と比較して階調
画像情報の損失量が減少する。 なお、本実施例では文字データＤ、。〜ＤＣＳを処理す
る文字検出回路２、文字データ整合回路５、ラインメモ
リ６を各ビット毎に設ける構成としたが、文字データＩ
）ｃｏ〜Ｉ）ｃｓがすべて同一になるような場合、すな
わち文字を黒あるいは白のどちらかで表示するような場
合には文字検出回路２、文字データ整合回路５、ライン
メモリ６を１ビツト分だけ設け、信号Ｓ２および検出信
号５ｅａ−３ｃ＋を階調画像データＤ、。〜Ｄｓｓのそ
れぞれに対して６分配するように構成してもよい。この
ようにすると部品点数を大幅に削減することができ、コ
ストの低減、装置の小型化等を図ることができる。 以上の第１実施例では文字部を構成する各画素を中心に
して３画素×３ライン分の９画素の階調画像データを白
データに置換して、文字部を強調したものであるが、次
に第２実施例として、文学部周囲の階調画像の明暗に応
じて文字を構成する各画素の明度を白あるいは黒に適時
変化させる場合について説明する。 第５〜８図は本発明の第２実施例を示す図であり、画像
表示装置に適用したものである。 まず、構成を説明する。 第５図は本実施例による文字データ重畳装置の構成を示
すブロック図である。同図において、１０はマトリック
ス作成回路であり、マトリックス作成回路１０には図示
されないＡ／Ｄコンバータ、例えば６ビツトの並列出力
を有するＡ／Ｄコンバータからの階調画像データＤ、が
入力されるとともに、文字検出回路２０からの文字検出
信号Ｓｃが入力される。文字検出回路２０には文字デー
タＤｃが入力されており、文字検出回路２０は文字デー
タＤＣの階調画像データＤｉに対する位置、すなわちタ
イミングを検出して文字検出信号Ｓｃをマトリックス作
成回路１０に出力する。マトリックス作成回路１０は文
字検出信号Ｓｃに基づいて第７図に示すような３画素×
３ラインのデータマトリックスを作成し、ラインメモリ
群３０とデータの授受を行う。データマトリックスの詳
細について後述する。 また、マトリックス作成回路１０は入力された階調画像
データＤＩに基づく信号Ｓ、をデータ合成回路４０に出
力するとともに、３画素×３ラインのデータマトリック
スに基づく複数の画素データＤｐを加算平均化回路５０
に出力する。加算平均化回路５０は入力された複数の画
素データＤｐを同一タイミングで加算するとともに、平
均化して加算平均化データＤＡを比較回路６０に出力す
る。比較回路６０には加算平均化データＤＡの他に基準
データＤＴＨが入力されており、比較回路６０は基準デ
ータＤＴｌ＋と加算平均化データＤＡとを比較してその
結果を示す信号Ｓ２を遅延回路７０に出力する。遅延回
路７０は入力された信号Ｓ２を遅延し、前記信号Ｓ１お
よび後述する信号Ｓ４とのタイミングを一致させて信号
Ｓ３をデータ合成回路４０に出力する。 データ合成回路４０には信号Ｓ＋　、Ｓ、＋の他に文字
データ整合回路８０からの信号Ｓ３が入力されており、
文字データ整合回路８０には前記文字データＤＣが入力
される。文字データ整合回路８０はライン。 メモリ９０とデータの授受を行い、文字データＤｃを遅
延して階調画像データＤ、に対する文字データＤｃのタ
イミングを設定する。データ合成回路４０は入力された
信号Ｓ１、Ｓ８、Ｓ４を合成して合成画データＤ、を図
示されないＤ／Ａコンバータに出力する。Ｄ／Ａコンバ
ータは前記Ａ／Ｄコンバータの並列出力ビツト数と同一
数の並列人力ビット数を有しており、例えば６ビツトの
並列入力を有する。 第６図は第５図のブロック図に基づく回路図であり、同
図においては階調画データＤ、および文字データＤｃの
それぞれの最上位ビットデータＤ３．およびＩ）ｃｓに
対応する１ビツト分の処理回路を示している。すなわち
、図示はされていないが、同図の回路と同一の回路が他
に５ビツト分設けられ、階調画データＤＩ＋１〜Ｄｌｌ
Ｓおよび文字データＤ、。〜Ｉ）ｃｓにそれぞれ処理を
行って合成画データＤイ。〜Ｉ）ｘｓを出力する。但し
、加算平均化回路５０および比較回路６０は全てのビッ
トに共通であり、１系統で６ビツト分の各処理回路に対
応している。 以下、同図を用いて１ビツト分の各ブロックの構成を詳
細に説明するが、他の５ビツトに対応する各ブロックも
同様である。 マトリックス作成回路１０は９個のラッチ１０１　Ａ〜
１０１　Ｉおよび４個の２つの入力端子を有するＡＮＤ
ゲート１０２Ｂ、　　１０２Ｄ、　　１０２Ｆおよび１
０２Ｈから構成され、ラッチ１０１Ａ〜１０１■のクロ
ック端子ＣＫには１周期が階調画像データＤｌｌｓの１
画素に対応するラッチ信号ＬＡＣＨがそれぞれ入力され
る。ラッチ１０１　Ａ〜１０１１はデータ入力端子りに
入力された信号をラッチ信号ＬＡＣＨの立下りエツジを
受けて読込み、読込んだ信号をデータ出力端子Ｑから出
力する。ラッチｌ０ＩＢ、　　ｌ０ＩＣ。 １０１Ｅ、　　ｌ０ＩＦ、１０１Ｈおよびｉｏｔ　ｔの
各データ出力端子はそれぞれ次段のラッチ１０１　Ａ、
１０１Ｂ、１０１Ｄ、ｌ０ＩＥＳ　ｌ０ＩＧおよび１０
１　Ｈのそれぞれのデータ入力端子りに接続され、ラッ
チ１０１　Ｄ、１０１Ｇの各データ出力端子Ｑはライン
メモリ３０１．３０２の各データ入力端子Ｄｉに接続さ
れる。ラインメモリ　３０１．３０２はラインメモリ群
３０を構成し、これらはいわゆるファーストインファー
ストアウト（ＦＩＦＯ）メモリである。すなわち、ライ
ンメモリ３０１．３０２は階調画像データＤＩＩＳの１
ライン分の画素数に対応した記憶容量、例えば、１ライ
ンを２０４８画素で構成すると、２０４８画素分の容量
をそれぞれ有している。ラインメモリ３０１．３０２は
図示はされていないがラッチ信号ＬＡＣＨの立下りエツ
ジを受けてデータ入力端子゛Ｄｉのデータを順次読込む
とともに、２０４８画素分のデータを読込むと読込んだ
順にデータ出力端子Ｄｏからデータを出力する。したが
って、データ出力端子り。 から出力されるデータはデータ入力端子Ｄｉに入力され
るデータよりも２０４８画素分、すなわち階調画像デー
タ１ライン分に相当する時間だけ遅れて出力される。 ラインメモリ３０１．３０２のデータ出力端子り。 はラッチ１０１　Ｇ　、　　１０１　Ｆのデータ入力端
子りにそれぞれ接続され、ラッチｌ０ＩＡ、　　１０１
１は３画素×３ラインのデータマトリックスを形成する
。すなわち、ラッチｌ０ＩＣ，ｌ０ＩＨ，１０１１は常
に３画素分のデータを記憶し、ラッチｌ０ＩＤ、　　ｌ
０ＩＥ。 １０１　Ｆはそれぞれラッチｌ０ＩＣ，ｌ０ＩＨ，１０
１１に記憶されたデータに対して常に１ライン分先行し
たデータを記憶する。同様にして、ラッチ１０１Ａ、１
０１　Ｂ　、　　１０１　Ｃはそれぞれラッチｌ０ＩＤ
、　　１０１Ｅ、１０１Ｆに記憶されたデータに対して
常に１ライン分先行したデータを記憶する。したがって
、ラッチ１０１Ａ〜１０１１は第７図に示す現ラインデ
ータＡ、Ｂ、Ｃ，前ラインデータＤＳＥＳＦ、前々ライ
ンＧ、Ｈ１■をそれぞれ記憶することになる。 １０１Ａ〜１０１Ｄおよび１０１Ｆ〜１０１１は文字を
構成する画素（以下、注目画素という）を検出する周囲
画素検出手段としての機能を有する。 ラッチ１０１■のデータ入力端子りには階調画像データ
ＤＩＳが入力されており、ラッチ１０１１〜１０１Ａお
よびラインメモリ　３０１．３０２はラッチ信号ＬＡＣ
Ｈに従って階調画像データＤ１５を１画素毎に順次送っ
てラッチ１０１　Ａのデータ出力端子Ｑから信号Ｓ１を
データ合成回路４０に出力する。 一方、ラッチ１０１　Ｂ　、　　１０１　Ｄ　、　　１
０１　Ｆおよび１０１Ｈのデータ出力端子Ｑにはそれぞ
れＡＮＤゲート１０２Ｂ、　　１０２Ｄ、　　１０２Ｆ
および１０２Ｈの一方の入力端子が接続され、ＡＮＤゲ
ート１０２Ｂ、　１０２Ｄ、１０２Ｆおよび１０２Ｈの
他方の入力端子には文字検出回路２０からの文字検出信
号Ｓｃが入力される。文字検出回路２０は２個のランチ
２０１２０２で構成され、ラッチ２０１．２０２は前述
のラッチ１０１Ａ−１０１１と同一形式のものが用いら
れる。ラッチ２０１．２０２のクロック端子ＣＫには前
述のラッチ信号ＬＡＣＨがそれぞれ入力されており、ラ
ッチ２０１のデータ入力端子りには文字データＤＣ５が
入力される。ラッチ２０１のデータ出力端子Ｑはラッチ
２０２のデータ入力端子りに接続されるとともに、前記
文字検出信号Ｓｃを出力する。文字検出回路２０は後述
する文字データ整合回路８０の一部を構成しており、ラ
ッチ２０２のデータ出力端子Ｑは文字データ整合回路８
０のラッチ８０１のデータ入力端子りに接続される。ラ
ッチ１０２Ｂ、１０２Ｄ、１０２Ｆおよび１０２Ｈはそ
れぞれ文字検出信号Ｓｃのタイミングに従ってデータマ
トリックスからの画素データを取出し、画素データＤＰ
ＩＳ　、Ｄｒｏｓおよびり、□を加算平均化回路５０に
出力する。加算平均化回路５０には画素データＤ□ｓ　
、Ｄｙｅｓ　、ＤｐｖｓおよびＤ　ＦＭＳの他に階調画
像データＤ、。〜Ｄ、４の処理を行う図示されていない
回路からの画素データＤＰ１６−Ｄｐｍａ・Ｄ　ＰＤＩ
Ｉ　−Ｄ　Ｆｅ２　ＳＤ　ＰＦＩＩ〜ＤｐｒａおよびＤ
□。〜Ｄ□４が入力されており、画素データＤ□。〜Ｄ
□！ｉ　、ＤＰ１１６〜ＤＰＩ、ｓ　％　ＤＰＦ６〜Ｄ
　ＰＦ５およびＤＰＨＯ〜Ｄア□はそれぞれ階調画像デ
ータを構成する画素のうちのある特定の４画素の階調デ
ータである。加算平均化回路５０はこれらの４画素に対
応した４組の６ビツトデータを加算し、８ビツトの演算
結果を得て上位４ビツトのデータを加算平均化データＤ
Ａとして比較回路６０に出力する。すなわち、加算平均
化回路５０は４つの画素の階調データを加算して、これ
を平均化するのであるから、次式のに従って演算を行う
ことになる。 ところで、加算結果を４で割るということは４＝　２　
Ｎであるから、加算して得られた８ビツトデータの下位
２ビツトを切捨てることによって平均化したことになる
。すなわち、残りの６ビツトデータが加算平均化データ
ＤＡとなるが、このとき下位２ビツトのデータは２弓お
よび２−２の位となる。そこで、加算平均化回路５０は
少数部である下位２ビツトを切捨て整数部である上位４
ビツトの加算平均化データＤＡ４〜ＤＡＴを比較回路６
０に出力する。比較回路６０はいわゆるディジタルコン
パレータであり、あらかじめ設定された４ビツトの基準
データＤ　７８０〜Ｄ　？ｌ１１が入力される。比較回
路６０は基準データＩ）ｔ、ｌと加算平均化データＤＡ
を比較してその結果を１ビツトのディジタル信号Ｓ２と
して遅延回路７０に出力する。すなわち比較回路６０は
加算平均化データＤＡが基準データＤＴＨよりも大きい
ときは〔１〕を出力し、基準データ［）ｔ。 が加算平均化データＤＡよりも大きいときは〔Ｏ〕を出
力する。遅延回路７０には信号Ｓ２の他にラッチ信号Ｌ
ＡＣＨが入力されており、遅延回路７０は図示はされて
いないがラインメモリ３０１．３０２と同−形式のＦＩ
ＦＯメモリと複数のラッチで構成される。遅延回路７０
はラッチ信号ＬＡＣＨに従って信号Ｓｔを順次読込むと
ともに、２０５５ランチサイクルだけ遅延して信号Ｓ３
をデータ合成回路４０に出力する。また、遅延回路７０
は図示されていない他の５ビツト分のデータを処理する
各ビット毎のデータ合成回路４０に信号Ｓ２を分配して
出力する。データ合成回路４０には前述の階調画像デー
タＩ）ｍｓに基づく信号Ｓ１および信号Ｓ、の他に文字
データ整合回路８０からの信号Ｓ４が入力されており、
文字データ整合回路８０は前述のように文字検出回路２
０とラッチ８０１〜８０７で構成される。 文字データ整合回路８ｏは入力された文字データＤ０、
を２０５５ラツチサイクルだけ遅延して出力するもので
ある。すなわち、マトリックス作成回路１ｏおよびライ
ンメモリ群３０は階調画像データＩ）ｍｓを遅延させて
信号Ｓ１を出力するので、信号ｓ１と文字データ整合回
路８０が出力する信号Ｓ、のタイミングを一敗させてい
る。ラッチ８０１〜８０７は前記ラッチ１０１Ａ〜１０
１■と同一形式のものが用いられており、ラッチ８０１
〜８０７のクロック端子ＣＫにはラッチ信号ＬＡＣＨが
それぞれ入力される。 ラッチ８０１のデータ出力端子Ｑはラインメモリ９゜の
データ入力端子Ｄｉに接続されており、ラインメモリ９
０のデータ出力端子Ｄｏはラッチ８０２のデータ入力端
子りに接続される。 ラインメモリ９０は前記ラインメモリ　３０１．３０２
と同一形式のＦＩＦＯメそりであり、図示はされていな
いが、ラインメモリ３０１．３０２と同様にラッチ信号
ＬＡＣＨが入力される。ラッチ８０２〜８０６のデータ
出力端子Ｑはそれぞれの次段に位置するラッチ８０３〜
８０７のデータ入力端子りに接続されており、文字デー
タ整合回路８０はラッチ信号ＬＡＣＨに従って文字デー
タＩ）ｃｓを順次出力側へ送出するとともに、ラッチ８
０７のデータ出力端子Ｑから信号Ｓ４をデータ合成回路
４０に出力する。データ合成回路４０は前述のマトリッ
クス作成回路１０、文字検出回路２０、ラインメモリ群
３０、加算平均化回路５０および比較回路６０とともに
文字とその周囲画素の明暗の差を大きくするように文字
あるいはその周囲画素の明暗を決定する強調手段として
の機能を有するものであるが、詳細は後述する。 データ合成回路４０はＥＸＮＯＲゲート４０１．　ＥＸ
ＯＲゲート４０２、ＮＯＲゲート４０３、ＡＮＤゲート
４０４およびＯＲゲート４０５で構成され、各ゲ−）４
０１〜４０５はそれぞれ２つの入力端子を有する。ＥＸ
ＮＯＲゲート４０１の一方の入力端子には信号Ｓ１が入
力され、他方の入力端子には信号Ｓ４が入力される。Ｅ
ＸＮＯＲゲート４０１の出力端子はＮＯＲゲート４０３
の一方の入力端子に接続され、ＮＯＲゲート４０３の他
方の入力端子には信号Ｓ３が入力される。ＮＯＲゲー）
　４０３の出力端子はＯＲゲート４０５の一方の入力端
子に接続され、ＯＲゲート４０５の他方の入力端子には
ＡＮＤゲート４０４の出力端子が接続される。ＡＮＤゲ
ート４０４の一方の入力端子には信号Ｓ、が入力されて
おり、他方の入力端子にはＥＸＯＲゲート４０２の出力
端子が接続される。ＥＸＯＲゲート４０２の一方の入力
端子には信号Ｓ４が入力され、他方の入力端子には信号
Ｓ、が入力される。データ合成回路４０は信号Ｓ、に基
づいて文字データＤＣ％に基づく信号Ｓ４のレベルすな
わち、〔１〕か（０）かを決定するとともに、階調画像
データＤｌｌＳに基づく信号Ｓｌ　と信号Ｓ４を合成し
て合成画データＩ）Ｍｓを出力する。 次に、作用を説明する。 いま、第１実施例と同様に文字を黒で表示するものとし
、階調画データＤ、および文字データＤＣの各ビットデ
ータがそれぞれすべて〔１〕のときに黒で表示され、そ
れぞれすべて（０）のときに白で表示されるものとする
と、文字がないとき、例えば文字データＯＣＳが

〔０〕
のときは文字検出回路２０のラッチ２０１．　２０２お
よび文字データ整合回路８０のラッチ８０１〜８０７の
データ出力端子Ｑはすべて

〔０〕となっており、信号Ｓ
４も

〔０〕である。このとき、マトリックス作成回路工
０のラッチ１０２Ｂ、　　１０２Ｄ、１０２Ｆおよび１
０２Ｈの画素データＤ□５、ＤＰｔ１５、ＤＰＦ、およ
びＤ□、はすべて

〔０〕であり、これらを加算して平均
化した加算平均化データＤＡも

〔０〕である。また、比
較回路６０の出力信号Ｓ２は加算データＤＡよりも基準
データＤＴＨの方が大きいので〔１〕になっており、信
号Ｓ２が〔１〕、信号Ｓ、が

〔０〕であるからラッチ８
０７の出力信号Ｓ４は〔１〕になっている。 ここで、文字データＤＣ５が１画素分だけ〔１〕になる
と、すなわち１画素分の点を表示するものとすると、こ
の点に対応する文字データ［）ｅｓは２ランチサイクル
で文字検出回路２０のラッチ２０２によって読込まれ、
ラッチ２０２のデータ出力端子Ｑは〔１〕になる。すな
わち、文字検出信号Ｓｃが〔１〕になり、文字か入力さ
れたことを検出する。 次いで、ラッチ１０２Ｂ、１０２　Ｄ　、　　１０２　
Ｆおよび１０２Ｈの一方の入力端子が〔１〕になるので
第７図に示したデータマトリックスの各画素Ｂ、、Ｄ、
Ｆおよびト■に対応する階調画像データＤＮＳがラッチ
１０２Ｂ、　　１０２Ｄ、　　１０２Ｆおよび１０２Ｈ
によってそれぞれ取出され、画素データＤ□ｓ　、ＤＰ
ＤＳ　％　ＤＰＦ５およびＤ　ＦＭＳがそれぞれ加算平
均化回路５０に出力される２画素データ出力端　、ＤＰ
ＤＳ　、ＤＰＦＳおよびＤ　ＦＭＳは他の５ビット分の
画素データＤＰ８゜〜４　、Ｄ＋ｔ＋ｏ〜４　、ＤＰＦ
（１〜４およびＤＰ）Ｉ０〜４とともに加算平均化回路
５０によって加算され、平均化されて加算平均化データ
ＤＡ４〜ＤＡ７が比較回路６０に出力される。加算平均
化データＤＡ４〜Ｄ１．は基準データＤ　７１６〜．と
比較され、結果を示す信号Ｓ２が遅延回路７０に入力さ
れる。信号Ｓ２は遅延回路７０によって２０５５ラツチ
サイクルだけ遅延され、信号Ｓ３となってデータ合成回
路４０に入力される。 一方、ラッチ２０２に保持されたデータは２０５５ラツ
チサイクル後にラッチ８０７のデータ出力端子Ｑから信
号Ｓ４となってデータ合成回路４０に入力される。この
とき、データ合成回路４０に入力される信号Ｓ、は第１
実施例と同様に文字データＯＣＳがラッチ２０１に保持
されたときにマトリックス作成回路１０のラッチ１０１
Ｅに保持されたデータ、すなわち第７図に示したデータ
マトリックスの画素Ｅに゛対応する画素データ（以下、
注目データという）である。したがって、１画素の点に
対応する文字データＤｃｓはラッチ１０１Ｅに保持され
た注目データＥと同一タイミングで出力され、このとき
データマトリックスの画素Ｂ、、Ｄ、、ＦおよびＨに対
応する画素データには加算平均化回路５０および比較回
路６０によって所定の処理が行われる。すなわち、文字
に対応する画素Ｅの上下左右に位置する４つの画素ＢＳ
Ｄ、ＦおよびＨに対応すした階調画像データＤ□の明度
が基準値と比較される。 ここで、データ合成回路４０の動作について説明する。 第８図はデータ合成回路４０の動作を示す真理値表であ
る。文字データＩ）ｃｓに基づく信号Ｓ４はデータ合成
回路４０によって信号Ｓ、の状態・に応じた処理が行わ
れて階調゛画像データＤＢＳに基づく信号Ｓ、と合成さ
れる。すなわち、信号Ｓ４が（０）のときは信号Ｓ１が
合成画データＤＮＳとして出力され、信号Ｓ４が〔１〕
でかつ信号Ｓ、が

〔０〕のとき、すなわち注目データＥ
の周囲画素の平均明度が基準値よりも明るいときは信号
Ｓ４がそのまま信号Ｓ１と合成され、合成画データＤＭ
５として出力される。また、信号Ｓ４が〔１〕でかつ信
号Ｓ３が〔１〕のとき、すなわち注目データＥの周囲画
素の平均明度が基準値よりも暗いときは信号Ｓ４が反転
され、信号Ｓ＋　と合成されて合成画データＤＭＳ５と
して出力される。 次式〇は第８図の真理値表に基づく論理式であり、この
式からデータ合成回路４０が導き出される。 次式〇の第１項はデータ合成回路４０のＥＸＮＯＲゲー
ト４０１およびＮＯＲゲート４０３に対応しており、次
式〇の第２項はデータ合成回路４０のＥＸＯＲゲート４
０２およびＡＮＤゲート４０４に対応している。したが
って、ＮＯＲゲート４０３およびＡＮＤゲート４０４の
出力に論理和処理を行うことによって階調画像データＤ
ＢＳに基づく信号Ｓ、と文字データＤＣ５に基づく信号
Ｓ４とが合成されて合成画データＤ、Ｓが得られる。 ＤＭＳ＝　Ａ−Ｂ−Ｃ・＋Ａ−Ｂ−Ｃ・＋Ａ−Ｂ−Ｃ＋
Ａ−Ｂ−Ｃ ＝Ａ・　（Ｂ　−Ｃ＋Ｂ　−Ｃ）＋Ｃ・　（Ａ　−Ｂ　
＋Ａ−Ｂ） Ａ−Ｂ）・・・・・・■ 但し、Ａ＝Ｓｚ　、Ｂ＝Ｓ４　、Ｃ＝Ｓ＋　　とする。 以上、文字として１画素分の点を表示する場合について
説明したが具体的な例として〔正〕の字に対応する文字
データＤｃｓを入力した場合を説明する。第９図はある
階調画像上に〔正〕の字を重畳した場合を示す図であり
、同図において、階調画像は線分Ａ−Ｂを境にして上部
が黒で表示されており、その下部が白で表示されている
。また、同図では画像データの１ビツトについて示して
あり、他の５ピントについては省略しである。いま〔正
〕の字が図の位置、すなわち線分Ａ−Ｂを叉ぐような位
置にあるとき、階調画像上に重畳された文字を構成する
各画素の明度はそれぞれの上下左右に位置し、階調画像
を構成する各画素（以下、周囲画素という）の平均明度
と基準明度との比較結果に応じて決定される。例えば、
黒で表示されている階調画像上に重畳されている文字部
に着目すると、その周囲画素の平均明度は基準値よりも
小さいので比較回路６０の出力信号Ｓ２が〔１〕となり
、文字データＤＣ５が（０）となる。一方、白で表示さ
れている階調画像上に重畳されている文字部に着目する
と、その周囲画素の平均明度は基準値よりも大きいので
比較回路６０の出力信号Ｓ２が

〔０〕となり、文字デー
タＤｃｓが〔１〕となる。 また、文字データＤ、。〜ＤＣ４についても同様の処理
が行われ、所定の処理が行われた文字データＤｏ０〜Ｄ
Ｃ５と階調画像データＤ８゜〜［）＋＋ｓが合成されて
文字が階調画像上に重畳される。したがって゛、黒で表
示されている階調画像上に重畳された文学部は白で表示
され、白で表示されている階調画像上に重畳された文字
部は黒で表示される。 以上の例では階調画像が白と黒の２つの階調で表示され
ている場合を説明したが、更に細かい階調を有する画像
データの場合であっても同様の処理が行われる。 このように、本実施例では文字に対する周囲画素の平均
明度に応じて文字を白あるいは黒で表示しているので、
周囲画素と注目画素の明度が一致することがない。すな
わち、注目画素の明度と周囲画素の平均明度は常に異な
っており、両者の明度差によって注目画素、すなわち文
字が強調され、る。したがって、文字の判読を容易にす
ることができる。 また、本実施例では文字を周囲画素の平均明度に応じて
白あるいは黒で表示しているので文字を階調画像上に重
畳することによって失われる階調画像の画素数は文字を
構成する画素数と一致するため、第１実施例に比較して
より一層階調画像情報の損失を少なくすることができる
。 なお、本実施例では文字データＩ）ｃｏ〜Ｉ）ｃｓを処
理する文字検出回路２０、文字データ整合回路８０、ラ
インメモリ９０を各ビット毎に設ける構成としたが、文
字データＤ、。〜Ｄｃｓがすべて同一データである場合
、すなわち文字を構成する各画素を黒あるいは白で表示
するような場合には文字検出回路２０、文字データ整合
回路８０、ラインメモリ９０を１ビツト分だけ設け、信
号Ｓ４および文字検出信号Ｓ、を階調画像データＤＩ。 〜Ｄ□のそれぞれに対して６分配するように構成しても
よい。このようにすると部品点数を大幅に削減すること
ができ、コストの低減、装置の小型化等を図ることがで
きる。 また、本実施例では周囲画素として注目画素の上下左右
に位置する４つの画素を取出しているが、これに限らず
注目画素周囲の全部の画素、すなわち対角線方向の画素
を含めた８つの画素とすることも可能である。この場合
、加算平均化回路５０の出力データは１０ビツトのデー
タとなる。 加えて、以上の第１、第２実施例では文字データＤｃお
よび階調画像データＤ、の各ビットデータがすべて〔１
〕のときに黒で表示され、すべて

〔０〕のときに白で表
示されるものとしたが、これとは逆にすべて〔１〕のと
きに白、すべて

〔０〕のときに黒としても良い。 また、以上の第１、第２実施例では階調画像データＤｃ
を６ビツトデータとしたが、８ビツト、あるいは１０ビ
ツトのデータやディザ処理による疑似階調画データであ
っても本発明の適用が可能である。 さらに、以上の第１、第２実施例ではデータマトリック
スを３画素×３ライン分の９画素で構成したが、他の画
素数、例えば５画素×５ライン分の２５画素としても良
い。この場合、マトリックス作成回路のラッチとメモリ
群のラインメモリの数を増加することで実現することが
できる。このようにすると、文字が一層強調されて文字
の判読をより一層容易にすることができる。。 加えて、以上の、第１、第２実施例は本発明を画像表示
装置に適用したものであるがこれに限らず、階調を持っ
た画像上に文字を重畳する装置、例えば各種画像読取装
置等にも適用することが可能である。 （効果） 本発明によれば、階調画像において文字情報の周囲に位
置する画素を検出し、この周囲画素の明度と文字情報の
明度の差を大きくしているので、文字情報を重畳したと
きに文字情報をその周囲画素に対して強調することがで
き、階調画像の情報損失を最小限に抑えるとともに文字
情報の判読を′容易にすることができる。

【図面の簡単な説明】

第１〜４図は本発明に係る文字データ重畳装置の第１実
施例を示す図であり、第１図はその全体構成を示すブロ
ック図、第２図はその要部構成を示す回路図、第３図は
そのデータマトリックスの形状を示す図、第４図はその
文字と周囲画素の表示例を示す図である。 第５〜９図は本発明に係る文字データ重畳装置の第２実
施例を示す図であり、第５図はその全体構成を示すブロ
ック図、第６図はその要部構成を示す回路図、第７図は
そのデータマトリックスの形状を示す図、第８図はその
データ合成回路の動作を示す真理値表、第９図はその周
囲画素に対する文字の表示例を示す図である。 第１Ｏ１１１図は従来の文字データ重畳装置による文字
の表示例を示す図であり、第１０図はその階調画像デー
タと文字データを単に論理和処理した場合の表示例を示
す図、第１１図はその文字を重畳する部分の階調画像を
矩形に白ぬきして文字を重畳した場合の表示例を示す図
である。

Claims (2)

【特許請求の範囲】
1. （１）階調画像を形成する階調画像データと文字を形成
   する文字データとを合成して、階調画像上に文字を重畳
   する文字データ重畳装置であって、文字に対応する画素
   の周囲に位置する階調画像の画素を検出する周囲画素検
   出手段と、周囲画素検出手段の出力に基づき文字と該周
   囲画素との明暗の差を大きくするように文字あるいは周
   囲画素の明暗を決定する強調手段と、を備えたことを特
   徴とする文字データ重畳装置。
2. （２）前記周囲画素検出手段が、所定数のラインメモリ
   と、文字データの１画素分および該文字画素を取り囲む
   所定数の階調画像データの画素分のラッチと、を備え、
   重畳されるべき文字データを中心とする階調画像データ
   のデータマトリックスを形成することを特徴とする特許
   請求の範囲第１項記載の文字データ重畳装置。