JPH09311669A - 画像処理装置及びその画像処理方法 - Google Patents
画像処理装置及びその画像処理方法Info
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- JPH09311669A JPH09311669A JP8128379A JP12837996A JPH09311669A JP H09311669 A JPH09311669 A JP H09311669A JP 8128379 A JP8128379 A JP 8128379A JP 12837996 A JP12837996 A JP 12837996A JP H09311669 A JPH09311669 A JP H09311669A
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Abstract
(57)【要約】
【課題】 低階調な画像形成装置に高階調な画像形成を
可能とする画像処理装置及びその画像処理方法の提供。 【解決手段】 インターレース信号をフィールド（＃
１，＃２）毎に、その１つ前のフィールドの画像信号を
用いて１フレーム分の画像信号とする。その画像信号を
ディザマトリックス（３１〜３４）のパターンを１フィ
ールド毎に逆順にしてディザ法で処理し、不図示の画像
形成装置に出力する。
可能とする画像処理装置及びその画像処理方法の提供。 【解決手段】 インターレース信号をフィールド（＃
１，＃２）毎に、その１つ前のフィールドの画像信号を
用いて１フレーム分の画像信号とする。その画像信号を
ディザマトリックス（３１〜３４）のパターンを１フィ
ールド毎に逆順にしてディザ法で処理し、不図示の画像
形成装置に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、低階調な画像形成
装置でありながら高階調な画像形成を可能とする画像処
理装置及びその画像処理方法に関するものである。
装置でありながら高階調な画像形成を可能とする画像処
理装置及びその画像処理方法に関するものである。
【０００２】
【従来の技術】従来、テレビ信号等では、画像信号を１
ラインおきに飛び越し走査を行ってインターレース表示
することが知られている。
ラインおきに飛び越し走査を行ってインターレース表示
することが知られている。
【０００３】図１２は、従来例としてのインターレース
信号を説明する図である。
信号を説明する図である。
【０００４】図中、図１２（ａ）は１フレームの構成を
表わしており、各ライン（ｎ本）の奇数番目を第１フィ
ールド（実線）で、そして偶数番目を第２フィールド
（破線）で走査することにより１つのフレームを構成し
ている。この走査を時系列に示しているのが図１２
（ｂ）であり、第１フィールドと第２フィールドとを交
互に走査していく。
表わしており、各ライン（ｎ本）の奇数番目を第１フィ
ールド（実線）で、そして偶数番目を第２フィールド
（破線）で走査することにより１つのフレームを構成し
ている。この走査を時系列に示しているのが図１２
（ｂ）であり、第１フィールドと第２フィールドとを交
互に走査していく。
【０００５】テレビ信号等のような高階調な信号を、液
晶等を用いた低階調表示装置に表示する場合、一般にデ
ィザ法等によって高階調な信号から表示装置が実際に表
示可能な階調に変換する処理（以下、中間調処理）を行
った後に表示している。ここで、ディザ法の信号処理方
法について図１３及び図１４を参照して概要を説明す
る。
晶等を用いた低階調表示装置に表示する場合、一般にデ
ィザ法等によって高階調な信号から表示装置が実際に表
示可能な階調に変換する処理（以下、中間調処理）を行
った後に表示している。ここで、ディザ法の信号処理方
法について図１３及び図１４を参照して概要を説明す
る。
【０００６】図１３は、従来例としての中間調処理を行
う画像処理回路のブロック構成図である。
う画像処理回路のブロック構成図である。
【０００７】図１４は、従来例としてのディザ法を説明
する図である。
する図である。
【０００８】図１３において、入力端子２１より入力さ
れたインターレース画像信号は、アナログ・デジタル
（以下、Ａ／Ｄ）変換回路２３により画素毎に８ビット
のデジタル信号に変換され、中間調処理回路２５に入力
される。中間調処理回路２５では、入力された８ビット
信号にそれぞれディザ法を用いた中間調処理を行い、画
素毎に１ビットの信号として出力端子２７に出力する。
れたインターレース画像信号は、アナログ・デジタル
（以下、Ａ／Ｄ）変換回路２３により画素毎に８ビット
のデジタル信号に変換され、中間調処理回路２５に入力
される。中間調処理回路２５では、入力された８ビット
信号にそれぞれディザ法を用いた中間調処理を行い、画
素毎に１ビットの信号として出力端子２７に出力する。
【０００９】中間調処理回路２５は、ディザマトリック
ス２９を用いて２５５段階の強度を表す８ビット信号
を、しきい値３２，９６，１６０，そして２２４と比較
することにより、最終的に０または１を表す１ビットの
出力信号を生成する。この処理を１フレームに渡って順
次行う。図１４（ａ）はしきい値と出力値の関係を示し
たものである。また、図１４（ｂ）は、ある画素部分に
おける２×２のディザマトリックス２９のしきい値とテ
レビ信号のインターレースの関係を示したものである。
例えば、現在ディザマトリックス２９が位置する部分の
８ビットの画像信号が４つとも１２８である場合、しき
い値より大きければ１が出力され、小さければ０が出力
されるわけである。尚、ディザ法については、「画像の
ディジタル信号処理：吹抜敬彦著 日刊工業新聞社」等
で説明されているので詳細な説明は省略する。
ス２９を用いて２５５段階の強度を表す８ビット信号
を、しきい値３２，９６，１６０，そして２２４と比較
することにより、最終的に０または１を表す１ビットの
出力信号を生成する。この処理を１フレームに渡って順
次行う。図１４（ａ）はしきい値と出力値の関係を示し
たものである。また、図１４（ｂ）は、ある画素部分に
おける２×２のディザマトリックス２９のしきい値とテ
レビ信号のインターレースの関係を示したものである。
例えば、現在ディザマトリックス２９が位置する部分の
８ビットの画像信号が４つとも１２８である場合、しき
い値より大きければ１が出力され、小さければ０が出力
されるわけである。尚、ディザ法については、「画像の
ディジタル信号処理：吹抜敬彦著 日刊工業新聞社」等
で説明されているので詳細な説明は省略する。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
例では、中間調処理後に低階調表示装置に表示される画
質が不自然なものとなり問題問題となっていた。
例では、中間調処理後に低階調表示装置に表示される画
質が不自然なものとなり問題問題となっていた。
【００１１】そこで本発明は、低階調な画像形成装置に
高階調な画像形成を可能とする画像処理装置及びその画
像処理方法の提供を目的とする。
高階調な画像形成を可能とする画像処理装置及びその画
像処理方法の提供を目的とする。
【００１２】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の画像処理装置は以下の特徴を備える。
め、本発明の画像処理装置は以下の特徴を備える。
【００１３】即ち、インターレース信号を、フィールド
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成する画像信号生成手段と、その
１フレーム分の画像信号をディザ法で処理して画素単位
の情報を生成する処理手段とを備えており、そのディザ
法に用いるしきい値を並べた２つの異なる行列を、１フ
ィールド毎に交互に用いることを特徴とする。
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成する画像信号生成手段と、その
１フレーム分の画像信号をディザ法で処理して画素単位
の情報を生成する処理手段とを備えており、そのディザ
法に用いるしきい値を並べた２つの異なる行列を、１フ
ィールド毎に交互に用いることを特徴とする。
【００１４】好ましくは、前記２つの異なる行列におけ
るしきい値の配列は、一方の行列に対して他方の行列が
逆順序であることを特徴とする。これにより得られた画
像情報を表示すれば、擬似的に高階調化が図れる。
るしきい値の配列は、一方の行列に対して他方の行列が
逆順序であることを特徴とする。これにより得られた画
像情報を表示すれば、擬似的に高階調化が図れる。
【００１５】また、好ましくは前記画像信号生成手段
は、アナログ信号である前記インターレース信号をデジ
タル信号に変換する信号変換手段と、前記デジタル信号
を一時記憶し、１フィールド時間分遅延させる遅延手段
と、その遅延手段により１フィールド時間分遅延したデ
ジタル信号と現在のフィールドのデジタル信号とを、前
記インターレース信号における１ライン毎に交互に選択
する選択手段と、を備えていることを特徴とする。これ
により、１フレーム分の画像信号を１フィールド毎に得
る。
は、アナログ信号である前記インターレース信号をデジ
タル信号に変換する信号変換手段と、前記デジタル信号
を一時記憶し、１フィールド時間分遅延させる遅延手段
と、その遅延手段により１フィールド時間分遅延したデ
ジタル信号と現在のフィールドのデジタル信号とを、前
記インターレース信号における１ライン毎に交互に選択
する選択手段と、を備えていることを特徴とする。これ
により、１フレーム分の画像信号を１フィールド毎に得
る。
【００１６】また、上述の目的を達成するため、本発明
の画像処理方法は以下の特徴を備える。
の画像処理方法は以下の特徴を備える。
【００１７】即ち、インターレース信号を、フィールド
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成し、その１フレーム分の画像信
号をディザ法で処理して画素単位の情報を生成する際、
そのディザ法に用いるしきい値を並べた行列のパターン
を１フィールド毎に逆順序にすることを特徴とする。
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成し、その１フレーム分の画像信
号をディザ法で処理して画素単位の情報を生成する際、
そのディザ法に用いるしきい値を並べた行列のパターン
を１フィールド毎に逆順序にすることを特徴とする。
【００１８】即ち、インターレース信号を、フィールド
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成し、その１フレーム分の画像信
号をディザ法で処理して画素単位の情報を生成する際、
そのディザ法に用いるしきい値を並べた２つの異なる行
列を、１フィールド毎に交互に用いることを特徴とす
る。好ましくは、前記２つの異なる行列におけるしきい
値の配列は、一方の行列に対して他方の行列が逆順序で
あることを特徴とする。
毎にその１つ前のフィールドの画像信号を用いて１フレ
ーム分の画像信号を生成し、その１フレーム分の画像信
号をディザ法で処理して画素単位の情報を生成する際、
そのディザ法に用いるしきい値を並べた２つの異なる行
列を、１フィールド毎に交互に用いることを特徴とす
る。好ましくは、前記２つの異なる行列におけるしきい
値の配列は、一方の行列に対して他方の行列が逆順序で
あることを特徴とする。
【００１９】これにより得られた画像情報を表示すれ
ば、擬似的に高階調化が図れる。
ば、擬似的に高階調化が図れる。
【００２０】また好ましくは、前記１フレーム分の画像
信号の生成は、アナログ信号である前記インターレース
信号をデジタル信号に変換し、前記デジタル信号を一時
記憶して１フィールド時間分遅延し、その１フィールド
時間分遅延させたデジタル信号と現在のフィールドのデ
ジタル信号とを、前記インターレース信号における１ラ
イン毎に交互に選択することにより生成することを特徴
とする。これにより、１フレーム分の画像信号を１フィ
ールド毎に得る。
信号の生成は、アナログ信号である前記インターレース
信号をデジタル信号に変換し、前記デジタル信号を一時
記憶して１フィールド時間分遅延し、その１フィールド
時間分遅延させたデジタル信号と現在のフィールドのデ
ジタル信号とを、前記インターレース信号における１ラ
イン毎に交互に選択することにより生成することを特徴
とする。これにより、１フレーム分の画像信号を１フィ
ールド毎に得る。
【００２１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。はじめに、本発明の画像処理装置の
構成を図１に示す。
参照して説明する。はじめに、本発明の画像処理装置の
構成を図１に示す。
【００２２】図１は、本発明の一実施形態としての画像
処理装置のブロック構成図である。
処理装置のブロック構成図である。
【００２３】図中、入力端子１から入力されたインター
レース画像信号は、Ａ／Ｄ変換回路３で画素毎に８ビッ
トのデジタル信号に量子化される。このデジタル信号
は、スイッチ５の端子ａに出力される一方、フィールド
メモリ７に格納される。このフィールドメモリ７は、１
フィールド分の画像データの格納が可能であり、格納さ
れたデータは後述する処理のために１フィールド時間分
遅延された後、スイッチ５の端子ｂに出力される。尚、
フィールドメモリ７の内容は１フレーム時間毎に順次更
新される。
レース画像信号は、Ａ／Ｄ変換回路３で画素毎に８ビッ
トのデジタル信号に量子化される。このデジタル信号
は、スイッチ５の端子ａに出力される一方、フィールド
メモリ７に格納される。このフィールドメモリ７は、１
フィールド分の画像データの格納が可能であり、格納さ
れたデータは後述する処理のために１フィールド時間分
遅延された後、スイッチ５の端子ｂに出力される。尚、
フィールドメモリ７の内容は１フレーム時間毎に順次更
新される。
【００２４】スイッチ５は、制御回路１１により制御さ
れており、端子ａに入力される現在のフィールド画像と
端子ｂに入力される１つ前のフィールド画像を、１ライ
ン毎に切り替えて中間調処理回路９に出力する。中間調
処理回路９は、後述の中間調処理により、本実施形態で
は画素毎に１ビットの信号を生成して出力端子１３に出
力する。
れており、端子ａに入力される現在のフィールド画像と
端子ｂに入力される１つ前のフィールド画像を、１ライ
ン毎に切り替えて中間調処理回路９に出力する。中間調
処理回路９は、後述の中間調処理により、本実施形態で
は画素毎に１ビットの信号を生成して出力端子１３に出
力する。
【００２５】次に、フィールドメモリ７に格納された画
像データを１フィールド時間分遅延させた理由について
説明する。
像データを１フィールド時間分遅延させた理由について
説明する。
【００２６】図２は、本発明の一実施形態としてのイン
ターレース画像信号の補間処理を説明する図である。
ターレース画像信号の補間処理を説明する図である。
【００２７】同図に示すように、第１及び第２のフィー
ルド２つで１フレームを構成する場合、インターレース
信号は１ラインおきに飛び越し走査するため、例えば、
第２フィールドにおいては、偶数番目のラインの画像デ
ータは得られるが、奇数番目のラインの画像データは存
在しない。一般に、このような構成を採る画像データ中
の、あるフレームにおけるある画素に注目した場合、そ
の前後のフレーム範囲ぐらいであれば画像信号の強度は
それほど変化しない傾向にある。そこで、１つ前のフィ
ールドである第１フィールドにおける奇数番目のライン
の画像データを複写して第２フィールドにおける奇数番
目のラインの画像データとして使用することにより、入
力信号がインターレース信号でありながら１フィールド
で１フレーム分の画像データを得る。以下、この処理を
補間と呼ぶ。図２は、補間された画像の構成が時系列に
示されており、黒い丸印は、１つ前のフィールド画像
（白い丸印）から補間された状態を示している。この状
態を作り出すため、制御回路１１は、制御信号によりス
イッチ５を１ライン毎に切り替え、端子ａに入力される
現在のフィールド画像と端子ｂに入力される１つ前のフ
ィールド画像とにより、１フィールド時間で１フレーム
分の画像データを中間調処理回路９に与えるわけであ
る。従って、補間後の第１フィールドの画像データ、ま
たは補間後の第２フィールドの画像データだけを使用す
れば１画面の表示ができることになる。
ルド２つで１フレームを構成する場合、インターレース
信号は１ラインおきに飛び越し走査するため、例えば、
第２フィールドにおいては、偶数番目のラインの画像デ
ータは得られるが、奇数番目のラインの画像データは存
在しない。一般に、このような構成を採る画像データ中
の、あるフレームにおけるある画素に注目した場合、そ
の前後のフレーム範囲ぐらいであれば画像信号の強度は
それほど変化しない傾向にある。そこで、１つ前のフィ
ールドである第１フィールドにおける奇数番目のライン
の画像データを複写して第２フィールドにおける奇数番
目のラインの画像データとして使用することにより、入
力信号がインターレース信号でありながら１フィールド
で１フレーム分の画像データを得る。以下、この処理を
補間と呼ぶ。図２は、補間された画像の構成が時系列に
示されており、黒い丸印は、１つ前のフィールド画像
（白い丸印）から補間された状態を示している。この状
態を作り出すため、制御回路１１は、制御信号によりス
イッチ５を１ライン毎に切り替え、端子ａに入力される
現在のフィールド画像と端子ｂに入力される１つ前のフ
ィールド画像とにより、１フィールド時間で１フレーム
分の画像データを中間調処理回路９に与えるわけであ
る。従って、補間後の第１フィールドの画像データ、ま
たは補間後の第２フィールドの画像データだけを使用す
れば１画面の表示ができることになる。
【００２８】次に、中間調処理回路９による中間調処理
について図３〜図８を参照して説明する。この中間調処
理の概要を述べれば、中間調処理回路９は、制御回路１
１からの制御信号により１フィールド毎にディザマトリ
ックス（本実施形態では２×２ディザマトリックスで説
明する）のしきい値を変更して中間調処理を行い、画素
毎に１ビットの信号を生成して出力端子１３に出力す
る。
について図３〜図８を参照して説明する。この中間調処
理の概要を述べれば、中間調処理回路９は、制御回路１
１からの制御信号により１フィールド毎にディザマトリ
ックス（本実施形態では２×２ディザマトリックスで説
明する）のしきい値を変更して中間調処理を行い、画素
毎に１ビットの信号を生成して出力端子１３に出力す
る。
【００２９】図３は、本発明の一実施形態としてのディ
ザマトリックスのしきい値を示す図である。
ザマトリックスのしきい値を示す図である。
【００３０】図４は、本発明の一実施形態としてのディ
ザマトリックスのしきい値の配置を示す図である。
ザマトリックスのしきい値の配置を示す図である。
【００３１】本実施形態では、図３（ａ）及び図３
（ｂ）の各マトリックスにより画像データにディザ法に
よる処理を行う。これらの２種類のディザマトリックス
は、前述の図１４のしきい値を採用しており、そのしき
い値の配置は図４（ａ）及び図４（ｂ）に示すように第
１フィールドと第２フィールドで逆順序となっている。
第１フィールドは、図３（ａ）に示したマトリックスで
ディザ法による処理を行い、第２フィールドは図３
（ｂ）に示したマトリックスでディザ法による処理を行
う。尚、黒い丸印は、１つ前のフィールドから補間され
た画素を示したものである。
（ｂ）の各マトリックスにより画像データにディザ法に
よる処理を行う。これらの２種類のディザマトリックス
は、前述の図１４のしきい値を採用しており、そのしき
い値の配置は図４（ａ）及び図４（ｂ）に示すように第
１フィールドと第２フィールドで逆順序となっている。
第１フィールドは、図３（ａ）に示したマトリックスで
ディザ法による処理を行い、第２フィールドは図３
（ｂ）に示したマトリックスでディザ法による処理を行
う。尚、黒い丸印は、１つ前のフィールドから補間され
た画素を示したものである。
【００３２】図５は、本発明の一実施形態としての中間
調処理回路の動作を説明する図であり、時系列に示され
ている。
調処理回路の動作を説明する図であり、時系列に示され
ている。
【００３３】図中、３１〜３４は、各フィールドにおけ
るディザマトリックスであり、第１フィールド（＃１）
のディザマトリックス３１，３３は図３（ａ）のマトリ
ックス、そして第２フィールド（＃２）のディザマトリ
ックス３２，３４は図３（ｂ）のマトリックスにあた
る。尚、この場合も黒い丸印は、１つ前のフィールドか
ら補間された画素を示している。
るディザマトリックスであり、第１フィールド（＃１）
のディザマトリックス３１，３３は図３（ａ）のマトリ
ックス、そして第２フィールド（＃２）のディザマトリ
ックス３２，３４は図３（ｂ）のマトリックスにあた
る。尚、この場合も黒い丸印は、１つ前のフィールドか
ら補間された画素を示している。
【００３４】図６は、本発明の一実施形態としての中間
調処理回路における入力値、出力値、しきい値、そして
見え方を示した図である。
調処理回路における入力値、出力値、しきい値、そして
見え方を示した図である。
【００３５】同図は、８ビットの画像データである入力
値０、１２８、そして２５５を例としている。４種類の
しきい値は、前述の図３のマトリックスのものであり、
第１フィールド（＃１）、そして第２フィールド（＃
２）で変化する。出力値は、各フィールドにおけるしき
い値により、入力値を比較した結果である。見え方の欄
は、画像形成回路を備えた外部の表示装置（不図示）に
よって前記の出力値が表示されたときに人間が見る画像
の階調を表わしている。図中、入力値が０の場合に、第
１フィールド（＃１）、そして第２フィールド（＃２）
で交互にしきい値が変化しても出力値は０であり、また
入力値が２５５の場合はしきい値が変化しても出力値は
１である。入力値が１２８の場合は、例えばしきい値が
３２のとき出力は１であり、しきい値が２４４のとき出
力は０となる。従って、入力値１２８のような値が入力
される場合、フィールド毎に０と１が交互に表示される
ことになる。一般に人間の目は動きに対し感度が鈍いた
め、見え方は結果として０と１との中間値０．５という
値として見えることになる。即ち、２値の階調（１ビッ
ト出力）対し、３値の階調が疑似的に得られることにな
る。
値０、１２８、そして２５５を例としている。４種類の
しきい値は、前述の図３のマトリックスのものであり、
第１フィールド（＃１）、そして第２フィールド（＃
２）で変化する。出力値は、各フィールドにおけるしき
い値により、入力値を比較した結果である。見え方の欄
は、画像形成回路を備えた外部の表示装置（不図示）に
よって前記の出力値が表示されたときに人間が見る画像
の階調を表わしている。図中、入力値が０の場合に、第
１フィールド（＃１）、そして第２フィールド（＃２）
で交互にしきい値が変化しても出力値は０であり、また
入力値が２５５の場合はしきい値が変化しても出力値は
１である。入力値が１２８の場合は、例えばしきい値が
３２のとき出力は１であり、しきい値が２４４のとき出
力は０となる。従って、入力値１２８のような値が入力
される場合、フィールド毎に０と１が交互に表示される
ことになる。一般に人間の目は動きに対し感度が鈍いた
め、見え方は結果として０と１との中間値０．５という
値として見えることになる。即ち、２値の階調（１ビッ
ト出力）対し、３値の階調が疑似的に得られることにな
る。
【００３６】特に、テレビ放送で使われているＮＴＳＣ
信号や、ハイビジョン信号等はフィールド周波数が６０
Ｈｚと高く、中間値を表現するには十分である。
信号や、ハイビジョン信号等はフィールド周波数が６０
Ｈｚと高く、中間値を表現するには十分である。
【００３７】尚、本実施形態は、上述した２×２ディザ
マトリックスに限られるものではなく、他のＮ×Ｎのデ
ィザマトリックスにおいても同じように２種類のディザ
マトリックスのしきい値の並び方を逆順序にすることで
１階調分の高階調化が疑似的に実現できることは言うま
でもない。また、中間調処理回路９の出力値も、１ビッ
トに限られるものではなく、複数のビットにすることが
できる。
マトリックスに限られるものではなく、他のＮ×Ｎのデ
ィザマトリックスにおいても同じように２種類のディザ
マトリックスのしきい値の並び方を逆順序にすることで
１階調分の高階調化が疑似的に実現できることは言うま
でもない。また、中間調処理回路９の出力値も、１ビッ
トに限られるものではなく、複数のビットにすることが
できる。
【００３８】＜実施形態の第１の変形例＞前述の実施形
態では、本発明を２×２ディザマトリックスに適用して
説明したが、本変形例は４×４ディザマトリックスを採
用する。尚、本変形例の場合も画像処理装置は前述の図
１の構成と同様であり、中間調処理回路９の処理手法も
同様であるため、詳細な説明は省略する。
態では、本発明を２×２ディザマトリックスに適用して
説明したが、本変形例は４×４ディザマトリックスを採
用する。尚、本変形例の場合も画像処理装置は前述の図
１の構成と同様であり、中間調処理回路９の処理手法も
同様であるため、詳細な説明は省略する。
【００３９】図７は、本発明の実施形態における第１の
変形例としてのディザマトリックスのしきい値を示す図
である。
変形例としてのディザマトリックスのしきい値を示す図
である。
【００４０】図８は、本発明の実施形態における第１の
変形例としてのディザマトリックスのしきい値の配置を
示す図である。
変形例としてのディザマトリックスのしきい値の配置を
示す図である。
【００４１】本変形例では、４×４ディザマトリックス
を採用するため、１６種類のしきい値が第１フィールド
のときに図７（ａ）、第２フィールドのときに図７
（ｂ）のように配置され、その順番は図８に示すように
逆順序である。
を採用するため、１６種類のしきい値が第１フィールド
のときに図７（ａ）、第２フィールドのときに図７
（ｂ）のように配置され、その順番は図８に示すように
逆順序である。
【００４２】図９は、本発明の実施形態における第１の
変形例としての中間調処理回路における入力値、出力
値、しきい値、そして見え方を示した図であり、４×４
のディザマトリックスにおいても、１階調分の高階調化
を疑似的に実現している。
変形例としての中間調処理回路における入力値、出力
値、しきい値、そして見え方を示した図であり、４×４
のディザマトリックスにおいても、１階調分の高階調化
を疑似的に実現している。
【００４３】＜実施形態の第２の変形例＞本変形例で
は、２×２ディザマトリックスを採用し、出力値を２ビ
ットとして４値（０，１，２，３）、即ち４種類の階調
とする。
は、２×２ディザマトリックスを採用し、出力値を２ビ
ットとして４値（０，１，２，３）、即ち４種類の階調
とする。
【００４４】図１０は、本発明の実施形態における第２
の変形例としての出力値としきい値の関係を示す図であ
り、この場合しきい値は１６種類とする。
の変形例としての出力値としきい値の関係を示す図であ
り、この場合しきい値は１６種類とする。
【００４５】本変形例の場合も画像処理装置は前述の図
１の構成とほぼ同様であるが、中間調処理回路９は更に
後述の加算器と２値化回路を備える。また、中間調処理
回路９の処理手法もほぼ同様であるため、異なる部分を
以下に説明する。
１の構成とほぼ同様であるが、中間調処理回路９は更に
後述の加算器と２値化回路を備える。また、中間調処理
回路９の処理手法もほぼ同様であるため、異なる部分を
以下に説明する。
【００４６】図１１は、本発明の実施形態における第２
の変形例としての中間調処理を説明する図である。
の変形例としての中間調処理を説明する図である。
【００４７】図中、図１０のしきい値がそれぞれディザ
マトリックスＡ〜Ｄ及びＡＲ〜ＤＲに配置されている。
これらのディザマトリックスにおけるしきい値は、前述
の図３及び図４で説明したものと同様に並べられてい
る。補間されている画像信号は、中間調処理回路９にお
いて第１フィールドのときにディザマトリックスＡ〜
Ｄ、そして第２フィールドのときにディザマトリックス
ＡＲ〜ＤＲによりそれぞれ処理される。この場合も、デ
ィザマトリックスを各フィールド毎に逆順にすることに
より、各出力値の中間の値を表現することができる。即
ち、１と０の信号が各フィールドについて４種類得られ
るので、加算器にて加算後、２値化回路で２ビットのデ
ジタル信号に変換する。この２ビットの信号を表示すれ
ば、フィールド毎に異なる出力値により、０．５、１．
５、そして２．５という見え方を疑似的に実現すること
ができる。
マトリックスＡ〜Ｄ及びＡＲ〜ＤＲに配置されている。
これらのディザマトリックスにおけるしきい値は、前述
の図３及び図４で説明したものと同様に並べられてい
る。補間されている画像信号は、中間調処理回路９にお
いて第１フィールドのときにディザマトリックスＡ〜
Ｄ、そして第２フィールドのときにディザマトリックス
ＡＲ〜ＤＲによりそれぞれ処理される。この場合も、デ
ィザマトリックスを各フィールド毎に逆順にすることに
より、各出力値の中間の値を表現することができる。即
ち、１と０の信号が各フィールドについて４種類得られ
るので、加算器にて加算後、２値化回路で２ビットのデ
ジタル信号に変換する。この２ビットの信号を表示すれ
ば、フィールド毎に異なる出力値により、０．５、１．
５、そして２．５という見え方を疑似的に実現すること
ができる。
【００４８】このように、一般にｍビットの出力値の場
合、表現できる階調数Ｋは、 Ｋ＝２↑ｍ＋（２↑ｍ−１） となり、擬似的に階調を増やすことができる（但し、２
↑ｍは２のｍ乗を表す）。
合、表現できる階調数Ｋは、 Ｋ＝２↑ｍ＋（２↑ｍ−１） となり、擬似的に階調を増やすことができる（但し、２
↑ｍは２のｍ乗を表す）。
【００４９】尚、本発明は、例えば液晶等を用いた画像
形成装置に適用しても、本実施形態のように一つの機器
からなる装置に適用してもよいことは言うまでもない。
形成装置に適用しても、本実施形態のように一つの機器
からなる装置に適用してもよいことは言うまでもない。
【００５０】
【発明の効果】以上説明したように、本発明によれば低
階調な画像形成装置に高階調な画像形成を可能とする画
像処理装置及びその画像処理方法の提供が実現する。即
ち、インターレース信号を、フィールド毎にその１つ前
のフィールドの画像信号を用いて１フレーム分の画像信
号とし、ディザ法で処理する際、ディザマトリックスの
パターンを１フィールド毎に逆順序にすることにより、
液晶表示装置のような低階調表示装置でも疑似的に高階
調化し、画質の改善をはかることができた。
階調な画像形成装置に高階調な画像形成を可能とする画
像処理装置及びその画像処理方法の提供が実現する。即
ち、インターレース信号を、フィールド毎にその１つ前
のフィールドの画像信号を用いて１フレーム分の画像信
号とし、ディザ法で処理する際、ディザマトリックスの
パターンを１フィールド毎に逆順序にすることにより、
液晶表示装置のような低階調表示装置でも疑似的に高階
調化し、画質の改善をはかることができた。
【００５１】
【図１】本発明の一実施形態としての画像処理装置のブ
ロック構成図である。
ロック構成図である。
【図２】本発明の一実施形態としてのインターレース画
像信号の補間処理を説明する図である。
像信号の補間処理を説明する図である。
【図３】本発明の一実施形態としてのディザマトリック
スのしきい値を示す図である。
スのしきい値を示す図である。
【図４】本発明の一実施形態としてのディザマトリック
スのしきい値の配置を示す図である。
スのしきい値の配置を示す図である。
【図５】本発明の一実施形態としての中間調処理回路の
動作を説明する図である。
動作を説明する図である。
【図６】本発明の一実施形態としての中間調処理回路に
おける入力値、出力値、しきい値、そして見え方を示し
た図である。
おける入力値、出力値、しきい値、そして見え方を示し
た図である。
【図７】本発明の実施形態における第１の変形例として
のディザマトリックスのしきい値を示す図である。
のディザマトリックスのしきい値を示す図である。
【図８】本発明の実施形態における第１の変形例として
のディザマトリックスのしきい値の配置を示す図であ
る。
のディザマトリックスのしきい値の配置を示す図であ
る。
【図９】本発明の実施形態における第１の変形例として
の中間調処理回路における入力値、出力値、しきい値、
そして見え方を示した図である。
の中間調処理回路における入力値、出力値、しきい値、
そして見え方を示した図である。
【図１０】本発明の実施形態における第２の変形例とし
ての出力値としきい値の関係を示す図である。
ての出力値としきい値の関係を示す図である。
【図１１】本発明の実施形態における第２の変形例とし
ての中間調処理を説明する図である。
ての中間調処理を説明する図である。
【図１２】従来例としてのインターレース信号を説明す
る図である。
る図である。
【図１３】従来例としての中間調処理を行う画像処理回
路のブロック構成図である。
路のブロック構成図である。
【図１４】従来例としてのディザ法を説明する図であ
る。
る。
１，２１ 入力端子 ３，２３ Ａ／Ｄ変換回路 ５ 切り換えスイッチ ７ フィールドメモリ ９，２５ 中間調処理回路 １１ 制御回路 １３，２７ 出力端子 ２９，３１〜３４ ディザマトリックス
Claims (9)
- 【請求項１】 インターレース信号を、フィールド毎に
その１つ前のフィールドの画像信号を用いて１フレーム
分の画像信号を生成する画像信号生成手段と、 その１フレーム分の画像信号をディザ法で処理して画素
単位の情報を生成する処理手段とを備えており、そのデ
ィザ法に用いるしきい値を並べた２つの異なる行列を、
１フィールド毎に交互に用いることを特徴とする画像処
理装置。 - 【請求項２】 前記２つの異なる行列におけるしきい値
の配列は、一方の行列に対して他方の行列が逆順序であ
ることを特徴とする請求項１記載の画像処理装置。 - 【請求項３】 前記画像信号生成手段は、 アナログ信号である前記インターレース信号をデジタル
信号に変換する信号変換手段と、 前記デジタル信号を一時記憶し、１フィールド時間分遅
延させる遅延手段と、 その遅延手段により１フィールド時間分遅延したデジタ
ル信号と現在のフィールドのデジタル信号とを、前記イ
ンターレース信号における１ライン毎に交互に選択する
選択手段と、を備えていることを特徴とする請求項１ま
たは請求項２記載の画像処理装置。 - 【請求項４】 前記画素単位の情報は、１ビットのデジ
タル信号であることを特徴とする請求項１乃至請求項３
の何れかに記載の画像処理装置。 - 【請求項５】 前記処理手段には、その処理に用いる行
列が複数存在し、且つそれらのしきい値がそれぞれ異な
っており、更にその複数の行列と同数、且つしきい値の
配列が逆順序の行列が存在しており、これらの複数の行
列をそれぞれ１フィールド毎に交互に用いることにより
得られる信号を合成し、前記画素単位の情報として複数
ビットのデジタル信号を生成することを特徴とする請求
項１乃至請求項３の何れかに記載の画像処理装置。 - 【請求項６】 インターレース信号を、フィールド毎に
その１つ前のフィールドの画像信号を用いて１フレーム
分の画像信号を生成し、 その１フレーム分の画像信号をディザ法で処理して画素
単位の情報を生成する際、そのディザ法に用いるしきい
値を並べた行列のパターンを１フィールド毎に逆順序に
することを特徴とする画像処理方法。 - 【請求項７】 インターレース信号を、フィールド毎に
その１つ前のフィールドの画像信号を用いて１フレーム
分の画像信号を生成し、 その１フレーム分の画像信号をディザ法で処理して画素
単位の情報を生成する際、そのディザ法に用いるしきい
値を並べた２つの異なる行列を、１フィールド毎に交互
に用いることを特徴とする画像処理方法。 - 【請求項８】 前記２つの異なる行列におけるしきい値
の配列は、一方の行列に対して他方の行列が逆順序であ
ることを特徴とする請求項７記載の画像処理方法。 - 【請求項９】 前記１フレーム分の画像信号の生成は、 アナログ信号である前記インターレース信号をデジタル
信号に変換し、 前記デジタル信号を一時記憶して１フィールド時間分遅
延し、 その１フィールド時間分遅延させたデジタル信号と現在
のフィールドのデジタル信号とを、前記インターレース
信号における１ライン毎に交互に選択することにより生
成することを特徴とする請求項７または請求項８記載の
画像処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128379A JPH09311669A (ja) | 1996-05-23 | 1996-05-23 | 画像処理装置及びその画像処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128379A JPH09311669A (ja) | 1996-05-23 | 1996-05-23 | 画像処理装置及びその画像処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09311669A true JPH09311669A (ja) | 1997-12-02 |
Family
ID=14983369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128379A Withdrawn JPH09311669A (ja) | 1996-05-23 | 1996-05-23 | 画像処理装置及びその画像処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09311669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685815B1 (ko) * | 2005-02-18 | 2007-02-22 | 삼성에스디아이 주식회사 | 액정표시장치 |
| CN104240672A (zh) * | 2014-09-12 | 2014-12-24 | 京东方科技集团股份有限公司 | 一种视频处理装置及方法 |
| CN112750407A (zh) * | 2015-04-27 | 2021-05-04 | 伊英克公司 | 用于驱动显示系统的方法和设备 |
-
1996
- 1996-05-23 JP JP8128379A patent/JPH09311669A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685815B1 (ko) * | 2005-02-18 | 2007-02-22 | 삼성에스디아이 주식회사 | 액정표시장치 |
| CN104240672A (zh) * | 2014-09-12 | 2014-12-24 | 京东方科技集团股份有限公司 | 一种视频处理装置及方法 |
| US9697795B2 (en) | 2014-09-12 | 2017-07-04 | Boe Technology Group Co., Ltd. | Video processing device and method |
| CN112750407A (zh) * | 2015-04-27 | 2021-05-04 | 伊英克公司 | 用于驱动显示系统的方法和设备 |
| CN112750407B (zh) * | 2015-04-27 | 2023-11-07 | 伊英克公司 | 电光显示器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |