JP2901122B2 - Ｐｄｐ疑似階調表示回路 - Google Patents
Ｐｄｐ疑似階調表示回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、（Ｎ＋２）ビットから
なる入力映像信号をＮビットにして表示するようにした
ＰＤＰ等の表示装置において、現信号と補間データに係
る補間信号とを表示することにより擬似的にＮビット表
示における階調表示範囲を拡張するようにしたＰＤＰ疑
似階調表示回路に関する。
なる入力映像信号をＮビットにして表示するようにした
ＰＤＰ等の表示装置において、現信号と補間データに係
る補間信号とを表示することにより擬似的にＮビット表
示における階調表示範囲を拡張するようにしたＰＤＰ疑
似階調表示回路に関する。
【０００２】
【従来の技術】ＰＤＰ表示の場合、該ＰＤＰへの供給信
号はブラウン管の場合と異なりディジタル信号（パルス
駆動）である。従来においては入力映像信号が（Ｎ＋
２）ビットからなる場合に、ＰＤＰ自体の制約や回路の
合理化等からこれを上位Ｎビットの信号によりＰＤＰを
駆動する方法が実施されている。これを現実的な例で記
せば、入力映像信号が８ビット（Ｎが６）信号であって
も（この場合256 階調）、ＰＤＰの駆動信号はその制約
から６ビット（Ｎ）信号である（この場合64階調）とい
うことである。また、その表示法は図４に示すように、
インターレースの信号（奇数及び偶数フィールド）を２
度書きして、ノンインターレースとして表示している。
つまり、２画素で１画素分のデータを表示している。上
記のビット数において、入力映像信号を（Ｎ＋２）ビッ
ト、ＰＤＰ駆動信号はＮビットとした場合、この２ビッ
トの差から後者の信号階調再現範囲は前者の４分の１と
なる。このことは、Ｎビット信号の場合の１階調ごとの
変化は（Ｎ＋２）ビット信号に比して大きくなることを
意味するので、信号内容によっては不自然な階調変化が
目立つ場合がある。
号はブラウン管の場合と異なりディジタル信号（パルス
駆動）である。従来においては入力映像信号が（Ｎ＋
２）ビットからなる場合に、ＰＤＰ自体の制約や回路の
合理化等からこれを上位Ｎビットの信号によりＰＤＰを
駆動する方法が実施されている。これを現実的な例で記
せば、入力映像信号が８ビット（Ｎが６）信号であって
も（この場合256 階調）、ＰＤＰの駆動信号はその制約
から６ビット（Ｎ）信号である（この場合64階調）とい
うことである。また、その表示法は図４に示すように、
インターレースの信号（奇数及び偶数フィールド）を２
度書きして、ノンインターレースとして表示している。
つまり、２画素で１画素分のデータを表示している。上
記のビット数において、入力映像信号を（Ｎ＋２）ビッ
ト、ＰＤＰ駆動信号はＮビットとした場合、この２ビッ
トの差から後者の信号階調再現範囲は前者の４分の１と
なる。このことは、Ｎビット信号の場合の１階調ごとの
変化は（Ｎ＋２）ビット信号に比して大きくなることを
意味するので、信号内容によっては不自然な階調変化が
目立つ場合がある。
【０００３】
【発明が解決しようとする課題】本発明は、ＰＤＰ駆動
信号を従来と同ビット数（Ｎ）とした場合の前記不自然
な階調変化を改善するため、該Ｎビット構成では本来表
現することのできない中間階調を擬似的に作り、階調変
化が視覚上滑らかに見えるようにしたＰＤＰ疑似階調表
示回路を提供することを目的とする。
信号を従来と同ビット数（Ｎ）とした場合の前記不自然
な階調変化を改善するため、該Ｎビット構成では本来表
現することのできない中間階調を擬似的に作り、階調変
化が視覚上滑らかに見えるようにしたＰＤＰ疑似階調表
示回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、（Ｎ＋２）ビ
ットからなるインターレース方式の入力映像信号の上位
Ｎビットからなる信号を基に倍速ノンインターレース表
示するようにしたＰＤＰ表示装置において、前記（Ｎ＋
２）ビットからなる入力映像信号における現信号データ
の上位Ｎビットを「１」繰り上げてなるＮビット補間デ
ータを生成するためのＮビット加算器と、映像サンプリ
ング用クロック信号１周期の前半期間にあっては、前記
現信号データの上位Ｎビットデータを選択し、同クロッ
ク信号１周期の後半期間にあっては、前記現信号データ
の下位２ビットが「００」又は「０１」のときには同現
信号データの上位Ｎビットデータを選択し、同下位２ビ
ットが「１０」又は「１１」のときには前記Ｎビット補
間データを選択するように切り換わる切換回路と、前記
切換回路を切換制御する切換制御信号を生成する補間制
御回路と、前記切換回路より順次出力されるデータそれ
ぞれを、前記クロック信号１周期の前半期間に係るデー
タそれぞれからなるラインデータと、同後半期間に係る
データそれぞれからなるラインデータとに分けて記憶す
るラインメモリとを備え、前記ラインメモリより読み出
してなる前記クロック信号１周期の前半期間に係るデー
タそれぞれからなるラインデータをもとに表示したライ
ンの次のラインについては同後半期間に係るデータそれ
ぞれからなるラインデータをもとに表示するようにした
ＰＤＰ疑似階調表示回路を提供するものである。
ットからなるインターレース方式の入力映像信号の上位
Ｎビットからなる信号を基に倍速ノンインターレース表
示するようにしたＰＤＰ表示装置において、前記（Ｎ＋
２）ビットからなる入力映像信号における現信号データ
の上位Ｎビットを「１」繰り上げてなるＮビット補間デ
ータを生成するためのＮビット加算器と、映像サンプリ
ング用クロック信号１周期の前半期間にあっては、前記
現信号データの上位Ｎビットデータを選択し、同クロッ
ク信号１周期の後半期間にあっては、前記現信号データ
の下位２ビットが「００」又は「０１」のときには同現
信号データの上位Ｎビットデータを選択し、同下位２ビ
ットが「１０」又は「１１」のときには前記Ｎビット補
間データを選択するように切り換わる切換回路と、前記
切換回路を切換制御する切換制御信号を生成する補間制
御回路と、前記切換回路より順次出力されるデータそれ
ぞれを、前記クロック信号１周期の前半期間に係るデー
タそれぞれからなるラインデータと、同後半期間に係る
データそれぞれからなるラインデータとに分けて記憶す
るラインメモリとを備え、前記ラインメモリより読み出
してなる前記クロック信号１周期の前半期間に係るデー
タそれぞれからなるラインデータをもとに表示したライ
ンの次のラインについては同後半期間に係るデータそれ
ぞれからなるラインデータをもとに表示するようにした
ＰＤＰ疑似階調表示回路を提供するものである。
【０００５】
【作用】Ｎビット加算器では、（Ｎ＋２）ビットからな
る入力映像信号の上位Ｎビットのデータと、別に発生せ
しめたＮビット構成であって10進数表示の「１」のデー
タとを加算し、該加算データを補間データとする。切換
回路は、前記入力映像信号の上位Ｎビットからなる信号
と、前記補間データとを切り換える。この切り換え制御
は補間制御回路で生成した切換制御信号による。該補間
制御回路は、映像サンプリング用クロック信号１周期の
前半期間にあっては、前記現信号データの上位Ｎビット
データを選択し、同クロック信号１周期の後半期間にあ
っては、前記入力映像信号データの下位２ビットが「０
０」又は「０１」のときには同現信号データの上位Ｎビ
ットデータを選択し、同下位２ビットが「１０」又は
「１１」のときには前記Ｎビット補間データを選択する
ように切換回路を切換制御する。また、水平ブランキン
グ期間又はＮビット加算器がオーバフローとなってキャ
リア信号を発生したときには現信号データの上位Ｎビッ
トデータ側にセットするように切換制御する。上述よ
り、切換制御用の切換制御信号の周期は前記クロック信
号の周期の１／２（周波数としては２倍）である。 上記
切換回路よりのデータをラインメモリに記憶する。この
場合、同切換回路より順次出力されるデータそれぞれ
を、前記クロック信号１周期の前半期間に係るデータそ
れぞれからなるラインデータと、同後半期間に係るデー
タそれぞれからなるラインデータとに分けて記憶するよ
うにする。このラインメモリより読み出した前記クロッ
ク信号１周期の前半期間に係るデータそれぞれからなる
ラインデータをもとに表示したラインの次のラインにつ
いては同後半期間に係るデータそれぞれからなるライン
データをもとに表示する。これにより、視覚上、上記２
ラインの平均が表示されたように見える。
る入力映像信号の上位Ｎビットのデータと、別に発生せ
しめたＮビット構成であって10進数表示の「１」のデー
タとを加算し、該加算データを補間データとする。切換
回路は、前記入力映像信号の上位Ｎビットからなる信号
と、前記補間データとを切り換える。この切り換え制御
は補間制御回路で生成した切換制御信号による。該補間
制御回路は、映像サンプリング用クロック信号１周期の
前半期間にあっては、前記現信号データの上位Ｎビット
データを選択し、同クロック信号１周期の後半期間にあ
っては、前記入力映像信号データの下位２ビットが「０
０」又は「０１」のときには同現信号データの上位Ｎビ
ットデータを選択し、同下位２ビットが「１０」又は
「１１」のときには前記Ｎビット補間データを選択する
ように切換回路を切換制御する。また、水平ブランキン
グ期間又はＮビット加算器がオーバフローとなってキャ
リア信号を発生したときには現信号データの上位Ｎビッ
トデータ側にセットするように切換制御する。上述よ
り、切換制御用の切換制御信号の周期は前記クロック信
号の周期の１／２（周波数としては２倍）である。 上記
切換回路よりのデータをラインメモリに記憶する。この
場合、同切換回路より順次出力されるデータそれぞれ
を、前記クロック信号１周期の前半期間に係るデータそ
れぞれからなるラインデータと、同後半期間に係るデー
タそれぞれからなるラインデータとに分けて記憶するよ
うにする。このラインメモリより読み出した前記クロッ
ク信号１周期の前半期間に係るデータそれぞれからなる
ラインデータをもとに表示したラインの次のラインにつ
いては同後半期間に係るデータそれぞれからなるライン
データをもとに表示する。これにより、視覚上、上記２
ラインの平均が表示されたように見える。
【０００６】
【実施例】以下、図面に基づいて本発明によるＰＤＰ疑
似階調表示回路を説明する。図１は本発明によるＰＤＰ
疑似階調表示回路の一実施例を示す要部ブロック図、図
２は図１の理解のための説明図である。なお、図１は３
原色信号の１色についての回路図であり、従って、実際
には各色ごとに図１の回路を設ける。ここで図１におい
て、１はＮビット加算器、２は切換回路、３は補間制御
回路、４は倍速変換ラインメモリである。また、D1は
（Ｎ＋２）ビットからなる入力映像信号、D2は該D1の上
位Ｎビットからなる映像信号、D3は該D1の最下位より２
ビット目のデータである。なお、本実施例では入力映像
信号D1を８ビット構成の信号とし、従って、D2は６ビッ
ト構成の信号として説明する。
似階調表示回路を説明する。図１は本発明によるＰＤＰ
疑似階調表示回路の一実施例を示す要部ブロック図、図
２は図１の理解のための説明図である。なお、図１は３
原色信号の１色についての回路図であり、従って、実際
には各色ごとに図１の回路を設ける。ここで図１におい
て、１はＮビット加算器、２は切換回路、３は補間制御
回路、４は倍速変換ラインメモリである。また、D1は
（Ｎ＋２）ビットからなる入力映像信号、D2は該D1の上
位Ｎビットからなる映像信号、D3は該D1の最下位より２
ビット目のデータである。なお、本実施例では入力映像
信号D1を８ビット構成の信号とし、従って、D2は６ビッ
ト構成の信号として説明する。
【０００７】次に、本発明の動作について説明する。加
算器１の第１の入力端（A2〜A7）にはD2が、第２の入力
端（B2〜B7）にはD2と同ビット数であって10進数表示の
「１」（＝000001）が入力し、双方の加算データが出力
端（S2〜S7）に出力される。この加算データが補間デー
タとなる。ここで、補間データの性格につき説明する。
入力映像信号D1が８ビット信号の場合、その階調レベル
の変化範囲は図２のように表せる。そして、該D1の上位
６ビットがD2となるが、該D2としての最下位ビット（D1
では下位から３ビット目）はD1の４段階ごとで「１」繰
り上がり、その範囲内ではD1の下位２ビットの変化に関
わらず同レベル（階調）である。このことが、前述した
６ビット信号の階調変化範囲が８ビット信号に比して狭
くなる根拠である。
算器１の第１の入力端（A2〜A7）にはD2が、第２の入力
端（B2〜B7）にはD2と同ビット数であって10進数表示の
「１」（＝000001）が入力し、双方の加算データが出力
端（S2〜S7）に出力される。この加算データが補間デー
タとなる。ここで、補間データの性格につき説明する。
入力映像信号D1が８ビット信号の場合、その階調レベル
の変化範囲は図２のように表せる。そして、該D1の上位
６ビットがD2となるが、該D2としての最下位ビット（D1
では下位から３ビット目）はD1の４段階ごとで「１」繰
り上がり、その範囲内ではD1の下位２ビットの変化に関
わらず同レベル（階調）である。このことが、前述した
６ビット信号の階調変化範囲が８ビット信号に比して狭
くなる根拠である。
【０００８】本発明では、現信号D2に対し、「１」繰り
上げた（加算）信号を用意しておき、D1の下位２ビット
のデータが「１０」又は「１１」のときには「１」繰り
上げたデータ（６ビット構成）を映像信号（補間デー
タ）として選択するものである。そして、上記の中、現
信号に対し「１」繰り上げた加算データを得るためのも
のがＮビット加算器１であり、D1の最下位より２ビット
目のデータ（＝D3）に基づき現信号又は加算データのい
ずれかを選択切り換えるものが切換回路２である。切換
回路２には、かかる切り換えのため、第１の入力端（A2
〜A7）には現信号D2が、第２の入力端（B2〜B7）には加
算器１よりの加算データに係る信号がそれぞれ入力す
る。この切換回路２の切り換えに要する切換制御信号S1
は補間制御回路３により生成する。該補間制御回路３
は、本実施例では図示のように、ＮＡＮＤゲート3a、第
１のＯＲゲート3bおよび第２のＯＲゲート3cで構成して
いる。
上げた（加算）信号を用意しておき、D1の下位２ビット
のデータが「１０」又は「１１」のときには「１」繰り
上げたデータ（６ビット構成）を映像信号（補間デー
タ）として選択するものである。そして、上記の中、現
信号に対し「１」繰り上げた加算データを得るためのも
のがＮビット加算器１であり、D1の最下位より２ビット
目のデータ（＝D3）に基づき現信号又は加算データのい
ずれかを選択切り換えるものが切換回路２である。切換
回路２には、かかる切り換えのため、第１の入力端（A2
〜A7）には現信号D2が、第２の入力端（B2〜B7）には加
算器１よりの加算データに係る信号がそれぞれ入力す
る。この切換回路２の切り換えに要する切換制御信号S1
は補間制御回路３により生成する。該補間制御回路３
は、本実施例では図示のように、ＮＡＮＤゲート3a、第
１のＯＲゲート3bおよび第２のＯＲゲート3cで構成して
いる。
【０００９】そして、ＮＡＮＤゲート3aにはD1の最下位
より２ビット目のデータD3と、映像サンプリング用のク
ロック信号fs、第１のＯＲゲート3bには正極性の水平ブ
ランキング信号（HBLK）、更に第２のＯＲゲート3cには
Ｎビット加算器１よりオーバフロー時に発生するキャリ
ア信号（Co端）がそれぞれが入力し、所定の論理演算を
行わしめている。なお、クロック信号fsはその１周期の
前半（１／２）期間はＬ（ロー）レベル、同１周期の後
半（１／２）期間はＨ（ハイ）レベルの信号であり、キ
ャリア信号はオーバフロー時にＨ（ハイ）レベルとな
り、それ以外ではＬ（ロー）レベルとなる信号である。
以下、補間制御回路３の動作につき説明する。 上記のよ
うに、水平ブランキング信号（HBLK）は正極性であり、
映像期間はＬ（ロー）レベル、水平ブランキング期間で
はＨ（ハイ）レベルである。 最初に、映像期間であって
キャリア信号の非発生期間の場合、ＮＡＮＤゲート3aの
出力は、クロック信号fsの１周期の前半期間にあっては
２入力がともにＬであるのでＨとなる。従って、第１の
ＯＲゲート3b及び第２のＯＲゲート3cそれぞれの出力は
他端の入力レベルに関係なくＨとなる。つまり、補間制
御回路３としてＨ出力となる。これに対し、クロック信
号fsの１周期の後半期間にあっては、クロック信号fsが
ＨとなるのでＮＡＮＤゲート3aの出力はデータD3次第と
なる。即ち、同データD3が「１」（Ｈレベル）の場合に
はＮＡＮＤゲート3aの出力はＬとなり、同データD3が
「０」（Ｌレベル）の場合にはＮＡＮＤゲート3aの出力
はＨとなる。また、映像期間にあっては水平ブランキン
グ信号（HBLK）は前記よりＬである。従って、第１のＯ
Ｒゲート3b及び第２のＯＲゲート3cそれぞれの出力はＮ
ＡＮＤゲート3aの出力と同じになる。つまり、補間制御
回路３として、データD3が「１」の場合にはＬとなり、
同D3が「０」の場合にはＨとなる。 なお、データD3の
「１」にはデータD1の下位２ビットが「１０」及び「１
１」の双方を包含し、同「０」にはデータD1の下位２ビ
ットが「００」及び「０１」の双方を包含することは明
白である。 次に、水平ブランキング期間においては第１
のＯＲゲート3bの入力レベルがＨとなるのでＮＡＮＤゲ
ート3aの出力に関係無くその出力はＨとなる。これによ
り 、第２のＯＲゲート3cの出力もＨとなる。 また、Ｎビ
ット加算器１よりキャリア信号が出力された場合、第２
のＯＲゲート3cの出力はＨとなる。 このように、水平ブ
ランキング期間又はＮビット加算器１がオーバフロー状
態になったときには補間制御回路３はＨ出力となる。 上
記第２のＯＲゲート3cの出力S1が切換制御信号であり、
その周期はクロック信号fsの周期の１／２であり、周波
数では２倍である。周期が１／２になるのは、前述のよ
うに、クロック信号fsの１周期の前半と後半との２回に
ついて演算が行われるからである。 以上が補間制御回路
３の動作説明である。上記補間制御回路３よりの切換制
御信号S1で切り換わる切換回路２は、同信号S1がＨのと
きは現信号D2（A2〜A7）側へ、Ｌのときは補間データ
（B2〜B7）側へそれぞれセットされ、出力端（S2〜S7）
へ出力する。前記のように、切換制御信号S1の周波数は
クロック信号fsのそれに対し２倍であるので、その切換
出力はクロック信号fsの１周期に２データ（２画素分）
となる。つまり、元の信号（D1）の１画素に対し２画素
分のデータが出力される。この２画素分のデータのう
ち、最初のデータ（Daとする）は前記より常に現信号D2
（A2〜A7）が選択され、後のデータ（Dbとする）は切換
制御信号S1に従ったものとなる。このように、切換回路
２からは元の信号（D1）の１画素に対し２画素分のデー
タとなって順次出力され、後段に備えてなる倍速変換ラ
インメモリ４（以下、ラインメモリ４と記す）へ送られ
る。同ラインメモリ４は、上記切換回路２からのデータ
をDaの群のラインデータとDbの群のラインデータとに分
けて記憶する。これにより、ラインメモリ４に記憶され
るラインデータ量としては元の信号（D1）に対し２倍と
なる。 上述のように、ラインメモリ４にはDaの群のライ
ンデータとDbの群のラインデータとがペアーとなるよう
にして記憶される。 ラインメモリ４からの読み出しは、
先にDaの群のラインデータを読み出し、次いで、Dbの群
のラインデータを読み出す。この読み出しの速度はクロ
ック信号fsとの関係では２倍（倍速）となる。このよう
にラインメモリ４から読み出したデータ（出力）をもと
に表示する。従って、表示は、あるライン（上のライ
ン）に おいて先ずDaの群のラインデータが表示され、そ
のラインの次のライン（下のライン）にDbの群のライン
データが表示される。以降、このライン表示を繰り返
し、ノンインターレース表示する。 従来においてもこれ
と同様の方法で表示していたが、上記上のラインを構成
する各画素と下のラインを構成する各画素とは同じデー
タを表示（２度書き）していた。これに対し、本発明に
おいては、上のラインと下のラインとは必ずしも同じデ
ータではなく、下のラインについては各ラインを構成す
る各画素ごとにデータD3次第で上のラインのデータと同
じデータであったり、又は補間データの表示となる点に
おいて従来と相違する。この相違を１つの画素について
図示したものが図３であり、その効果を異にするがこれ
については後述する。
より２ビット目のデータD3と、映像サンプリング用のク
ロック信号fs、第１のＯＲゲート3bには正極性の水平ブ
ランキング信号（HBLK）、更に第２のＯＲゲート3cには
Ｎビット加算器１よりオーバフロー時に発生するキャリ
ア信号（Co端）がそれぞれが入力し、所定の論理演算を
行わしめている。なお、クロック信号fsはその１周期の
前半（１／２）期間はＬ（ロー）レベル、同１周期の後
半（１／２）期間はＨ（ハイ）レベルの信号であり、キ
ャリア信号はオーバフロー時にＨ（ハイ）レベルとな
り、それ以外ではＬ（ロー）レベルとなる信号である。
以下、補間制御回路３の動作につき説明する。 上記のよ
うに、水平ブランキング信号（HBLK）は正極性であり、
映像期間はＬ（ロー）レベル、水平ブランキング期間で
はＨ（ハイ）レベルである。 最初に、映像期間であって
キャリア信号の非発生期間の場合、ＮＡＮＤゲート3aの
出力は、クロック信号fsの１周期の前半期間にあっては
２入力がともにＬであるのでＨとなる。従って、第１の
ＯＲゲート3b及び第２のＯＲゲート3cそれぞれの出力は
他端の入力レベルに関係なくＨとなる。つまり、補間制
御回路３としてＨ出力となる。これに対し、クロック信
号fsの１周期の後半期間にあっては、クロック信号fsが
ＨとなるのでＮＡＮＤゲート3aの出力はデータD3次第と
なる。即ち、同データD3が「１」（Ｈレベル）の場合に
はＮＡＮＤゲート3aの出力はＬとなり、同データD3が
「０」（Ｌレベル）の場合にはＮＡＮＤゲート3aの出力
はＨとなる。また、映像期間にあっては水平ブランキン
グ信号（HBLK）は前記よりＬである。従って、第１のＯ
Ｒゲート3b及び第２のＯＲゲート3cそれぞれの出力はＮ
ＡＮＤゲート3aの出力と同じになる。つまり、補間制御
回路３として、データD3が「１」の場合にはＬとなり、
同D3が「０」の場合にはＨとなる。 なお、データD3の
「１」にはデータD1の下位２ビットが「１０」及び「１
１」の双方を包含し、同「０」にはデータD1の下位２ビ
ットが「００」及び「０１」の双方を包含することは明
白である。 次に、水平ブランキング期間においては第１
のＯＲゲート3bの入力レベルがＨとなるのでＮＡＮＤゲ
ート3aの出力に関係無くその出力はＨとなる。これによ
り 、第２のＯＲゲート3cの出力もＨとなる。 また、Ｎビ
ット加算器１よりキャリア信号が出力された場合、第２
のＯＲゲート3cの出力はＨとなる。 このように、水平ブ
ランキング期間又はＮビット加算器１がオーバフロー状
態になったときには補間制御回路３はＨ出力となる。 上
記第２のＯＲゲート3cの出力S1が切換制御信号であり、
その周期はクロック信号fsの周期の１／２であり、周波
数では２倍である。周期が１／２になるのは、前述のよ
うに、クロック信号fsの１周期の前半と後半との２回に
ついて演算が行われるからである。 以上が補間制御回路
３の動作説明である。上記補間制御回路３よりの切換制
御信号S1で切り換わる切換回路２は、同信号S1がＨのと
きは現信号D2（A2〜A7）側へ、Ｌのときは補間データ
（B2〜B7）側へそれぞれセットされ、出力端（S2〜S7）
へ出力する。前記のように、切換制御信号S1の周波数は
クロック信号fsのそれに対し２倍であるので、その切換
出力はクロック信号fsの１周期に２データ（２画素分）
となる。つまり、元の信号（D1）の１画素に対し２画素
分のデータが出力される。この２画素分のデータのう
ち、最初のデータ（Daとする）は前記より常に現信号D2
（A2〜A7）が選択され、後のデータ（Dbとする）は切換
制御信号S1に従ったものとなる。このように、切換回路
２からは元の信号（D1）の１画素に対し２画素分のデー
タとなって順次出力され、後段に備えてなる倍速変換ラ
インメモリ４（以下、ラインメモリ４と記す）へ送られ
る。同ラインメモリ４は、上記切換回路２からのデータ
をDaの群のラインデータとDbの群のラインデータとに分
けて記憶する。これにより、ラインメモリ４に記憶され
るラインデータ量としては元の信号（D1）に対し２倍と
なる。 上述のように、ラインメモリ４にはDaの群のライ
ンデータとDbの群のラインデータとがペアーとなるよう
にして記憶される。 ラインメモリ４からの読み出しは、
先にDaの群のラインデータを読み出し、次いで、Dbの群
のラインデータを読み出す。この読み出しの速度はクロ
ック信号fsとの関係では２倍（倍速）となる。このよう
にラインメモリ４から読み出したデータ（出力）をもと
に表示する。従って、表示は、あるライン（上のライ
ン）に おいて先ずDaの群のラインデータが表示され、そ
のラインの次のライン（下のライン）にDbの群のライン
データが表示される。以降、このライン表示を繰り返
し、ノンインターレース表示する。 従来においてもこれ
と同様の方法で表示していたが、上記上のラインを構成
する各画素と下のラインを構成する各画素とは同じデー
タを表示（２度書き）していた。これに対し、本発明に
おいては、上のラインと下のラインとは必ずしも同じデ
ータではなく、下のラインについては各ラインを構成す
る各画素ごとにデータD3次第で上のラインのデータと同
じデータであったり、又は補間データの表示となる点に
おいて従来と相違する。この相違を１つの画素について
図示したものが図３であり、その効果を異にするがこれ
については後述する。
【００１０】
【発明の効果】以上説明したように本発明によれば、現
信号から補間信号を生成し、現信号と併せて表示するの
で以下に述べる効果が生じる。図３は前記実施例の説明
と同様にD1を８ビット信号、D2を６ビット信号とした場
合の本発明の効果を従来法と比較した場合を概念的に表
した図である。図３において、（Ａ）および（Ｂ）は従
来法による表示であり、（Ａ）は映像信号D1の階調（図
２参照）を「４」とした場合、（Ｂ）は同・「８」とし
た場合を表し、（Ｃ）は本発明による表示であり信号階
調を「６」とした場合を表したものである。６ビット信
号では前述したように、８ビット信号の全てを表示する
ことはできない。例えば、８ビット信号の６や10等のよ
うな中間階調である。従って、（Ａ）の「４」表示は８
ビット信号の階調「４〜７」を包含し、（Ｂ）の「８」
表示は８ビット信号の階調「８〜11」を包含する。従来
はこの階調で２度書きする。本発明に係る（Ｃ）におい
て、D1の階調が「６」の場合、従来法と同様の「４」を
初めに現信号として表示し、次に補間信号として１階調
繰り上げた「８」の表示がなされる。この表示により視
覚上両者の平均「６」が表示されたように見える。これ
を信号の波形上から表現すると、（Ｄ）に示すように、
本来表現出来ない「６」の階調を表示したのと同様の効
果となる。つまり、本発明により階調の再現範囲を拡張
することができるようになる。図１の実施例では各色ご
とに従来法の階調再現範囲を２倍に拡張することができ
る。従って、３色合計で８倍（約200 万色）に拡張する
ことができる。以上から、本発明はＰＤＰ等、ディジタ
ル信号で駆動する表示装置の画質向上に寄与するところ
が大きい。
信号から補間信号を生成し、現信号と併せて表示するの
で以下に述べる効果が生じる。図３は前記実施例の説明
と同様にD1を８ビット信号、D2を６ビット信号とした場
合の本発明の効果を従来法と比較した場合を概念的に表
した図である。図３において、（Ａ）および（Ｂ）は従
来法による表示であり、（Ａ）は映像信号D1の階調（図
２参照）を「４」とした場合、（Ｂ）は同・「８」とし
た場合を表し、（Ｃ）は本発明による表示であり信号階
調を「６」とした場合を表したものである。６ビット信
号では前述したように、８ビット信号の全てを表示する
ことはできない。例えば、８ビット信号の６や10等のよ
うな中間階調である。従って、（Ａ）の「４」表示は８
ビット信号の階調「４〜７」を包含し、（Ｂ）の「８」
表示は８ビット信号の階調「８〜11」を包含する。従来
はこの階調で２度書きする。本発明に係る（Ｃ）におい
て、D1の階調が「６」の場合、従来法と同様の「４」を
初めに現信号として表示し、次に補間信号として１階調
繰り上げた「８」の表示がなされる。この表示により視
覚上両者の平均「６」が表示されたように見える。これ
を信号の波形上から表現すると、（Ｄ）に示すように、
本来表現出来ない「６」の階調を表示したのと同様の効
果となる。つまり、本発明により階調の再現範囲を拡張
することができるようになる。図１の実施例では各色ご
とに従来法の階調再現範囲を２倍に拡張することができ
る。従って、３色合計で８倍（約200 万色）に拡張する
ことができる。以上から、本発明はＰＤＰ等、ディジタ
ル信号で駆動する表示装置の画質向上に寄与するところ
が大きい。
【図１】本発明によるＰＤＰ疑似階調表示回路の一実施
例を示す要部ブロック図である。
例を示す要部ブロック図である。
【図２】図１の説明図である。
【図３】本発明によるＰＤＰ疑似階調表示回路の効果を
概念的に表した図である。
概念的に表した図である。
【図４】従来のＰＤＰ表示の原理説明図である。
１ Ｎビット加算器 ２ 切換回路 ３ 補間制御回路 ４ 倍速変換ラインメモリ 3a ＮＡＮＤゲート 3b 第１のＯＲゲート 3c 第２のＯＲゲート S1 切換制御信号
Claims (2)
- 【請求項１】 （Ｎ＋２）ビットからなるインターレー
ス方式の入力映像信号の上位Ｎビットからなる信号を基
に倍速ノンインターレース表示するようにしたＰＤＰ表
示装置において、前記（Ｎ＋２）ビットからなる入力映
像信号における現信号データの上位Ｎビットを「１」繰
り上げてなるＮビット補間データを生成するためのＮビ
ット加算器と、映像サンプリング用クロック信号１周期
の前半期間にあっては、前記現信号データの上位Ｎビッ
トデータを選択し、同クロック信号１周期の後半期間に
あっては、前記現信号データの下位２ビットが「００」
又は「０１」のときには同現信号データの上位Ｎビット
データを選択し、同下位２ビットが「１０」又は「１
１」のときには前記Ｎビット補間データを選択するよう
に切り換わる切換回路と、前記切換回路を切換制御する
切換制御信号を生成する補間制御回路と、前記切換回路
より順次出力されるデータそれぞれを、前記クロック信
号１周期の前半期間に係るデータそれぞれからなるライ
ンデータと、同後半期間に係るデータそれぞれからなる
ラインデータとに分けて記憶するラインメモリとを備
え、前記ラインメモリより読み出してなる前記クロック
信号１周期の前半期間に係るデータそれぞれからなるラ
インデータをもとに表示したラインの次のラインについ
ては同後半期間に係るデータそれぞれからなるラインデ
ータをもとに表示するようにしたことを特徴とするＰＤ
Ｐ疑似階調表示回路。 - 【請求項２】 前記補間制御回路を、一端に前記クロッ
ク信号が入力し、他端に前記入力映像信号に係る（Ｎ＋
２）ビットの最下位より２ビット目のデータが入力する
ＮＡＮＤゲートと、一端に前記ＮＡＮＤゲートの出力信
号が入力し、他端に正極性の水平ブランキング信号が入
力した第１のＯＲゲートと、一端に前記第１のＯＲゲー
トの出力信号が入力し、他端に前記Ｎビット加算器より
オーバフロー時に出力されるキャリア信号が入力した第
２のＯＲゲートとで構成し、前記入力映像信号に係る
（Ｎ＋２）ビットの最下位より２ビット目のデータが
「０」のとき、または水平ブランキング期間、または前
記キャリア信号入力時には前記現信号データの上位Ｎビ
ットデータ側を選択し、映像期間且つ前記キャリア信号
非入力時であって前記入力映像信号に係る（Ｎ＋２）ビ
ットの最下位より２ビット目のデータが「１」のときに
は前記Ｎビット補間データ側を選択するように前 記切換
回路を設定するようにしたことを特徴とする請求項１記
載のＰＤＰ疑似階調表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118779A JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118779A JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332403A JPH06332403A (ja) | 1994-12-02 |
| JP2901122B2 true JP2901122B2 (ja) | 1999-06-07 |
Family
ID=14744876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118779A Expired - Fee Related JP2901122B2 (ja) | 1993-05-20 | 1993-05-20 | Ｐｄｐ疑似階調表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901122B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403516B1 (ko) * | 1998-09-30 | 2003-12-18 | 주식회사 대우일렉트로닉스 | 피디피 티브이의 데이터 인터페이스 회로 |
-
1993
- 1993-05-20 JP JP5118779A patent/JP2901122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06332403A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |