JP2717542B2 - Ｍｏｓトランジスタブリッジを制御するための回路と方法 - Google Patents
Ｍｏｓトランジスタブリッジを制御するための回路と方法Info
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
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Description
【発明の詳細な説明】 この発明はMOSトランジスタブリッジ回路に関する。
公知のように、MOSトランジスタブリッジ回路は４つ
のトランジスタを含み、各々は並列に各フライバックダ
イオードに接続され、ゲート端子で、３つの入力信号に
従ってトランジスタのスイッチングを確実にし、所望の
動作を得るように企図されている回路によって制御さ
れ、所望の電流および／または電圧レベルで負荷に電力
を供給する。
のトランジスタを含み、各々は並列に各フライバックダ
イオードに接続され、ゲート端子で、３つの入力信号に
従ってトランジスタのスイッチングを確実にし、所望の
動作を得るように企図されている回路によって制御さ
れ、所望の電流および／または電圧レベルで負荷に電力
を供給する。
この型の公知の回路が、第１図に示されている。ここ
では、MOSトランジスタ１−４は、各ダイオード５−８
とともに、入力IN1,IN2およびENに現われる信号に従っ
て、ANDゲート11−14によって駆動される。各変換器要
素15および16は、同じ分岐のトランジスタを駆動するAN
Dゲートのスイッチング入力を接続し、それらが同時に
オンするのを妨げる。ブリッジの横腕上には、誘導負荷
９が設けられ、ブリッジは供給電圧Vccと抵抗器10を介
して接地との間に接続されている。
では、MOSトランジスタ１−４は、各ダイオード５−８
とともに、入力IN1,IN2およびENに現われる信号に従っ
て、ANDゲート11−14によって駆動される。各変換器要
素15および16は、同じ分岐のトランジスタを駆動するAN
Dゲートのスイッチング入力を接続し、それらが同時に
オンするのを妨げる。ブリッジの横腕上には、誘導負荷
９が設けられ、ブリッジは供給電圧Vccと抵抗器10を介
して接地との間に接続されている。
第１図の回路の動作は、各MOSトランジスタがそのゲ
ート端子にハイ信号を受信すれば、それはオン状態であ
り、逆にそれがロー信号を受信すればオフである。した
がって、各分岐では、可能化信号ENと制御またはスイッ
チング入力IN1,IN2の双方がハイのとき、上のトランジ
スタはオンである。逆に、各分岐の下のトランジスタが
オンであれば、そのとき制御またはスイッチング信号は
ロー状態であるが、可能化信号は常にハイである。さら
に、可能化信号はロー状態であれば、４つのトランジス
タすべてを同時にオフすることができる。
ート端子にハイ信号を受信すれば、それはオン状態であ
り、逆にそれがロー信号を受信すればオフである。した
がって、各分岐では、可能化信号ENと制御またはスイッ
チング入力IN1,IN2の双方がハイのとき、上のトランジ
スタはオンである。逆に、各分岐の下のトランジスタが
オンであれば、そのとき制御またはスイッチング信号は
ロー状態であるが、可能化信号は常にハイである。さら
に、可能化信号はロー状態であれば、４つのトランジス
タすべてを同時にオフすることができる。
第１図はまた、各トランジスタに並列に接続されるダ
イオード５−８を示す。これらのダイオードは、たとえ
ば、パワーMOSトランジスタ（DMOS）の製造において得
られる真性ダイオードによって形成されていてもよい。
イオード５−８を示す。これらのダイオードは、たとえ
ば、パワーMOSトランジスタ（DMOS）の製造において得
られる真性ダイオードによって形成されていてもよい。
したがって、各MOSトランジスタのゲート端子にハイ
信号があれば、トランジスタはオンであり、逆動作領域
に介在してそれを横切る電圧の周遊を限定する真性ドレ
イン−ソースダイオードと並列の、トランジスタのRDs
（ON）に等しい値の抵抗器のように振舞う。逆に、MOS
トランジスタが、VGs＝０でオフのとき、等価回路がダ
イオードによってのみ構成され、それは従ってMOSトラ
ンジスタの通常の動作のそれとは逆方向で電流を導くこ
とができる。
信号があれば、トランジスタはオンであり、逆動作領域
に介在してそれを横切る電圧の周遊を限定する真性ドレ
イン−ソースダイオードと並列の、トランジスタのRDs
（ON）に等しい値の抵抗器のように振舞う。逆に、MOS
トランジスタが、VGs＝０でオフのとき、等価回路がダ
イオードによってのみ構成され、それは従ってMOSトラ
ンジスタの通常の動作のそれとは逆方向で電流を導くこ
とができる。
第２図は、電流IDsの電圧VDsに対する動きを図示し、
そこにおいて、傾斜RDs（ON）の直線であるカーブＩ
は、オン状態のMOSトランジスタの抵抗の動きをプロッ
トし、一方カーブIIは、トランジスタがオフのときの、
ダイオードの典型的な動きを図示する。第２図のプロッ
トより、次のことが明らかである。すなわち、MOSトラ
ンジスタのオフの状態でのフライバック中の負の電流I1
で、動作電圧V2が得られ、それゆえ、Pdiss1＝V2.I1に
等しい電力消費を必然的に伴なう。
そこにおいて、傾斜RDs（ON）の直線であるカーブＩ
は、オン状態のMOSトランジスタの抵抗の動きをプロッ
トし、一方カーブIIは、トランジスタがオフのときの、
ダイオードの典型的な動きを図示する。第２図のプロッ
トより、次のことが明らかである。すなわち、MOSトラ
ンジスタのオフの状態でのフライバック中の負の電流I1
で、動作電圧V2が得られ、それゆえ、Pdiss1＝V2.I1に
等しい電力消費を必然的に伴なう。
説明された型のブリッジ回路は、負荷、特に、モータ
のような誘導負荷を駆動するのに広く用いられるが、図
示されたような行動のため、削減されることが望まし
い、過度の電力消費を有することがある。
のような誘導負荷を駆動するのに広く用いられるが、図
示されたような行動のため、削減されることが望まし
い、過度の電力消費を有することがある。
したがって、この発明の狙いは、より低い消費で、公
知のブリッジで、高速電流フライバックを提供すること
ができる、MOSトランジスタブリッジ回路を提供するこ
とであり、それによって多数の応用に使用することがで
きる。
知のブリッジで、高速電流フライバックを提供すること
ができる、MOSトランジスタブリッジ回路を提供するこ
とであり、それによって多数の応用に使用することがで
きる。
この狙いの範囲内で、この発明の特定の目的は、簡単
でたやすく生産可能な要素によって制御され得るブリッ
ジ回路を提供することであり、それによって公知のそれ
に比べて同程度の複雑さの、または少し大きいだけの全
体回路を得ることができる。
でたやすく生産可能な要素によって制御され得るブリッ
ジ回路を提供することであり、それによって公知のそれ
に比べて同程度の複雑さの、または少し大きいだけの全
体回路を得ることができる。
特に、この発明の目的は、どんな状態でも信頼性ある
動作を有するブリッジ回路を供することである。
動作を有するブリッジ回路を供することである。
示された狙い、述べられた目的および以下で明らかに
なるであろうその他のことは、前掲の請求の範囲によっ
て規定される、MOSトランジスタブリッジ回路によって
達成される。
なるであろうその他のことは、前掲の請求の範囲によっ
て規定される、MOSトランジスタブリッジ回路によって
達成される。
実際、この発明は、関連ダイオードのスイッチオン電
圧に対して、より低い電圧での通常の動作のそれとは反
対の方向で電流を導くために、MOSトランジスタがフラ
イバック中に動作し続けるなら、そのブリッジ回路はよ
り小さい消費を有するという観察に基づいている。
圧に対して、より低い電圧での通常の動作のそれとは反
対の方向で電流を導くために、MOSトランジスタがフラ
イバック中に動作し続けるなら、そのブリッジ回路はよ
り小さい消費を有するという観察に基づいている。
それゆえ、この発明によれば、高速電流フライバック
を得るためのブリッジ回路は、可能化信号に作用するこ
とによってはオフされず、４つのトランジスタの２つ
が、第２図のカーブＩの第３象限に従い続けるように駆
動され、そのため逆電流I1では、トランジスタを横切る
電圧はV1で、オン状態の各MOSトランジスタでは、消費
される電力は以下のようであり、 Pdiss2＝V1.I1 それゆえ、以下に等しい消費された電力削減を得る。
を得るためのブリッジ回路は、可能化信号に作用するこ
とによってはオフされず、４つのトランジスタの２つ
が、第２図のカーブＩの第３象限に従い続けるように駆
動され、そのため逆電流I1では、トランジスタを横切る
電圧はV1で、オン状態の各MOSトランジスタでは、消費
される電力は以下のようであり、 Pdiss2＝V1.I1 それゆえ、以下に等しい消費された電力削減を得る。
Pdiss＝（V2−V1）I1 この発明のさらなる特徴と利点は、添付の図面で非限
定的な例示としてのみ図示される、好ましいがそれに限
られない実施例の説明によって明らかになるであろう。
定的な例示としてのみ図示される、好ましいがそれに限
られない実施例の説明によって明らかになるであろう。
第３図を参照すると、この発明に係るブリッジ回路
は、公知の回路と全く同様の中央部分を含み、その要素
は一貫性のために、同じ参照番号が与えられている。さ
らに、所望の領域でこのブリッジ回路を動作するための
駆動部分を含む。
は、公知の回路と全く同様の中央部分を含み、その要素
は一貫性のために、同じ参照番号が与えられている。さ
らに、所望の領域でこのブリッジ回路を動作するための
駆動部分を含む。
詳細に言えば、第３図の回路は、さらに、４つのMOS
パワートランジスタ１−４を含み、各々は、（たとえば
DMOSトランジスタの真性ダイオードによって構成され
る）各ダイオード５−８と関連し、ゲート端子において
各ANDゲート11−14によって制御される。公知の回路に
おけるように、各ANDゲートは、信号ENを受信する第１
の可能化入力と、関連トランジスタをオンまたはオフ状
態に駆動するための第２の制御またはスイッチ入力を有
する。詳細にいうと、ゲート11は、変換器15によって変
換され、ゲート12にも供給される信号IN1を入力で受信
し、一方、ゲート13は、変換器16によって変換され、ゲ
ート14にも供給される信号IN2を入力で受信する。第１
図に見るように、ブリッジ回路は、供給電圧Vccと、抵
抗器10を介して接地との間に接続され、一方、９は誘導
負荷を示す。
パワートランジスタ１−４を含み、各々は、（たとえば
DMOSトランジスタの真性ダイオードによって構成され
る）各ダイオード５−８と関連し、ゲート端子において
各ANDゲート11−14によって制御される。公知の回路に
おけるように、各ANDゲートは、信号ENを受信する第１
の可能化入力と、関連トランジスタをオンまたはオフ状
態に駆動するための第２の制御またはスイッチ入力を有
する。詳細にいうと、ゲート11は、変換器15によって変
換され、ゲート12にも供給される信号IN1を入力で受信
し、一方、ゲート13は、変換器16によって変換され、ゲ
ート14にも供給される信号IN2を入力で受信する。第１
図に見るように、ブリッジ回路は、供給電圧Vccと、抵
抗器10を介して接地との間に接続され、一方、９は誘導
負荷を示す。
この発明によると、ブリッジ回路を動作領域でより低
い消費で駆動するように企図されている、高速フライバ
ック制御部がその回路に設けられている。詳細にいう
と、制御部は、負荷を流れる電流が０に削減されたとき
にのみ、ブリッジのトランジスタをオフにするために、
入力が高速フライバック信号FFWを受信し、出力で可能
化信号ENを供給する遅延手段と、フライバック中の、MO
Sトランジスタのオンを確実にするスイッチング部を含
む。
い消費で駆動するように企図されている、高速フライバ
ック制御部がその回路に設けられている。詳細にいう
と、制御部は、負荷を流れる電流が０に削減されたとき
にのみ、ブリッジのトランジスタをオフにするために、
入力が高速フライバック信号FFWを受信し、出力で可能
化信号ENを供給する遅延手段と、フライバック中の、MO
Sトランジスタのオンを確実にするスイッチング部を含
む。
それゆえ、第３図を参照すると、その回路は、ANDゲ
ート13の入力IN2に直接接続され、変換器20とORゲート2
1を介して、ゲート11の入力IN1に接続される、FFWで示
される高速フライバック入力を有する。高速フライバッ
ク入力は、さらに、可能化信号ENを発生する遅延回路に
接続されている。詳細にいうと、入力FFWは、線37を介
してORゲート38に、変換器36を介してNANDゲート35に接
続され、その出力は、ORゲート38の第２の入力にもって
来られ、NANDゲートの第２の入力は、抵抗器10に接続さ
れる零検出器回路30の出力に接続される。
ート13の入力IN2に直接接続され、変換器20とORゲート2
1を介して、ゲート11の入力IN1に接続される、FFWで示
される高速フライバック入力を有する。高速フライバッ
ク入力は、さらに、可能化信号ENを発生する遅延回路に
接続されている。詳細にいうと、入力FFWは、線37を介
してORゲート38に、変換器36を介してNANDゲート35に接
続され、その出力は、ORゲート38の第２の入力にもって
来られ、NANDゲートの第２の入力は、抵抗器10に接続さ
れる零検出器回路30の出力に接続される。
図示された例示の回路は、ゲート11および12の、すな
わち、トランジスタ１および２のスイッチングを、通常
動作中に制御することを企図される構成要素によって完
成し、その結果、負荷９を流れる電流は第４図に示され
るような波形を有する。前記構成要素は、その正の入力
で抵抗器10に接続される比較器22を含み、前記抵抗器に
存在する電圧降下を検出するが、それは負荷を流れる電
流に比例する。また比較器はその負の入力端子で基準電
圧VREFに接続される。比較器22の出力は、フリップフロ
ップ23のリセット入力Ｒに搬送され、そのセット入力
は、発振器24の出力に接続され、その出力はORゲート
21の第２の入力にもって来られる。もちろん、構成要素
21−24は、図示された方向で電流が負荷を流れることを
確実にするように企図され、図示されたものとは反対の
方向に負荷を流れる電流の同様の制御を得るために、２
重にされ、適当に接続され、高速フライバック入力FFW
と入力IN2との間に挿入されてもよい。前記回路は、さ
らに、他の駆動システム、または、公知の回路に似た、
所望の値および動きで負荷電流を得るようにされている
回路と取替えられてもよい。
わち、トランジスタ１および２のスイッチングを、通常
動作中に制御することを企図される構成要素によって完
成し、その結果、負荷９を流れる電流は第４図に示され
るような波形を有する。前記構成要素は、その正の入力
で抵抗器10に接続される比較器22を含み、前記抵抗器に
存在する電圧降下を検出するが、それは負荷を流れる電
流に比例する。また比較器はその負の入力端子で基準電
圧VREFに接続される。比較器22の出力は、フリップフロ
ップ23のリセット入力Ｒに搬送され、そのセット入力
は、発振器24の出力に接続され、その出力はORゲート
21の第２の入力にもって来られる。もちろん、構成要素
21−24は、図示された方向で電流が負荷を流れることを
確実にするように企図され、図示されたものとは反対の
方向に負荷を流れる電流の同様の制御を得るために、２
重にされ、適当に接続され、高速フライバック入力FFW
と入力IN2との間に挿入されてもよい。前記回路は、さ
らに、他の駆動システム、または、公知の回路に似た、
所望の値および動きで負荷電流を得るようにされている
回路と取替えられてもよい。
したがって、示された例示を参照すると、最初、高速
フライバック信号がローからハイにスイッチすると、そ
れはすぐに、線37およびORゲート38の出力39を介して、
可能化信号のスイッチオンを引き起こす。したがって、
ゲート11ないし14が可能化されると、入力IN1およびIN2
に現われる信号は、それらの動作状態を、したがって関
連トランジスタのそれを決定する。それゆえ、最初に、
時間t0（第４図参照）の後、入力IN2はハイで、入力IN1
はローで（フリップフロップ23の出力はこのときローで
ある）、電流はトランジスタ３、前記負荷９およびトラ
ンジスタ２さらに抵抗器10を介して、負荷に提供され
る。この位相の間、負荷の電流は線形に増え、抵抗器10
を横切る電圧が増す。この位相は、瞬間t1まで続き、そ
の時点では、比較器22が、抵抗器10の電圧Vsと基準電圧
VREFが等しいことを検出し、それゆえリセット信号をフ
リップフロップ23に送り、フリップフロップはそこでス
イッチされ、ハイ信号をORゲート21に送る。したがっ
て、信号IN1はハイ状態にスイッチし、トランジスタ１
を通る電流フライバックを伴って、トランジスタ１のス
イッチオンとトランジスタ２のスイッチオフを引き起こ
す。この位相の間は、したがって、負荷を流れる電流
が、第４図に見られるように、t1とt2間の時間間隔で線
形に減少する。したがって、瞬間t2において、発振器24
はフリップフロップ23にセットパルスを供給し、フリッ
プフロップはそれゆえまたスイッチして、ORゲート21の
入力にロー信号を送る。ORゲートまたゲート11にロー信
号を送り、それゆえトランジスタ１のスイッチオフとト
ランジスタ２のスイッチオンを引き起こす。この動き
は、ハイ信号が入力FFWにある限り続く。
フライバック信号がローからハイにスイッチすると、そ
れはすぐに、線37およびORゲート38の出力39を介して、
可能化信号のスイッチオンを引き起こす。したがって、
ゲート11ないし14が可能化されると、入力IN1およびIN2
に現われる信号は、それらの動作状態を、したがって関
連トランジスタのそれを決定する。それゆえ、最初に、
時間t0（第４図参照）の後、入力IN2はハイで、入力IN1
はローで（フリップフロップ23の出力はこのときローで
ある）、電流はトランジスタ３、前記負荷９およびトラ
ンジスタ２さらに抵抗器10を介して、負荷に提供され
る。この位相の間、負荷の電流は線形に増え、抵抗器10
を横切る電圧が増す。この位相は、瞬間t1まで続き、そ
の時点では、比較器22が、抵抗器10の電圧Vsと基準電圧
VREFが等しいことを検出し、それゆえリセット信号をフ
リップフロップ23に送り、フリップフロップはそこでス
イッチされ、ハイ信号をORゲート21に送る。したがっ
て、信号IN1はハイ状態にスイッチし、トランジスタ１
を通る電流フライバックを伴って、トランジスタ１のス
イッチオンとトランジスタ２のスイッチオフを引き起こ
す。この位相の間は、したがって、負荷を流れる電流
が、第４図に見られるように、t1とt2間の時間間隔で線
形に減少する。したがって、瞬間t2において、発振器24
はフリップフロップ23にセットパルスを供給し、フリッ
プフロップはそれゆえまたスイッチして、ORゲート21の
入力にロー信号を送る。ORゲートまたゲート11にロー信
号を送り、それゆえトランジスタ１のスイッチオフとト
ランジスタ２のスイッチオンを引き起こす。この動き
は、ハイ信号が入力FFWにある限り続く。
次に、瞬間t7において、高速フライバック入力信号
が、負荷における高速電流フライバックと、回路のスイ
ッチオフを得るために、ロー状態にスイッチすると仮定
する。上記で説明されたように、この位相は、先行技術
によって、４つのゲート11−14を、それから関連トラン
ジスタ１−４を同時にスイッチオフする可能化信号ENに
直接作用することによって得られた。この制御によっ
て、電源電圧が、以下の法則に係る電流の迅速な削減を
得るために、適切な符号で負荷に与えられる。
が、負荷における高速電流フライバックと、回路のスイ
ッチオフを得るために、ロー状態にスイッチすると仮定
する。上記で説明されたように、この位相は、先行技術
によって、４つのゲート11−14を、それから関連トラン
ジスタ１−４を同時にスイッチオフする可能化信号ENに
直接作用することによって得られた。この制御によっ
て、電源電圧が、以下の法則に係る電流の迅速な削減を
得るために、適切な符号で負荷に与えられる。
ここにおいて、Ｌは負荷のインダクタンスを示す。事
実、示された方向で負荷を流れる電流で、MOSパワート
ランジスタ１−４をスイッチオフすることは、さらなる
制御または同期を必要とせずに、抵抗器10、ダイオード
８、負荷９およびダイオード５を介して電流の完全な削
減に至るまで、電流をフライバックして、真性ダイオー
ド５および８のスイッチオンを引き起こした。前記公知
の制御では、２つのダイオード５および８に存在する電
圧降下に関連する消費がこのように得られるが、前に示
したように、これは特定の応用においては問題を必然的
に伴なう。
実、示された方向で負荷を流れる電流で、MOSパワート
ランジスタ１−４をスイッチオフすることは、さらなる
制御または同期を必要とせずに、抵抗器10、ダイオード
８、負荷９およびダイオード５を介して電流の完全な削
減に至るまで、電流をフライバックして、真性ダイオー
ド５および８のスイッチオンを引き起こした。前記公知
の制御では、２つのダイオード５および８に存在する電
圧降下に関連する消費がこのように得られるが、前に示
したように、これは特定の応用においては問題を必然的
に伴なう。
しかし、この発明によれば、迅速な電流フライバック
は、駆動トランジスタのスイッチオフおよび各ダイオー
ドを介する伝導によってもはや得られず、MOSトランジ
スタを適切にスイッチすることによって得られ、そのた
めそれらはそれ自身フライバック動作し、または、通常
動作のそれに対して、反対方向のフライバック電流を導
き、それゆえ、電流I1に対して第２図で図示されるよう
に、各真性ダイオードの等しい電流を有する動作するも
のに関してより低い電圧で各MOSトランジスタが動作す
ることを許容する。この駆動動作を得るために、第３図
に係る例では、高速フライバック信号は、入力IN2にお
いて、ロー信号を有するゲート13に直接に送られ、ま
た、否定され、ゲート21に送られる。それゆえ、ゲート
21はこの動作位相全体の間、入力IN1を規定する出力
を、電流制御回路22−24の動作にもかかわらず、ハイ状
態に保つ。
は、駆動トランジスタのスイッチオフおよび各ダイオー
ドを介する伝導によってもはや得られず、MOSトランジ
スタを適切にスイッチすることによって得られ、そのた
めそれらはそれ自身フライバック動作し、または、通常
動作のそれに対して、反対方向のフライバック電流を導
き、それゆえ、電流I1に対して第２図で図示されるよう
に、各真性ダイオードの等しい電流を有する動作するも
のに関してより低い電圧で各MOSトランジスタが動作す
ることを許容する。この駆動動作を得るために、第３図
に係る例では、高速フライバック信号は、入力IN2にお
いて、ロー信号を有するゲート13に直接に送られ、ま
た、否定され、ゲート21に送られる。それゆえ、ゲート
21はこの動作位相全体の間、入力IN1を規定する出力
を、電流制御回路22−24の動作にもかかわらず、ハイ状
態に保つ。
この位相の間、可能化遅延回路は能動で、高速フライ
バック信号に対して遅延を伴なってブリッジ回路をオフ
にする。事実、信号FFWのスイッチングの後、可能化信
号ENはハイ状態であり続ける。なぜなら（抵抗器10に存
在する電圧の０の通過の検出の際に、ロー状態からハイ
状態にスイッチする）零検出器30の出力が、NANDゲート
35の出力をハイ状態に保つように依然としてローである
からであり、それによってORゲート38の出力39をハイ状
態に維持する。したがって、すべてのゲート11−14は可
能化され、しかしがらゲート11および14のみが動作し各
トランジスタ１および４をオンに保つ。したがって、電
流は抵抗器10、トランジスタ４、負荷９、トランジスタ
１を介して流れ、ブリッジは低い電圧で動作し、それゆ
え先行技術に対してより低い消費を伴なう。（負荷の電
流と抵抗器10によって検出される電圧は、瞬間t7および
t8間からなる間隔で、第４図に見られるような動きを有
する）このフライバック位相は、もはや負荷に電流が流
れないときに終わる。事実、この瞬間（瞬間t8）におい
て、抵抗器10の電圧は（負の値で）０であり、その符号
を逆にする傾向がある。この状態は、検出器回路30によ
って検出され、それはその出力でハイ状態にスイッチす
る。したがって、入力で２つのハイ信号を受信するNAND
ゲート35は、ロー状態にスイッチし、それゆえORゲート
38および可能化信号ENのロー状態へのスイッチを引き起
こす。したがって、駆動ゲート11−14および関連のトラ
ンジスタ１−４は、回路のスイッチオフを伴なって、同
時に不能化される。回路のこの動作は、それゆえ、高速
フライバック信号FFWをハイ状態に戻すことによっても
とに戻されてもよい。
バック信号に対して遅延を伴なってブリッジ回路をオフ
にする。事実、信号FFWのスイッチングの後、可能化信
号ENはハイ状態であり続ける。なぜなら（抵抗器10に存
在する電圧の０の通過の検出の際に、ロー状態からハイ
状態にスイッチする）零検出器30の出力が、NANDゲート
35の出力をハイ状態に保つように依然としてローである
からであり、それによってORゲート38の出力39をハイ状
態に維持する。したがって、すべてのゲート11−14は可
能化され、しかしがらゲート11および14のみが動作し各
トランジスタ１および４をオンに保つ。したがって、電
流は抵抗器10、トランジスタ４、負荷９、トランジスタ
１を介して流れ、ブリッジは低い電圧で動作し、それゆ
え先行技術に対してより低い消費を伴なう。（負荷の電
流と抵抗器10によって検出される電圧は、瞬間t7および
t8間からなる間隔で、第４図に見られるような動きを有
する）このフライバック位相は、もはや負荷に電流が流
れないときに終わる。事実、この瞬間（瞬間t8）におい
て、抵抗器10の電圧は（負の値で）０であり、その符号
を逆にする傾向がある。この状態は、検出器回路30によ
って検出され、それはその出力でハイ状態にスイッチす
る。したがって、入力で２つのハイ信号を受信するNAND
ゲート35は、ロー状態にスイッチし、それゆえORゲート
38および可能化信号ENのロー状態へのスイッチを引き起
こす。したがって、駆動ゲート11−14および関連のトラ
ンジスタ１−４は、回路のスイッチオフを伴なって、同
時に不能化される。回路のこの動作は、それゆえ、高速
フライバック信号FFWをハイ状態に戻すことによっても
とに戻されてもよい。
前述の説明より明らかなように、この発明は企図され
た狙いと目的を完全に達成する。事実、ブリッジ回路の
パワーMOSトランジスタを駆動して、これらが各関連の
ダイオードの代わりに、高速フライバック電流を適切に
導くことによって、より低い電力消費の動作が得られ、
過度の加熱、または回路の電力削減要求の理由のため
に、消費される電力を低く保つのが望ましいような場合
においても、この回路を使用することができる。事実、
フライバックトランジスタを適切にスイッチオンするこ
とによって、トランジスタは抵抗器のように振舞い、第
２図のＩで示したような電流カーブに従い、それゆえ、
より大きい電圧で、第２図のカーブIIに沿って動作する
関連ダイオードを用いる従来の動作に対して、改良を得
ることができる。
た狙いと目的を完全に達成する。事実、ブリッジ回路の
パワーMOSトランジスタを駆動して、これらが各関連の
ダイオードの代わりに、高速フライバック電流を適切に
導くことによって、より低い電力消費の動作が得られ、
過度の加熱、または回路の電力削減要求の理由のため
に、消費される電力を低く保つのが望ましいような場合
においても、この回路を使用することができる。事実、
フライバックトランジスタを適切にスイッチオンするこ
とによって、トランジスタは抵抗器のように振舞い、第
２図のＩで示したような電流カーブに従い、それゆえ、
より大きい電圧で、第２図のカーブIIに沿って動作する
関連ダイオードを用いる従来の動作に対して、改良を得
ることができる。
この発明に係る駆動の概念は、集積されたものであ
れ、ディスクリートなものであれ、あらゆる型のブリッ
ジ回路に対して消費電力の削減を必然的に伴ない、集積
されたブリッジの場合においてはさらに有利である。事
実、後者の場合においては、各MOSトランジスタは常に
フライバック位相中、スイッチオンおよび干渉されやす
い、寄生バイポーラトランジスタと関連され、それ自身
の中で電力消費を伴なう。
れ、ディスクリートなものであれ、あらゆる型のブリッ
ジ回路に対して消費電力の削減を必然的に伴ない、集積
されたブリッジの場合においてはさらに有利である。事
実、後者の場合においては、各MOSトランジスタは常に
フライバック位相中、スイッチオンおよび干渉されやす
い、寄生バイポーラトランジスタと関連され、それ自身
の中で電力消費を伴なう。
この利点をよりよく理解するために、集積構造の典型
である、45および46で示される寄生トランジスタを図示
する、第５図に言及がなされるべきである。それらはパ
ワーMOSトランジスタ１および４と関係させられ、そこ
においてより明確にするために、MOSトランジスタ２お
よび３の寄生トランジスタは無視される。見られるよう
に、上のMOSトランジスタ１は、ドレイン−ソースダイ
オード５と並列に、ベース−エミッタ接合を有するバイ
ポーラPNPトランジスタ45と関係する。下のパワーMOSト
ランジスタ４の場合は、その代わりに、NPN型バイポー
ラトランジスタ46が形成され、やはり、ダイオード８と
並列にベース−エミッタ接合を有している。先行技術に
よれば、ダイオード５および８を介する高速フライバッ
クの場合は、これらの寄生トランジスタはオンにされ、
回路で消費される電力に貢献し、それゆえ上記の問題を
悪化させる。事実、ダイオードと寄生トランジスタのベ
ース−エミッタ接合によって形成される構造を流れる電
流ILでは、 なので、また、寄生トランジスタにおいては関係β＜＜
１が一般に有効であるので、コレクタ電流はIcβIE＝
βILである。したがって、各個々の寄生トランジスタに
おいて、Ｐ′diss＝2Vcc.IL.βに等しいさらなる電力が
消費される。これは、前記寄生トランジスタを流れる少
量の電流は低いが、通常無視できない量である。なぜな
ら、コレクタ電流は全電圧供給によって増加されるから
である。
である、45および46で示される寄生トランジスタを図示
する、第５図に言及がなされるべきである。それらはパ
ワーMOSトランジスタ１および４と関係させられ、そこ
においてより明確にするために、MOSトランジスタ２お
よび３の寄生トランジスタは無視される。見られるよう
に、上のMOSトランジスタ１は、ドレイン−ソースダイ
オード５と並列に、ベース−エミッタ接合を有するバイ
ポーラPNPトランジスタ45と関係する。下のパワーMOSト
ランジスタ４の場合は、その代わりに、NPN型バイポー
ラトランジスタ46が形成され、やはり、ダイオード８と
並列にベース−エミッタ接合を有している。先行技術に
よれば、ダイオード５および８を介する高速フライバッ
クの場合は、これらの寄生トランジスタはオンにされ、
回路で消費される電力に貢献し、それゆえ上記の問題を
悪化させる。事実、ダイオードと寄生トランジスタのベ
ース−エミッタ接合によって形成される構造を流れる電
流ILでは、 なので、また、寄生トランジスタにおいては関係β＜＜
１が一般に有効であるので、コレクタ電流はIcβIE＝
βILである。したがって、各個々の寄生トランジスタに
おいて、Ｐ′diss＝2Vcc.IL.βに等しいさらなる電力が
消費される。これは、前記寄生トランジスタを流れる少
量の電流は低いが、通常無視できない量である。なぜな
ら、コレクタ電流は全電圧供給によって増加されるから
である。
このさらなる消費が、この発明に係る駆動動作によっ
て除かれる。見たように、ダイオードの、すなわち寄生
トランジスタのスイッチオン電圧より低い電圧で動作
し、前記寄生トランジスタの動作を妨げ、それゆえさら
なる消費の原因を除く、パワーMOSトランジスタを介し
ての電流フライバックによってである。
て除かれる。見たように、ダイオードの、すなわち寄生
トランジスタのスイッチオン電圧より低い電圧で動作
し、前記寄生トランジスタの動作を妨げ、それゆえさら
なる消費の原因を除く、パワーMOSトランジスタを介し
ての電流フライバックによってである。
このように考え出されたこの発明は、様々な修正およ
び変更が可能であるが、それらのすべてはこの発明の概
念の範囲内である。特に、第３図に示されるように、高
速フライバック信号に対して遅延された不能化信号発生
のための遅延回路は、単なる例示で、同じ動作を提供す
ることができるあらゆる回路、たとえば、セット入力で
高速フライバック信号に、リセット入力で零検出器に接
続されるフリップフロップと取替えられてもよいという
事実が強調される。
び変更が可能であるが、それらのすべてはこの発明の概
念の範囲内である。特に、第３図に示されるように、高
速フライバック信号に対して遅延された不能化信号発生
のための遅延回路は、単なる例示で、同じ動作を提供す
ることができるあらゆる回路、たとえば、セット入力で
高速フライバック信号に、リセット入力で零検出器に接
続されるフリップフロップと取替えられてもよいという
事実が強調される。
しかしながら、たとえば、負荷を流れる電流の閉ルー
プ制御なしの、他の解決も考えだされる。事実、安定動
作中に、もし負荷が特定の電流で動くようにされていれ
ば、電流を零にするのに必要な時間を前もって大体決定
することができる、それゆえ、負荷を流れる電流をモニ
タせずに、その時間に等しい遅延を伴なって、可能化信
号をロー状態にスイッチすることができる。
プ制御なしの、他の解決も考えだされる。事実、安定動
作中に、もし負荷が特定の電流で動くようにされていれ
ば、電流を零にするのに必要な時間を前もって大体決定
することができる、それゆえ、負荷を流れる電流をモニ
タせずに、その時間に等しい遅延を伴なって、可能化信
号をロー状態にスイッチすることができる。
さらに、ゲート11−14をスイッチするための制御回路
が、トランジスタ２および３と、反対方向に流れる電流
の場合に、これらを通る高速電流フライバックを対象的
にオンするために、完成されてもよい。さらに、駆動回
路自体が、所望の調整を提供できるようにされている態
様で、構成されていてもよい。
が、トランジスタ２および３と、反対方向に流れる電流
の場合に、これらを通る高速電流フライバックを対象的
にオンするために、完成されてもよい。さらに、駆動回
路自体が、所望の調整を提供できるようにされている態
様で、構成されていてもよい。
さらに、すべての詳細な点は、他の技術的に均等なも
のと取替えられてもよい。
のと取替えられてもよい。
請求の範囲に述べられた記述的特徴は、参照符号が付
いているが、これらの参照符号は請求の範囲の明瞭さを
増すための目的でのみ含まれたものであり、したがって
このような参照符号は、このような参照符号によって例
示として識別される各要素の範囲を限定する効果を持つ
ものではない。
いているが、これらの参照符号は請求の範囲の明瞭さを
増すための目的でのみ含まれたものであり、したがって
このような参照符号は、このような参照符号によって例
示として識別される各要素の範囲を限定する効果を持つ
ものではない。
第１図は公知のブリッジ回路の等価電気回路である。 第２図はオンおよびオフ状態の、MOSパワートランジス
タの電流および電圧の動きをプロットする。 第３図はこの発明に係るブリッジ回路の等価電気回路
で、所望の動作に従ってブリッジ回路を駆動することが
できる回路の例である。 第４図は第３図の回路の適当な点でとられたいくつかの
信号の時間に対する動きをプロットするる。 第５図は集積ブリッジに存在する寄生構造を示す、ブリ
ッジ回路のみの等価電気回路である。 図において、１−４はMOSトランジスタ、９は負荷、10,
30,35−39は高速フライバック制御部、11,14はゲート回
路、15,16は変換器要素、20はスイッチング手段であ
る。
タの電流および電圧の動きをプロットする。 第３図はこの発明に係るブリッジ回路の等価電気回路
で、所望の動作に従ってブリッジ回路を駆動することが
できる回路の例である。 第４図は第３図の回路の適当な点でとられたいくつかの
信号の時間に対する動きをプロットするる。 第５図は集積ブリッジに存在する寄生構造を示す、ブリ
ッジ回路のみの等価電気回路である。 図において、１−４はMOSトランジスタ、９は負荷、10,
30,35−39は高速フライバック制御部、11,14はゲート回
路、15,16は変換器要素、20はスイッチング手段であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルロ・チィーニ イタリア共和国、20010 コルナレド （プロヴィンス・オブ・ミラノ）ヴイ ア・アリストテーレ、15
Claims (8)
- 【請求項１】相互に直列に接続される第１および第２の
MOSトランジスタ（3,4）を含む第１の分岐と、相互に直
列に接続され前記第１の分岐と並列に接続される第３お
よび第４のMOSトランジスタ（1,2）を含む第２の分岐と
を含み、前記第１および第３のトランジスタ（3,1）は
さらに第１のより高い基準電位線（Vcc）に接続され、
前記第２および第４のトランジスタ（4,2）は第２のよ
り低い基準電位線に接続され、前記分岐の各々は負荷
（９）への接続のための中間タップを規定し、さらに４
つの駆動ゲート回路（11〜14）を含み、これらの各々は
各トランジスタと関連し、第１の可能化入力端子、第２
のスイッチ入力端子および出力を含み、前記可能化端子
は相互に接続され、共通の可能化入力（EN）を規定し、
前記第１の分岐の前記トランジスタ（3,4）と関連する
前記ゲート回路の前記スイッチ入力端子は、第１の変換
要素（16）を介して相互に接続され、前記第２の分岐の
前記トランジスタ（1,2）と関連する前記ゲート回路の
前記スイッチ入力端子は、第２の変換要素（15）を介し
て相互に接続され、前記ゲート回路の前記出力の各々
は、各関連トランジスタのゲート端子に接続され、前記
共通入力と前記スイッチ入力端子は、少なくとも前記第
１のトランジスタ（３）を、選択的に前記第３および第
４のトランジスタ（1,2）をオンするために、制御信号
同様回路可能化信号を受信し、電流を前記負荷に供給す
るMOSトランジスタブリッジ回路であって、フライバッ
ク入力を有し、前記フライバック入力（FFW）と前記共
通の可能化入力（EN）との間に接続される遅延手段（1
0,30,35−39）と、前記フライバック入力と前記スイッ
チ入力端子（IN1,IN2）間に接続されるスイッチング手
段（20）を含む高速フライバック制御部（10,30,35−3
9）を含み、前記遅延手段が第１および第２の論理状態
間をスイッチする高速フライバック信号を受信し、前記
高速フライバック信号が前記第１の論理状態にある限
り、前記可能化信号を前記共通可能化入力に保持し、前
記負荷の電流が零に減るまで前記高速フライバック信号
を前記第２の論理状態にし、前記スイッチング手段が、
電流を前記負荷（９）を介して、前記より低い基準電位
線からより高い基準電位線に導くために、前記分岐の対
角線に向き合った２つのMOSトランジスタ（1,4）をオン
し、前記負荷の電流が零に減るまで、前記高速フライバ
ック信号を前記第２の動作状態にすることを特徴とす
る、MOSトランジスタブリッジを制御するための回路。 - 【請求項２】前記スイッチング手段が、前記フライバッ
ク入力（FFW）と、前記第１のトランジスタ（３）に接
続される前記ゲート回路（13）の制御入力（IN2）との
間に接続される線と、前記フライバック入力（FFW）
と、前記第３のトランジスタ（１）に接続される前記ゲ
ート回路（11）の制御入力（IN1）との間に接続される
さらなる変換器要素（20）を含む、請求項１記載の回
路。 - 【請求項３】前記遅延手段が、前記負荷（９）に接続さ
れ前記負荷を通って流れる電流を検出するための電流セ
ンサ要素（10）と、前記センサ要素に接続され零電流検
出の際に、零信号を発生するための零検出回路（30）
と、前記フライバック入力および前記零検出器回路（3
0）の接続される前記共通可能化信号（EN）を発生する
ための可能化ゲート（38）を含み、前記零信号の受信ま
では、前記高速フライバック信号は前記第１の論理状態
にあるか、または前記高速フライバック信号が前記第２
の状態にある、請求項１記載の回路。 - 【請求項４】前記遅延手段が、さらに前記フライバック
入力（FFW）に接続される入力を有するさらなる変換器
要素（36）と、前記さらなる変換器要素（36）と前記零
検出器（30）にそれぞれ接続される第１および第２の入
力と、前記可能化ゲート（39）に接続される出力を有す
るNANDゲート（35）を含む、請求項１または３記載の回
路。 - 【請求項５】前記可能化ゲート（38）が、前記フライバ
ック入力（FFW）に接続される第１の入力と、前記NAND
ゲート（35）に接続される第２の入力とを有するORゲー
トである、請求項１ないし４のいずれかに記載の回路。 - 【請求項６】並列の第１および第２の分岐を有し、各々
がより低いおよびより高い基準電位線間に直列に接続さ
れる対のMOSトランジスタを含む、MOSトランジスタブリ
ッジにおける高速電流フライバックが、電流を負荷に供
給するために、第１の分岐の第１のトランジスタを、お
よび第２の分岐のトランジスタの１つを選択的にオンす
る段階を含む方法であって、高速電流フライバックを得
るために、第１の分岐の前記第１のトランジスタがオフ
にされ、第１の分岐の第２のトランジスタと、前記第１
の分岐の前記第２のトランジスタに対角方向に向き合う
前記第２の分岐のトランジスタとが、前記負荷を介し
て、前記より低い基準電位線から前記より高い基準電位
線に電流を導くためにオンにされ、負荷の電流が零に減
ったときに、ブリッジが不能化されることを特徴とする
MOSトランジスタブリッジを制御するための方法。 - 【請求項７】負荷の電流を測定し、零電流の検出に際
し、スイッチオフ信号を前記ブリッジに送る段階を特徴
とする、請求項６記載の方法。 - 【請求項８】高速フライバック信号受信の後でプリセッ
ト遅延を伴ない前記ブリッジを不能化する段階を特徴と
する請求項６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8720572A IT1215501B (it) | 1987-05-18 | 1987-05-18 | Circuito a ponte a transistori moscon ricircolo veloce di corrente abassa diddipazione. |
| IT20572A/87 | 1987-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304715A JPS63304715A (ja) | 1988-12-13 |
| JP2717542B2 true JP2717542B2 (ja) | 1998-02-18 |
Family
ID=11168989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120397A Expired - Fee Related JP2717542B2 (ja) | 1987-05-18 | 1988-05-17 | Ｍｏｓトランジスタブリッジを制御するための回路と方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4950919A (ja) |
| EP (1) | EP0291813B1 (ja) |
| JP (1) | JP2717542B2 (ja) |
| DE (1) | DE3866016D1 (ja) |
| IT (1) | IT1215501B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4980838A (en) * | 1989-01-31 | 1990-12-25 | Staubli International Ag. | Digital robot control having pulse width modulator operable with reduced noise |
| NL8901033A (nl) * | 1989-04-25 | 1990-11-16 | Philips Nv | Stuurschakeling voor ten minste een klokelektrode van een geintegreerd circuit. |
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| CN112968635A (zh) * | 2019-11-29 | 2021-06-15 | 圣邦微电子（北京）股份有限公司 | 一种感性负载续流过程中的开关管保护电路 |
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1987
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