JPS6145896B2 - - Google Patents
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- JPS6145896B2 JPS6145896B2 JP55024849A JP2484980A JPS6145896B2 JP S6145896 B2 JPS6145896 B2 JP S6145896B2 JP 55024849 A JP55024849 A JP 55024849A JP 2484980 A JP2484980 A JP 2484980A JP S6145896 B2 JPS6145896 B2 JP S6145896B2
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- Japan
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- gate
- circuit
- terminal
- control signal
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- 238000010304 firing Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for dc voltages or currents
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Thyristor Switches And Gates (AREA)
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サイリスタのゲート回路に係り、特
に狭幅オンゲート方式のサイリスタのゲート回路
に関する。
に狭幅オンゲート方式のサイリスタのゲート回路
に関する。
第１図に示す如きモータ駆動用インバータのゲ
ート方式は通常、広幅オンゲート方式が用いられ
ている。理由は負荷が遅れ力率の場合、インバー
タを構成するサイリスタに電圧が遅れてかかるた
め、狭幅オンゲート方式ではサイリスタを点弧で
きないという結果を生じることがあるからであ
る。しかしながら、広幅オンゲート方式は、オン
ゲート信号のパルス幅だけサイリスタをオンさせ
るものであるから、オンゲート信号によつて長い
期間ゲート電流を通電することになる。このた
め、ゲートの消費電力が大きく、ゲート回路のコ
ストが高くなるという欠点を有していた。そこ
で、狭幅オンゲート方式を用いることが考えられ
た。この狭幅オンゲート方式は従来、サイリスタ
のアノード・カソード間電圧が順電圧になつたこ
とを検出して、狭幅ゲートをサイリスタに供給す
るものである。この狭幅オンゲート方式は、ゲー
ト電流の通電期間が短かくでき、ゲートの消費電
力を小さくすることができる。そして、このサイ
リスタに供給される狭幅ゲート信号のオン信号と
して実際に必要なゲートパルス幅はサイリスタの
ターンオン時間の数マイクロ秒あれば充分であ
る。
ート方式は通常、広幅オンゲート方式が用いられ
ている。理由は負荷が遅れ力率の場合、インバー
タを構成するサイリスタに電圧が遅れてかかるた
め、狭幅オンゲート方式ではサイリスタを点弧で
きないという結果を生じることがあるからであ
る。しかしながら、広幅オンゲート方式は、オン
ゲート信号のパルス幅だけサイリスタをオンさせ
るものであるから、オンゲート信号によつて長い
期間ゲート電流を通電することになる。このた
め、ゲートの消費電力が大きく、ゲート回路のコ
ストが高くなるという欠点を有していた。そこ
で、狭幅オンゲート方式を用いることが考えられ
た。この狭幅オンゲート方式は従来、サイリスタ
のアノード・カソード間電圧が順電圧になつたこ
とを検出して、狭幅ゲートをサイリスタに供給す
るものである。この狭幅オンゲート方式は、ゲー
ト電流の通電期間が短かくでき、ゲートの消費電
力を小さくすることができる。そして、このサイ
リスタに供給される狭幅ゲート信号のオン信号と
して実際に必要なゲートパルス幅はサイリスタの
ターンオン時間の数マイクロ秒あれば充分であ
る。
ところが、従来の狭幅オンゲート方式にあつて
は、狭幅ゲート信号として通常サイリスタが充分
ターンオンできるよう数十マイクロ秒のパルスが
供給されている。これは、サイリスタをオンさせ
るために必要なターンオン期間が回路素子のパラ
ツキや通電条件依存性を有しているためである。
したがつて、従来の狭幅オンゲート方式は、必要
以上のパルス幅を持つゲート信号をサイリスタに
供給し過剰の電力を消費しているという欠点を有
していた。
は、狭幅ゲート信号として通常サイリスタが充分
ターンオンできるよう数十マイクロ秒のパルスが
供給されている。これは、サイリスタをオンさせ
るために必要なターンオン期間が回路素子のパラ
ツキや通電条件依存性を有しているためである。
したがつて、従来の狭幅オンゲート方式は、必要
以上のパルス幅を持つゲート信号をサイリスタに
供給し過剰の電力を消費しているという欠点を有
していた。
本発明の目的は、サイリスタに供給するオンゲ
ート電流の通流期間を必要最小限にしうるサイリ
スタのゲート回路を提供することにある。
ート電流の通流期間を必要最小限にしうるサイリ
スタのゲート回路を提供することにある。
一般にサイリスタのゲート回路は、そのゲー
ト・カソード間に、オンゲート電流を供給するた
めの電源と、その電流をオン・オフするためのス
イツチング回路とを直列接続して構成される。こ
のスイツチング回路は、外部からのオン制御信号
によつて制御される。
ト・カソード間に、オンゲート電流を供給するた
めの電源と、その電流をオン・オフするためのス
イツチング回路とを直列接続して構成される。こ
のスイツチング回路は、外部からのオン制御信号
によつて制御される。
このようなゲート回路において、本発明は、前
述の目的を達成するために、スイツチング回路の
オン制御信号入力端子とサイリスタのアノード端
子間に、そのアノード端子の方向が順方向となる
ようにダイオードを接続したものである。
述の目的を達成するために、スイツチング回路の
オン制御信号入力端子とサイリスタのアノード端
子間に、そのアノード端子の方向が順方向となる
ようにダイオードを接続したものである。
〔作用〕
このダイオードは、サイリスタが導通したとき
に、上記スイツチング回路を導通させているオン
制御信号を上記サイリスタのアノード側にバイパ
スする。従つてスイツチング回路は、もはやオン
制御信号を入力せず非導通となる。この結果、オ
ンゲート電流の通流期間は必要最小限となる。
に、上記スイツチング回路を導通させているオン
制御信号を上記サイリスタのアノード側にバイパ
スする。従つてスイツチング回路は、もはやオン
制御信号を入力せず非導通となる。この結果、オ
ンゲート電流の通流期間は必要最小限となる。
以下、本発明の原理について説明する。
第２図は、本発明に係るサイリスタのゲート回
路の原理図である。
路の原理図である。
図において、サイリスタ１のアノードＡには比
較器２の一方の入力端子が接続されており、この
比較器２の他方の入力端子には、サイリスタ１の
アノード電圧がいくら下つたときにサイリスタ１
のゲート電流をオフさせるかの設定電圧Vrefが
入力されている。この比較器２の出力端には
AND回路の一方の入力端子３が接続されてお
り、このAND回路３の他の入力端にはゲート点
弧信号発生回路５からの出力ゲート信号が入力す
るように構成されている。このAND回路３の出
力端にはパルス増幅回路４が接続されており、こ
のパルス増幅回路４についてAND回路３から出
力されるパルス信号は増幅されてサイリスタ１の
ゲートにゲート電流として供給される。
較器２の一方の入力端子が接続されており、この
比較器２の他方の入力端子には、サイリスタ１の
アノード電圧がいくら下つたときにサイリスタ１
のゲート電流をオフさせるかの設定電圧Vrefが
入力されている。この比較器２の出力端には
AND回路の一方の入力端子３が接続されてお
り、このAND回路３の他の入力端にはゲート点
弧信号発生回路５からの出力ゲート信号が入力す
るように構成されている。このAND回路３の出
力端にはパルス増幅回路４が接続されており、こ
のパルス増幅回路４についてAND回路３から出
力されるパルス信号は増幅されてサイリスタ１の
ゲートにゲート電流として供給される。
このように構成されるものであるから、いま、
第３図Ａに示す如く、サイリスタ１のアノード電
圧が充分高い時には、比較器２からは第３図Ｂに
示す如くオンパルスすなわちハイレベルの信号が
出力されている。そこで、ゲート点弧信号発生回
路５より第３図Ｃに示す如くゲート点弧信号が出
力されると、時刻t1でAND回路３から第３図Ｄに
示す如くハイレベルの出力信号が出力され、パル
ス増幅回路４を介してサイリスタ１のゲートにゲ
ート電流が供給され、サイリスタ１はターンオン
する。サイリスタ１がターンオンすると、サイリ
スタ１のアノード電圧は、第３図Ａに示す如く電
圧降下を生じ、時刻t2で比較器２の入力端子に供
給される設定電圧Vrefより下がると比較器２か
らの出力信号は、第３図Ｂに示す如くローレベル
となる。したがつて、AND回路３にゲート点弧
信号発生回路５より第３図Ｃに示す如くゲート点
弧信号がハイレベルになつていてもサイリスタ１
のゲートに供給されるゲート電流は第３図Ｄに示
す如く狭幅パルス信号として出力されることにな
る。これは、通常の点弧動作の場合を示してい
る。
第３図Ａに示す如く、サイリスタ１のアノード電
圧が充分高い時には、比較器２からは第３図Ｂに
示す如くオンパルスすなわちハイレベルの信号が
出力されている。そこで、ゲート点弧信号発生回
路５より第３図Ｃに示す如くゲート点弧信号が出
力されると、時刻t1でAND回路３から第３図Ｄに
示す如くハイレベルの出力信号が出力され、パル
ス増幅回路４を介してサイリスタ１のゲートにゲ
ート電流が供給され、サイリスタ１はターンオン
する。サイリスタ１がターンオンすると、サイリ
スタ１のアノード電圧は、第３図Ａに示す如く電
圧降下を生じ、時刻t2で比較器２の入力端子に供
給される設定電圧Vrefより下がると比較器２か
らの出力信号は、第３図Ｂに示す如くローレベル
となる。したがつて、AND回路３にゲート点弧
信号発生回路５より第３図Ｃに示す如くゲート点
弧信号がハイレベルになつていてもサイリスタ１
のゲートに供給されるゲート電流は第３図Ｄに示
す如く狭幅パルス信号として出力されることにな
る。これは、通常の点弧動作の場合を示してい
る。
次に、遅れ力率負荷の場合の点弧動作について
説明する。
説明する。
遅れ力率負荷の場合、第４図Ｃに示す如くゲー
ト点弧信号がハイレベルであつても、時刻t1以前
ではサイリスタ１のアノード電圧が第４図Ａに示
す如く設定電圧Vrefより低いため、比較器２よ
り出力される信号が第４図Ｂに示す如くローレベ
ルとなつている。しかし、時刻t1で、第４図Ａに
示す如くサイリスタ１のアノード電圧が設定電圧
Vrefより高くなると、第３図Ｂのとおり比較器
２からの出力信号がハイレベルとなり、AND回
路３からの出力もハイとなる。従つて第４図Ｄに
示す如きゲート電流がサイリスタ１のゲートに供
給される。サイリスタ１がターンオンすると第４
図Ａに示す如くサイリスタ１のアノード電圧は電
圧降下を生じ時刻t2で設定電圧Vrefより低下する
と第３図Ｂのとおり比較器２の出力がローレベル
となり、AND回路３からの出力もローレベルと
なる。従つて、サイリスタ１のゲートに供給され
るゲート電流は第４図Ｄに示す如く狭幅パルス信
号となる。
ト点弧信号がハイレベルであつても、時刻t1以前
ではサイリスタ１のアノード電圧が第４図Ａに示
す如く設定電圧Vrefより低いため、比較器２よ
り出力される信号が第４図Ｂに示す如くローレベ
ルとなつている。しかし、時刻t1で、第４図Ａに
示す如くサイリスタ１のアノード電圧が設定電圧
Vrefより高くなると、第３図Ｂのとおり比較器
２からの出力信号がハイレベルとなり、AND回
路３からの出力もハイとなる。従つて第４図Ｄに
示す如きゲート電流がサイリスタ１のゲートに供
給される。サイリスタ１がターンオンすると第４
図Ａに示す如くサイリスタ１のアノード電圧は電
圧降下を生じ時刻t2で設定電圧Vrefより低下する
と第３図Ｂのとおり比較器２の出力がローレベル
となり、AND回路３からの出力もローレベルと
なる。従つて、サイリスタ１のゲートに供給され
るゲート電流は第４図Ｄに示す如く狭幅パルス信
号となる。
第５図は、本発明の一実施例を示す回路図であ
る。
る。
図において、サイリスタ１のアノードＡにはダ
イオードＤ１のカソードが接続されており、この
ダイオードＤ１のアノードには、抵抗Ｒ１を介し
て電源ＥpNが、また、ダイオードＤ２のアノード
及びトランジスタTr１のコレクタがそれぞれ接
続されている。ダイオードＤ２のカソードにはト
ランジスタTr２のベースが接続されている。こ
のトランジスタTr２のコレクタには抵抗Ｒ２を
介して電源Ｅが、またエミツタにはサイリスタ１
のゲートＧがそれぞれ接続されている。また、ト
ランジスタTr１のエミツタはサイリスタ１のカ
ソードＫに接続されており、このサイリスタ１の
カソードには電源Ｅが接続されている。また、ト
ランジスタTr１のベースには図示されていない
ゲート点弧信号発生回路よりゲート点弧信号が入
力される。そして、トランジスタTr２を導通さ
せるオン制御信号がスイツチング回路のオン制御
信号入力端子となる接続点２０に印加される。
イオードＤ１のカソードが接続されており、この
ダイオードＤ１のアノードには、抵抗Ｒ１を介し
て電源ＥpNが、また、ダイオードＤ２のアノード
及びトランジスタTr１のコレクタがそれぞれ接
続されている。ダイオードＤ２のカソードにはト
ランジスタTr２のベースが接続されている。こ
のトランジスタTr２のコレクタには抵抗Ｒ２を
介して電源Ｅが、またエミツタにはサイリスタ１
のゲートＧがそれぞれ接続されている。また、ト
ランジスタTr１のエミツタはサイリスタ１のカ
ソードＫに接続されており、このサイリスタ１の
カソードには電源Ｅが接続されている。また、ト
ランジスタTr１のベースには図示されていない
ゲート点弧信号発生回路よりゲート点弧信号が入
力される。そして、トランジスタTr２を導通さ
せるオン制御信号がスイツチング回路のオン制御
信号入力端子となる接続点２０に印加される。
このように構成されるものであるから、いま、
サイリスタ１がオフ状態で順電圧阻止状態にある
時、ダイオードＤ１には逆電圧が印加されてい
る。ゲート点弧信号がトランジスタTr１にはい
つて、トランジスタTr１がオフ状態になると、
抵抗Ｒ１を通じてトランジスタTr２にベース電
流即ち、オン制御信号がはいる。すると、トラン
ジスタTr２はオン状態となり、「Ｅ―Ｒ２―Tr２
―Ｇ―１―Ｋ―Ｅ」の継路でオンゲート電流が供
給される。サイリスタ１がターンオンして、アノ
ード電圧が下ると、上記オンゲート電流、即ちオ
ン制御信号はゲートＧには流入せず、「接続点２
０―Ｄ１―Ａ」を通つてバイパスされるので、ト
ランジスタTr２はオフする。即ち、ゲート電流
の供給がとまる。
サイリスタ１がオフ状態で順電圧阻止状態にある
時、ダイオードＤ１には逆電圧が印加されてい
る。ゲート点弧信号がトランジスタTr１にはい
つて、トランジスタTr１がオフ状態になると、
抵抗Ｒ１を通じてトランジスタTr２にベース電
流即ち、オン制御信号がはいる。すると、トラン
ジスタTr２はオン状態となり、「Ｅ―Ｒ２―Tr２
―Ｇ―１―Ｋ―Ｅ」の継路でオンゲート電流が供
給される。サイリスタ１がターンオンして、アノ
ード電圧が下ると、上記オンゲート電流、即ちオ
ン制御信号はゲートＧには流入せず、「接続点２
０―Ｄ１―Ａ」を通つてバイパスされるので、ト
ランジスタTr２はオフする。即ち、ゲート電流
の供給がとまる。
したがつて、本実施例によれば、サイリスタ１
のアノード・カソード間電圧を検出しアノード電
圧の電圧降下をとらえてゲート電流をしや断して
いるため消費電力を最小限にすることができる。
のアノード・カソード間電圧を検出しアノード電
圧の電圧降下をとらえてゲート電流をしや断して
いるため消費電力を最小限にすることができる。
また、本実施例によれば遅れ力率負荷の場合で
あつても点弧ミスを生じることがない。
あつても点弧ミスを生じることがない。
さらに、本実施例によれば、サイリスタのアノ
ード電圧が設定電圧Vrefよりも高いか低いかに
よつてサイリスタのゲート電流の出力をするた
め、ゲート電流はサイリスタのターンオンに要す
る時間と同程度の必要最小限のパルス幅にするこ
とができる消費電力を極力小さくすることができ
る。
ード電圧が設定電圧Vrefよりも高いか低いかに
よつてサイリスタのゲート電流の出力をするた
め、ゲート電流はサイリスタのターンオンに要す
る時間と同程度の必要最小限のパルス幅にするこ
とができる消費電力を極力小さくすることができ
る。
第６図には、本発明の別な実施例が示されてい
る。
る。
本実施例は第５図図示実施例のダイオードＤ２
とトランジスタTr１に代えて、PNPトランジス
タTr３を用いたものである。
とトランジスタTr１に代えて、PNPトランジス
タTr３を用いたものである。
図において、サイリスタ１のアノードＡにはダ
イオードＤ１のカソードが接続されており、この
ダイオードＤ１のアノードには、トランジスタ
Tr３のコレクタ及びトランジスタTr２のベース
がそれぞれ接続されている。このトランジスタ
Tr２のコレクタには抵抗Ｒ２を介して電源Ｅが
またエミツタにはサイリスタ１のゲートＧがそれ
ぞれ接続されている。また、トランジスタTr３
のエミツタは抵抗Ｒ１を介して電源Ｅが接続され
ている。また、トランジスタTr３のベースには
図示されていないゲート点弧信号発生回路よりゲ
ート点弧信号が入力される。そして、トランジス
タTr２を導通させるオン制御信号がスイツチン
グ回路のオン制御信号入力端子となる接続点２０
に印加される。
イオードＤ１のカソードが接続されており、この
ダイオードＤ１のアノードには、トランジスタ
Tr３のコレクタ及びトランジスタTr２のベース
がそれぞれ接続されている。このトランジスタ
Tr２のコレクタには抵抗Ｒ２を介して電源Ｅが
またエミツタにはサイリスタ１のゲートＧがそれ
ぞれ接続されている。また、トランジスタTr３
のエミツタは抵抗Ｒ１を介して電源Ｅが接続され
ている。また、トランジスタTr３のベースには
図示されていないゲート点弧信号発生回路よりゲ
ート点弧信号が入力される。そして、トランジス
タTr２を導通させるオン制御信号がスイツチン
グ回路のオン制御信号入力端子となる接続点２０
に印加される。
このように構成されるものであるから、いま、
サイリスタ１がオフ状態で順電圧阻止状態にある
時、ダイオードＤ１には逆電圧が印加されてい
る。ゲート点弧信号がトランジスタTr３にはい
つて、トランジスタTr１がオン状態になると、
抵抗Ｒ１を通してトランジスタTr２にベース電
流即ち、オン制御信号がはいる。すると、トラン
ジスタTr２はオン状態となり、「Ｅ―Ｒ２―Tr２
―Ｇ―１―Ｋ―Ｅ」の継路でオンゲート電流が供
給される。サイリスタ１がターンオンして、アノ
ード電圧が下ると上記オンゲート電流即ち、オン
制御信号はゲートＧには流入せず、「接続点２０
―Ｄ１―Ａ」を通つてバイパスされるので、トラ
ンジスタTr２はオフする。即ち、ゲート電流の
供給がとまる。
サイリスタ１がオフ状態で順電圧阻止状態にある
時、ダイオードＤ１には逆電圧が印加されてい
る。ゲート点弧信号がトランジスタTr３にはい
つて、トランジスタTr１がオン状態になると、
抵抗Ｒ１を通してトランジスタTr２にベース電
流即ち、オン制御信号がはいる。すると、トラン
ジスタTr２はオン状態となり、「Ｅ―Ｒ２―Tr２
―Ｇ―１―Ｋ―Ｅ」の継路でオンゲート電流が供
給される。サイリスタ１がターンオンして、アノ
ード電圧が下ると上記オンゲート電流即ち、オン
制御信号はゲートＧには流入せず、「接続点２０
―Ｄ１―Ａ」を通つてバイパスされるので、トラ
ンジスタTr２はオフする。即ち、ゲート電流の
供給がとまる。
したがつて、本実施例によれば、第５図図示実
施例と同様の効果を得ることができる。
施例と同様の効果を得ることができる。
なお、上記実施例は、サイリスタを対象として
述べてきたが、ゲート電流でアノード電流をしや
断できるゲートターンオフサイリスタについても
同様に適用できる。ゲートターンオフサイリスタ
の最小点弧電流はサイリスタに比較して大きい。
従つて、狭幅パルスによるゲート回路の消費電力
低減の効果はより大きい。
述べてきたが、ゲート電流でアノード電流をしや
断できるゲートターンオフサイリスタについても
同様に適用できる。ゲートターンオフサイリスタ
の最小点弧電流はサイリスタに比較して大きい。
従つて、狭幅パルスによるゲート回路の消費電力
低減の効果はより大きい。
たとえば、ゲートターンオフサイリスタの最小
点弧ゲート電流ＩGT、オンゲート電圧をＥG、通
電期間ＴON、前期をＴとすると、ゲート回路の消
費電力Ｐは、 ＰG＝Ｉ×Ｅ×ＴON／Ｔ となる。狭幅パルスではＴONが数μｓとなる。従
つて、周波数1kHzで通電比率50％としてＴON＝
500μとすると、パルス通電比率としては１／100
に減少する。但し、最終段Trを駆動するベース
電流の損失があるため、実際に本発明に係る狭幅
パルスの回路を広幅ゲートパルスの回路に変えて
用いると、ゲートの消費電力は約１／20に抵減さ
れる。
点弧ゲート電流ＩGT、オンゲート電圧をＥG、通
電期間ＴON、前期をＴとすると、ゲート回路の消
費電力Ｐは、 ＰG＝Ｉ×Ｅ×ＴON／Ｔ となる。狭幅パルスではＴONが数μｓとなる。従
つて、周波数1kHzで通電比率50％としてＴON＝
500μとすると、パルス通電比率としては１／100
に減少する。但し、最終段Trを駆動するベース
電流の損失があるため、実際に本発明に係る狭幅
パルスの回路を広幅ゲートパルスの回路に変えて
用いると、ゲートの消費電力は約１／20に抵減さ
れる。
以上説明したように、本発明によれば、サイリ
スタに供給されるゲート電流の消費電力を小さく
することができる。
スタに供給されるゲート電流の消費電力を小さく
することができる。
第１図はインバータ回路図、第２図は本発明の
原理を示す回路図、第３図は第２図に示す回路の
通常の点弧動作の波形図、第４図は第２図に示す
回路の遅れ力率負荷の点弧動作の波形図、第５図
は本発明の一実施例を示す回路図、第６図は本発
明の別な実施例を示す回路図である。 １…サイリスタ、２…比較器、３…AND回
路、４…パルス増幅回路、５…ゲート点弧信号発
生回路。
原理を示す回路図、第３図は第２図に示す回路の
通常の点弧動作の波形図、第４図は第２図に示す
回路の遅れ力率負荷の点弧動作の波形図、第５図
は本発明の一実施例を示す回路図、第６図は本発
明の別な実施例を示す回路図である。 １…サイリスタ、２…比較器、３…AND回
路、４…パルス増幅回路、５…ゲート点弧信号発
生回路。
Claims (1)
- 【特許請求の範囲】 １ サイリスタのゲート・カソード間に、オンゲ
ート電流を供給するための電源と、そのオンゲー
ト電流をオンオフするためのスイツチング回路と
を直列接続して成るサイリスタのゲート回路にお
いて、前記サイリスタがターンオンしたときに、
前記スイツチング回路を非導通にするために、前
記スイツチング回路のオン制御信号入力端子と前
記サイリスタのアノード端子との間に前記アノー
ド端子が順方向となるように接続されたダイオー
ドを含むことを特徴とするサイリスタのゲート回
路。 ２ 特許請求の範囲第１項記載の発明において、
上記スイツチング回路はトランジスタであり、そ
のエミツタ端子は上記サイリスタのゲート端子に
接続され、そのコレクタは上記電源の正極端子
に、そのベース端子は上記オン制御信号入力端子
にそれぞれ接続されることを特徴とするサイリス
タのゲート回路。 ３ 特許請求の範囲第２項記載の発明に於て、上
記サイリスタのカソード端子と上記オン制御信号
入力端子との間に接続されたスイツチング素子
と、上記電源の正極端子と上記オン制御信号入力
端子との間に接続された抵抗器とを付加し、上記
スイツチング素子をオン・オフするようにしたこ
とを特徴とするサイリスタのゲート回路。 ４ 特許請求の範囲第２項記載の発明に於て上記
電源の正極端子と上記オン制御信号入力端子との
間に、スイツチング素子と抵抗器の直列接続体を
付加し、上記スイツチング素子をオン・オフする
ようにしたことを特徴とするサイリスタのゲート
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2484980A JPS56121363A (en) | 1980-02-28 | 1980-02-28 | Gate circuit for thyristor |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2484980A JPS56121363A (en) | 1980-02-28 | 1980-02-28 | Gate circuit for thyristor |
Publications (2)
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Family
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Family Applications (1)
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|---|---|---|---|
| JP2484980A Granted JPS56121363A (en) | 1980-02-28 | 1980-02-28 | Gate circuit for thyristor |
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- 1981-02-26 DE DE8181300812T patent/DE3164361D1/de not_active Expired
- 1981-02-26 US US06/238,605 patent/US4417156A/en not_active Expired - Fee Related
Patent Citations (1)
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