JPH0695830B2 - 直流―直流変換器 - Google Patents
直流―直流変換器Info
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- JPH0695830B2 JPH0695830B2 JP2108979A JP10897990A JPH0695830B2 JP H0695830 B2 JPH0695830 B2 JP H0695830B2 JP 2108979 A JP2108979 A JP 2108979A JP 10897990 A JP10897990 A JP 10897990A JP H0695830 B2 JPH0695830 B2 JP H0695830B2
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 直流−直流（DC/DC）変換器は、一般には、調節不良ま
たは信頼性不足の故に回路用の電源として使用できない
定常状態電圧である入力電圧から、回路用の電源として
使用可能な定常状態電圧を発生するものである。DC/DC
変換器は、直流入力電圧の電圧レベルを変え、使用中に
容認できない変化を受けない出力直流電圧を発生する。
たは信頼性不足の故に回路用の電源として使用できない
定常状態電圧である入力電圧から、回路用の電源として
使用可能な定常状態電圧を発生するものである。DC/DC
変換器は、直流入力電圧の電圧レベルを変え、使用中に
容認できない変化を受けない出力直流電圧を発生する。
B.従来の技術 本発明で対象とする代表的な、既知のDC/DC変換器は、
パワー電界効果トランジスタ（FET）及びセンスFETをゲ
ートするラッチのセット及びリセットにより制御され
る。センスFETの周囲の寄生的電圧及び電流によってセ
ンスFETの感知の信頼性が失われる。広義の意味で類似
の現象は、「ターンオフ・スパイクの除去により改良さ
れたスイッチ・モード電源調節（Improved Switch Mode
Power Supply Regulation by Eliminating Turn-off S
pikes）」IBMテニクカル・ディスクロージャ・ブルテ
ン、1988年９月、pp.97−98で扱われており、このよう
な妨害は、回路により解除されている。本発明によれ
ば、このような初期妨害がラッチを制御しないようにす
る手段が設けられる。
パワー電界効果トランジスタ（FET）及びセンスFETをゲ
ートするラッチのセット及びリセットにより制御され
る。センスFETの周囲の寄生的電圧及び電流によってセ
ンスFETの感知の信頼性が失われる。広義の意味で類似
の現象は、「ターンオフ・スパイクの除去により改良さ
れたスイッチ・モード電源調節（Improved Switch Mode
Power Supply Regulation by Eliminating Turn-off S
pikes）」IBMテニクカル・ディスクロージャ・ブルテ
ン、1988年９月、pp.97−98で扱われており、このよう
な妨害は、回路により解除されている。本発明によれ
ば、このような初期妨害がラッチを制御しないようにす
る手段が設けられる。
第２の問題は、負荷が低い時に制御ループ内の遅延が容
認できなくなるために生じる。本発明によれば、低負荷
基準電圧で動作する制御を使用する。
認できなくなるために生じる。本発明によれば、低負荷
基準電圧で動作する制御を使用する。
第３の問題は、過剰電流からパワーFETを保護すること
である。本発明によれば、ラッチは、半サイクル遅れた
クロックからの信号によってリセットされ、したがって
デューティ・サイクルがせいぜい50％の絶対的に制限さ
れる。このような目的でデューティ・サイクルを制限す
ることは、広義の意味で従来技術と考えられる。シリコ
ニックス社（Siliconix Incorporated）は、同社のスイ
ッチ・モード・コントローラ Si 9110/Si 9111に関する
営業用文献で、その理論回路部分内の周波数分割器は、
スイッチ・デューティ・サイクルを50％以下に制限する
と記載している。
である。本発明によれば、ラッチは、半サイクル遅れた
クロックからの信号によってリセットされ、したがって
デューティ・サイクルがせいぜい50％の絶対的に制限さ
れる。このような目的でデューティ・サイクルを制限す
ることは、広義の意味で従来技術と考えられる。シリコ
ニックス社（Siliconix Incorporated）は、同社のスイ
ッチ・モード・コントローラ Si 9110/Si 9111に関する
営業用文献で、その理論回路部分内の周波数分割器は、
スイッチ・デューティ・サイクルを50％以下に制限する
と記載している。
第４の問題は、出力信号が、通常動作中にそれと比較さ
れる基準信号よりずっと低い場合に、ターンオン時の過
剰動作を防止することにある。本発明によれば、ターン
オン時に、時間と共に振幅が直線的に変化する波形（以
下鋸歯状波という）の基準信号が使用される。米国特許
第3879647号は、広義の意味で類似の鋸歯状波制御を備
え、その他の点では全体的に本発明に類似している。米
国特許第378493号も、全体的には本発明と類似している
が、酷似してはいない。
れる基準信号よりずっと低い場合に、ターンオン時の過
剰動作を防止することにある。本発明によれば、ターン
オン時に、時間と共に振幅が直線的に変化する波形（以
下鋸歯状波という）の基準信号が使用される。米国特許
第3879647号は、広義の意味で類似の鋸歯状波制御を備
え、その他の点では全体的に本発明に類似している。米
国特許第378493号も、全体的には本発明と類似している
が、酷似してはいない。
C.発明が解決しようとする課題 本発明の一目的は、初期妨害がラッチを制御しないよう
にすることである。
にすることである。
本発明の他の目的は、デューティ・サイクルをせいぜい
50％に絶対的に制限することである。
50％に絶対的に制限することである。
D.課題を解決するための手段 本発明は、チップ上で実施するのに適したDC/DC変換器
である。本発明は、既知の変換器構造に対するいくつか
の改良を含む。既知の構造は、負荷と直列なインダクタ
ンス及びトランジスタ・スイッチと並列なインダクタン
スをもつパワー回路を含んでいる。出力電圧を検知し、
前記スィッチを通る電流も検知する。出力電圧を基準電
圧と比較して、エラー電圧を得る。エラー電圧を、検知
された電流に対応するで電圧と比較し、その結果を使っ
て、ラッチをリセットする。ラッチはセットされると、
スイッチを閉じ、リセットされると、スイッチを開く。
クロックが、スイッチを周期的にセットする。本発明に
よる改良点は、過負荷を防止するため、デューティ・サ
イクルを50％に制限することによりクロックの50％遅延
でラッチをリセットすること、低負荷時の電圧を制限す
るため、低負荷電圧基準値とエラー電圧の比較時にラッ
チをリセットすること、寄生効果を除去するため、初期
ターンオン中、エラー電圧及び検知電流に対応する電圧
の比較出力に応答しないことである。さらに付加的特徴
として、出力電圧が最初鋸歯状波電圧に基づくようにす
るため、ターンオン時に出力電圧を鋸歯状波電圧と比較
ずることである。
である。本発明は、既知の変換器構造に対するいくつか
の改良を含む。既知の構造は、負荷と直列なインダクタ
ンス及びトランジスタ・スイッチと並列なインダクタン
スをもつパワー回路を含んでいる。出力電圧を検知し、
前記スィッチを通る電流も検知する。出力電圧を基準電
圧と比較して、エラー電圧を得る。エラー電圧を、検知
された電流に対応するで電圧と比較し、その結果を使っ
て、ラッチをリセットする。ラッチはセットされると、
スイッチを閉じ、リセットされると、スイッチを開く。
クロックが、スイッチを周期的にセットする。本発明に
よる改良点は、過負荷を防止するため、デューティ・サ
イクルを50％に制限することによりクロックの50％遅延
でラッチをリセットすること、低負荷時の電圧を制限す
るため、低負荷電圧基準値とエラー電圧の比較時にラッ
チをリセットすること、寄生効果を除去するため、初期
ターンオン中、エラー電圧及び検知電流に対応する電圧
の比較出力に応答しないことである。さらに付加的特徴
として、出力電圧が最初鋸歯状波電圧に基づくようにす
るため、ターンオン時に出力電圧を鋸歯状波電圧と比較
ずることである。
D.実施例 本発明による好ましいDC/DC変換器を、第１図に示す。
回路素子は周知のものであり、市販されているので、概
略的に示す。正の入力直流電圧十VBが、インダクタ１の
片側に印加される。インダクタ１の反対側は、コンデン
サ３の片側に接続され、インダクタ１とコンデンサ３の
接合部は、パワーFET5に接続されている（実際には、通
常のように、パワーFETとして機能するように並列に接
続された多数の電界効果トランジスタが含まれる）。
回路素子は周知のものであり、市販されているので、概
略的に示す。正の入力直流電圧十VBが、インダクタ１の
片側に印加される。インダクタ１の反対側は、コンデン
サ３の片側に接続され、インダクタ１とコンデンサ３の
接合部は、パワーFET5に接続されている（実際には、通
常のように、パワーFETとして機能するように並列に接
続された多数の電界効果トランジスタが含まれる）。
コンデンサの反対側はインダクタク７に接続され、イン
ダクタ７の反対側は接地されている。コンデンサ３とイ
ンダクタ７の接合部は、高電流ダイオード９のアノード
に接続され、そのカソードはコンデンサ11を介して接地
されている。素子３、７、９、11は通常の電圧変換器を
形成している。
ダクタ７の反対側は接地されている。コンデンサ３とイ
ンダクタ７の接合部は、高電流ダイオード９のアノード
に接続され、そのカソードはコンデンサ11を介して接地
されている。素子３、７、９、11は通常の電圧変換器を
形成している。
抵抗８は出力負荷を表している。VOはダイオード９と抵
抗８の接合部に現れる直流出力電圧を表す。この構成
は、一般にパワー回路として知られるものであり、よく
理解されているので、特に詳しくは検討しない。電位VB
＋VOがFET5の両端に現れる。
抗８の接合部に現れる直流出力電圧を表す。この構成
は、一般にパワー回路として知られるものであり、よく
理解されているので、特に詳しくは検討しない。電位VB
＋VOがFET5の両端に現れる。
VOは、エラー増幅器13の負端子に接続されている。増幅
器13は正と負の入力信号を比較し、その差に正比例する
出力信号（エラー電圧）を発生する。本発明の記述全体
を通して、負端子上の信号が同じデバイスの正端子上の
信号より大きい場合、負端子は出力を降下させるものと
する。増幅器13の他の２つの入力（両方とも正入力）
は、スタートアップ時に現れる線形鋸歯状波電圧15と動
作基準電圧17である。
器13は正と負の入力信号を比較し、その差に正比例する
出力信号（エラー電圧）を発生する。本発明の記述全体
を通して、負端子上の信号が同じデバイスの正端子上の
信号より大きい場合、負端子は出力を降下させるものと
する。増幅器13の他の２つの入力（両方とも正入力）
は、スタートアップ時に現れる線形鋸歯状波電圧15と動
作基準電圧17である。
増幅器13の出力線は、比較器19の負入力線として、また
比較器21の負入力線として接続されている。比較器21の
正入力は低負荷基準電圧23である。比較器19の正入力線
は、概略的に示したFET電流検知器25に接続されてい
る。電流検知器25の特定の実施態様は、検知用の小さな
抵抗をそれらのトランジスタに接続し、それらのトラン
ジスタの両端間の電圧を検知することにより、パワーFE
T5を形成する多数の電界効果トランジスタ全体の小部分
を周知のように検知デバイスとして使用するものであ
る。その構成は、図面に示される通りであり、抵抗27が
小さな抵抗を表す。
比較器21の負入力線として接続されている。比較器21の
正入力は低負荷基準電圧23である。比較器19の正入力線
は、概略的に示したFET電流検知器25に接続されてい
る。電流検知器25の特定の実施態様は、検知用の小さな
抵抗をそれらのトランジスタに接続し、それらのトラン
ジスタの両端間の電圧を検知することにより、パワーFE
T5を形成する多数の電界効果トランジスタ全体の小部分
を周知のように検知デバイスとして使用するものであ
る。その構成は、図面に示される通りであり、抵抗27が
小さな抵抗を表す。
ラッチ29は、セット状態にある場合、ドライバ31を活動
化して、信号をFET5のゲートに与え、FET5をオンにす
る。FET5は、オンになると、正常動作中にインダクタ１
とコンデンサ３の接合部からのずべての電流を大地に流
すのに充分な、閉じた低抵抗経路として動作する。ラッ
チ29は、クロック33に接続されたセット入力端１つと、
リセット入力端４つを有する。
化して、信号をFET5のゲートに与え、FET5をオンにす
る。FET5は、オンになると、正常動作中にインダクタ１
とコンデンサ３の接合部からのずべての電流を大地に流
すのに充分な、閉じた低抵抗経路として動作する。ラッ
チ29は、クロック33に接続されたセット入力端１つと、
リセット入力端４つを有する。
ラッチ29のリセット入力端の１つは、半サイクル遅延回
路35の出力端に接続され、回路35の入力はクロック33か
ら供給される。第２リセット入力端は、比較器21の出力
を受け取る。
路35の出力端に接続され、回路35の入力はクロック33か
ら供給される。第２リセット入力端は、比較器21の出力
を受け取る。
第３リセット入力端は、ANDゲート37の出力を受け取
る。ANDゲート37は２つの入力端をもち、そのうち一方
は比較器19の出力を受け取り、他方はパルス回路39の出
力を受け取る。パルス回路39は、その入力をクロック33
から受け取り、FET5の両端間の寄生効果より長くなるよ
うに予め決定された低レベル出力を発生する。その後、
パルス回路39は比較器19からの信号を通すようにゲート
37を条件付けする。比較器19からの信号は、正入力線上
の電流検知信号が増幅器13からのエラー信号より大きい
場合に現われる。
る。ANDゲート37は２つの入力端をもち、そのうち一方
は比較器19の出力を受け取り、他方はパルス回路39の出
力を受け取る。パルス回路39は、その入力をクロック33
から受け取り、FET5の両端間の寄生効果より長くなるよ
うに予め決定された低レベル出力を発生する。その後、
パルス回路39は比較器19からの信号を通すようにゲート
37を条件付けする。比較器19からの信号は、正入力線上
の電流検知信号が増幅器13からのエラー信号より大きい
場合に現われる。
最後のリセット入力は、図のように回路外部で発生され
た遮断制御機構41からのものである。これによって、変
換器を、安全のためにまたはその他の理由で遮断して、
非動作状態にすることが可能になる。
た遮断制御機構41からのものである。これによって、変
換器を、安全のためにまたはその他の理由で遮断して、
非動作状態にすることが可能になる。
正常動作においては、クロック33は、一定の動作周波数
をもち、この周波数によって、各インターバルの開始時
にラッチ29がセットされる。ラッチ29がセット状況にな
ると、ドライバ31が活動化されて、FET5ならびに電流検
知器25をオンにずる。
をもち、この周波数によって、各インターバルの開始時
にラッチ29がセットされる。ラッチ29がセット状況にな
ると、ドライバ31が活動化されて、FET5ならびに電流検
知器25をオンにずる。
FET5を通る電流の大きさは、寄生効果がないと仮定する
と、変換器の出力電圧VOの増加に関係する。VOは、正常
動作においては、増幅器13中の基準電圧17と比較され、
増幅器13の出力はVOが基準電圧より低い場合はその差に
比例して増加し、VOが基準電圧より高い場合はその差に
比例して減少する。
と、変換器の出力電圧VOの増加に関係する。VOは、正常
動作においては、増幅器13中の基準電圧17と比較され、
増幅器13の出力はVOが基準電圧より低い場合はその差に
比例して増加し、VOが基準電圧より高い場合はその差に
比例して減少する。
増幅器13の出力は、比較器21中で低負荷基準電圧23と比
較され、増幅器13の出力の方が低い場合は、比較器21の
出力がラッチ29をリセットし、それによってFET5がオン
になり、変換器の出力電圧の増加が終了する。
較され、増幅器13の出力の方が低い場合は、比較器21の
出力がラッチ29をリセットし、それによってFET5がオン
になり、変換器の出力電圧の増加が終了する。
増幅器13の出力は、比較器19で電流検知器25の出力と比
較され、電流検知器25の出力の方が高い場合には、その
出力はゲート37を条件付ける。ゲート37はまた、回路39
内の所定の遅延がクロック33によって開始した後、パル
ス回路39によって条件付けされる。ゲート37が、それに
対する両方の入力によって条件付けされる場合、ゲート
37の出力がラッチ29をリセットし、それによってFET5が
オフになり、変換器の出力電圧の増加が終了する。この
サイクルは、次の規則的インターバルでクロック33かラ
ッチ29をセットすることにより再び開始される。
較され、電流検知器25の出力の方が高い場合には、その
出力はゲート37を条件付ける。ゲート37はまた、回路39
内の所定の遅延がクロック33によって開始した後、パル
ス回路39によって条件付けされる。ゲート37が、それに
対する両方の入力によって条件付けされる場合、ゲート
37の出力がラッチ29をリセットし、それによってFET5が
オフになり、変換器の出力電圧の増加が終了する。この
サイクルは、次の規則的インターバルでクロック33かラ
ッチ29をセットすることにより再び開始される。
従来技術の欠点 既知のこの全体的設計の回路は、比較器21、遅延回路3
5、パルス回路39または鋸歯状波基準電圧15をもってい
ない。この既知回路の欠陥には次のことがある。各サイ
クルの開始時に、ラッチ29がセットされて、FET5をオン
にする。FET5中の電流が上昇すると、電流検知器25の電
圧が、増幅器13の出力よりわずかに大きくなるまで上昇
する。検知器25の電圧の方が高くなった時点で、ラッチ
29は通常リセットされ、FET5がオフになる。FET5中の電
流は、負荷中の出力電流と、バルク電源VBによって供給
される電流との合計である。このサイクルがクロック周
波数で繰り返されるが、高速電流ループ内の遅延はすべ
て望ましくない。出力電圧VOは、増幅器13にフィードバ
ックされる。増幅器13の出力によって、FET5中を流れる
最大電流が決まる。増幅器13の出力を大きくするには、
比較器19がラッチ29をリセットする前に、FET5の電流が
より高い値に達しなければならない。ラッチ29がリセッ
トされると、ドライバ31は遮断される。
5、パルス回路39または鋸歯状波基準電圧15をもってい
ない。この既知回路の欠陥には次のことがある。各サイ
クルの開始時に、ラッチ29がセットされて、FET5をオン
にする。FET5中の電流が上昇すると、電流検知器25の電
圧が、増幅器13の出力よりわずかに大きくなるまで上昇
する。検知器25の電圧の方が高くなった時点で、ラッチ
29は通常リセットされ、FET5がオフになる。FET5中の電
流は、負荷中の出力電流と、バルク電源VBによって供給
される電流との合計である。このサイクルがクロック周
波数で繰り返されるが、高速電流ループ内の遅延はすべ
て望ましくない。出力電圧VOは、増幅器13にフィードバ
ックされる。増幅器13の出力によって、FET5中を流れる
最大電流が決まる。増幅器13の出力を大きくするには、
比較器19がラッチ29をリセットする前に、FET5の電流が
より高い値に達しなければならない。ラッチ29がリセッ
トされると、ドライバ31は遮断される。
この制御方式には多数の問題がある。第１に、FET5がオ
ンになる時、回路中の寄生キャパシタンス及びインダク
タンスのために、大きなスパイクが電流検知器25の両端
間に発生する。このスパイクは、通常、ラッチ29がリセ
ットし、FET5をあまりにも早くオフにする。これによっ
て、出力電圧VOが降下し、最終的に増幅器13の出力が増
加し、あまりにも高い電流がFET5中を流れることにな
る。増幅器13の出力は、最終的に、早目にオフにならず
VOが増加するのに、充分な高さまで上昇ずる。VOが基準
電圧15を超えると、早目の遮断状態が再び発生し、VOの
振動が起こる。この問題に対する従来の解決方法は、電
流検出器25の経路中に低域フィルタを置くものである。
これは相当な遅延を追加することになり、高周波数変換
器を望む場合には望ましくない。
ンになる時、回路中の寄生キャパシタンス及びインダク
タンスのために、大きなスパイクが電流検知器25の両端
間に発生する。このスパイクは、通常、ラッチ29がリセ
ットし、FET5をあまりにも早くオフにする。これによっ
て、出力電圧VOが降下し、最終的に増幅器13の出力が増
加し、あまりにも高い電流がFET5中を流れることにな
る。増幅器13の出力は、最終的に、早目にオフにならず
VOが増加するのに、充分な高さまで上昇ずる。VOが基準
電圧15を超えると、早目の遮断状態が再び発生し、VOの
振動が起こる。この問題に対する従来の解決方法は、電
流検出器25の経路中に低域フィルタを置くものである。
これは相当な遅延を追加することになり、高周波数変換
器を望む場合には望ましくない。
既知の変換器に伴う第２の問題は、負荷電流が低い時に
発生ずる。増幅器13の出力がFET5内の電流を制御ずるの
で、低い負荷電流の場合、増幅器13の出力は低下する。
負荷がない場合、FET5の電流は小きい値である必要があ
る。すなわち、増幅器13の出力は接地電圧よりわずかだ
け上である必要があり、FET5は、オンになった後すぐに
オフになる必要がある。電流検知器25からのループ中の
遅延時間を非ゼロにすると、このことが起こるのが防止
され、出力電圧は許容限度を越えて上昇する。電流検知
ループの遅延によって、調節が間題になる出力負荷電流
の値が決まる。
発生ずる。増幅器13の出力がFET5内の電流を制御ずるの
で、低い負荷電流の場合、増幅器13の出力は低下する。
負荷がない場合、FET5の電流は小きい値である必要があ
る。すなわち、増幅器13の出力は接地電圧よりわずかだ
け上である必要があり、FET5は、オンになった後すぐに
オフになる必要がある。電流検知器25からのループ中の
遅延時間を非ゼロにすると、このことが起こるのが防止
され、出力電圧は許容限度を越えて上昇する。電流検知
ループの遅延によって、調節が間題になる出力負荷電流
の値が決まる。
既知の変換器の第３の問題は、FET5中を流れる最大電流
に関係している。増幅器13の出力は電流の流れを制御す
るので、FET5及びその他のパワー回路の構成素子の破壊
を防止するために安全なレベルに固定しなければならな
い。しかし、電流検知ループ中に障害が生じ、FET5がオ
フにならない場合は、FET5中の最大電流は、バルク電圧
VBを入力インダクタ１のコイル抵抗で割った商によって
決定されることになる。その結果、出力上に負荷がない
場合でも、パワー回路の大量破壊が生じる可能性があ
る。これを防止すると、スタートアップ時及び過渡期
に、変換器がより安定になる。負荷過渡期の間、変換器
は、回路中に低調波振動を生ずる傾向のある動作周波数
の周期の半分以上の間FET5をオンにしようとする。
に関係している。増幅器13の出力は電流の流れを制御す
るので、FET5及びその他のパワー回路の構成素子の破壊
を防止するために安全なレベルに固定しなければならな
い。しかし、電流検知ループ中に障害が生じ、FET5がオ
フにならない場合は、FET5中の最大電流は、バルク電圧
VBを入力インダクタ１のコイル抵抗で割った商によって
決定されることになる。その結果、出力上に負荷がない
場合でも、パワー回路の大量破壊が生じる可能性があ
る。これを防止すると、スタートアップ時及び過渡期
に、変換器がより安定になる。負荷過渡期の間、変換器
は、回路中に低調波振動を生ずる傾向のある動作周波数
の周期の半分以上の間FET5をオンにしようとする。
既知の変換器の別の間題は、オンになる時のFET5のオー
バドライブである。なぜなら、オンになる時、VOは正常
動作基準電圧17に比べてきわめて低いからである。
バドライブである。なぜなら、オンになる時、VOは正常
動作基準電圧17に比べてきわめて低いからである。
本発明 本発明は、既知の変換器の全般的設計に、前記の欠点を
解決する４つの回路要素を組み込むものである。追加の
手段としては、高周波数及び高電流でFET5をスイッチす
る際に見られる望ましくないスパイクの間、ブランキン
グを行なうことが含まれる。低負荷系は、低出力電流レ
ペルを検出して、正常のスイッチングを遮断する。別の
系は、FET5のオン時間をクロック33の周期の半分に制限
する。更に付加的な特徴として、鋸歯状波基準電圧15を
第２入力として増幅器13に加え、VOを、鋸歯状波電圧15
または動作基準電圧17のうちの低い方と比較する。これ
らによって、FET5及びパワー回路が保護され、スタート
・アップ時及び負荷過渡期に変換器が安定になる。
解決する４つの回路要素を組み込むものである。追加の
手段としては、高周波数及び高電流でFET5をスイッチす
る際に見られる望ましくないスパイクの間、ブランキン
グを行なうことが含まれる。低負荷系は、低出力電流レ
ペルを検出して、正常のスイッチングを遮断する。別の
系は、FET5のオン時間をクロック33の周期の半分に制限
する。更に付加的な特徴として、鋸歯状波基準電圧15を
第２入力として増幅器13に加え、VOを、鋸歯状波電圧15
または動作基準電圧17のうちの低い方と比較する。これ
らによって、FET5及びパワー回路が保護され、スタート
・アップ時及び負荷過渡期に変換器が安定になる。
早期にオフになる間題は、パルス回路39の追加により解
決される。パルス回路39は、ラッチ29のセット後一定時
間が経過するまで、ラッチ29がリセットされるのを防止
する。これによって、低域フィルタは不要になり、電流
検知器25による検出時間が最小になる。回路39からのパ
ルスはクロック33によって開始され、回路39のブランキ
ング・パルスの持続時間は、FET5の検知応答中のスパイ
クの持続時間と一致するように選択する。こうすると、
ブランキング・パルス幅に対する比較器19に関するFET5
の最小オン時間が規定される。なぜなら、FET5は、この
時間中は比較器19によってオフにされないからである。
次に検討する低負荷制御比較器21は、FET5をより早くオ
フにできるが、それは望ましいことである。
決される。パルス回路39は、ラッチ29のセット後一定時
間が経過するまで、ラッチ29がリセットされるのを防止
する。これによって、低域フィルタは不要になり、電流
検知器25による検出時間が最小になる。回路39からのパ
ルスはクロック33によって開始され、回路39のブランキ
ング・パルスの持続時間は、FET5の検知応答中のスパイ
クの持続時間と一致するように選択する。こうすると、
ブランキング・パルス幅に対する比較器19に関するFET5
の最小オン時間が規定される。なぜなら、FET5は、この
時間中は比較器19によってオフにされないからである。
次に検討する低負荷制御比較器21は、FET5をより早くオ
フにできるが、それは望ましいことである。
低負荷補償は、増幅器13の出力信号を固定基準電圧23と
比較することによって行なう。出力が高い場合、ラッチ
29がリセットされる。低負荷のときそうであるが、VOが
高い場合、FET5は各サイクルごとにスイッチされず、し
たがって、変換器の平均動作周波数が下がる。出力電圧
は鋸歯状波形をもつが、許容されない範囲にまで増加す
ることはできない。FETは、増幅器13の出力を低負荷制
御限界付近で振動させるのに充分な時間オンになる。遅
延回路35の追加によりラッチ29をクロック・サイクルの
50％で自動的にリセットさせ、クロック33の動作をオフ
にし、半クロック・サイクル後にラッチ29をリセットさ
せることによって、パワー回路及びFET5がさらに保護さ
れる。正常動作では、ラッチ５は、ずでに50％の時間に
リセットされている。電流検出回路に障害が生じた場合
には、FET5をオンにしたり、連続してオンのままとする
ことはできない。この種の障害のほとんどは、通常、製
造中に生じ、変換器を初めて試験した時に間題が生ずる
ものである。この50％遮断方式を使用すれば、欠陥のあ
る変換器によってFET5が破壊されず、出力に負荷がかか
らない。ラッチ29をリセットすると、またあるサイクル
から次のサイクルまでのデューティ・サイクルの最大変
化が制限される。これによって、FET電流の突発的変化
が制限され、過渡期及びパワー・オン時の安定性が向上
する。このためには、デューティ・サイクルが50％以下
である必要がある。そうすれば、出力電圧は、バルク供
給電圧以下に制限される。
比較することによって行なう。出力が高い場合、ラッチ
29がリセットされる。低負荷のときそうであるが、VOが
高い場合、FET5は各サイクルごとにスイッチされず、し
たがって、変換器の平均動作周波数が下がる。出力電圧
は鋸歯状波形をもつが、許容されない範囲にまで増加す
ることはできない。FETは、増幅器13の出力を低負荷制
御限界付近で振動させるのに充分な時間オンになる。遅
延回路35の追加によりラッチ29をクロック・サイクルの
50％で自動的にリセットさせ、クロック33の動作をオフ
にし、半クロック・サイクル後にラッチ29をリセットさ
せることによって、パワー回路及びFET5がさらに保護さ
れる。正常動作では、ラッチ５は、ずでに50％の時間に
リセットされている。電流検出回路に障害が生じた場合
には、FET5をオンにしたり、連続してオンのままとする
ことはできない。この種の障害のほとんどは、通常、製
造中に生じ、変換器を初めて試験した時に間題が生ずる
ものである。この50％遮断方式を使用すれば、欠陥のあ
る変換器によってFET5が破壊されず、出力に負荷がかか
らない。ラッチ29をリセットすると、またあるサイクル
から次のサイクルまでのデューティ・サイクルの最大変
化が制限される。これによって、FET電流の突発的変化
が制限され、過渡期及びパワー・オン時の安定性が向上
する。このためには、デューティ・サイクルが50％以下
である必要がある。そうすれば、出力電圧は、バルク供
給電圧以下に制限される。
鋸歯状波基準電圧15は線形であり、（定電流をコンデン
サに駆動することによりコンデンサの両端間で発生す
る）ターン・オン時の０ボルトから出発する。ターン・
オン時に、増幅器13は、VOと鋸歯状波基準電圧15の差を
表す信号を発生し、増幅器13の出力があまり高くなるの
を防止する。
サに駆動することによりコンデンサの両端間で発生す
る）ターン・オン時の０ボルトから出発する。ターン・
オン時に、増幅器13は、VOと鋸歯状波基準電圧15の差を
表す信号を発生し、増幅器13の出力があまり高くなるの
を防止する。
その他の考慮事項及び代替法 電流容量要件のために、図示したように本発明の典型的
な実施態様の回路のほとんどはPNPデバイスになる。最
良の動作のためには、比較器19はNPNデバイスであるこ
とが望ましい。NPNデバイスの方が高速だからである。
このような目的のための信号の変形は、回路の細部に関
する間題であり、本発明の一部分を形成しない。
な実施態様の回路のほとんどはPNPデバイスになる。最
良の動作のためには、比較器19はNPNデバイスであるこ
とが望ましい。NPNデバイスの方が高速だからである。
このような目的のための信号の変形は、回路の細部に関
する間題であり、本発明の一部分を形成しない。
第２図は、別のパワーFET5電流検知システムを示ず。第
２図で第１図の要索と同じの要索は、同じ参照番号で表
す。この場合も、センスFET50及びセンスFET52は、実際
にはパワーFET50を形成する多数の電界効果トランジス
タとともに配置された、それらと同じ形の比較的少数の
電界効果トランジスタである。センスFET50は、パワーF
ET5をゲート・オンする信号と同じ信号でゲート・オン
される。センスFET52のドレインは、比較器19の正入力
線に接続されている。センスFET50及びセンスFET52のソ
ースは、インダクタ１とコンデンサ３の接合部に接続さ
れている。
２図で第１図の要索と同じの要索は、同じ参照番号で表
す。この場合も、センスFET50及びセンスFET52は、実際
にはパワーFET50を形成する多数の電界効果トランジス
タとともに配置された、それらと同じ形の比較的少数の
電界効果トランジスタである。センスFET50は、パワーF
ET5をゲート・オンする信号と同じ信号でゲート・オン
される。センスFET52のドレインは、比較器19の正入力
線に接続されている。センスFET50及びセンスFET52のソ
ースは、インダクタ１とコンデンサ３の接合部に接続さ
れている。
FET50はゲート・オンされると、寄生効果によるスパイ
ク電圧を受ける。FET50のドレインは、寄生効果から高
電位にとどまり、その１つの入力がFET50のドレインに
接続されている比較回路54は、ゲート37を、比較器19か
らのずべての信号を胆止する状態に保つ値にとどまる。
ツェナー・ダイオード56が、FET50のドレイン及ぴ大地
に接続されている。FET50へのその接合部は、比較器54
への入力であり、比較器56への他の入力は基準電圧であ
る。ツェナー・ダイオード56は、寄生効果の間、比較器
54の出力を制御できるのに充分な高さの降伏電圧をも
つ。
ク電圧を受ける。FET50のドレインは、寄生効果から高
電位にとどまり、その１つの入力がFET50のドレインに
接続されている比較回路54は、ゲート37を、比較器19か
らのずべての信号を胆止する状態に保つ値にとどまる。
ツェナー・ダイオード56が、FET50のドレイン及ぴ大地
に接続されている。FET50へのその接合部は、比較器54
への入力であり、比較器56への他の入力は基準電圧であ
る。ツェナー・ダイオード56は、寄生効果の間、比較器
54の出力を制御できるのに充分な高さの降伏電圧をも
つ。
寄生効果が消失した時、ツェナー・ダイオード56の電圧
は接地電圧まで下降し、出力比較器54は状態を変える。
この出力は、センスFET52をゲート・オンし、FET52は、
パワーFET5中を流れる電流を表す信号を比較器19の正入
力線に供給ずる。
は接地電圧まで下降し、出力比較器54は状態を変える。
この出力は、センスFET52をゲート・オンし、FET52は、
パワーFET5中を流れる電流を表す信号を比較器19の正入
力線に供給ずる。
この配置構成の利点は、あらかじめ設定した時間の間で
はなく、センスFET50に寄生妨害が存在するときのみ、
ゲート37が阻止されることにある。それには、インダク
タ１とキャパシタ３の接合部からの電圧がFET50の両端
間にかかるのに耐えられる回路が必要である。
はなく、センスFET50に寄生妨害が存在するときのみ、
ゲート37が阻止されることにある。それには、インダク
タ１とキャパシタ３の接合部からの電圧がFET50の両端
間にかかるのに耐えられる回路が必要である。
本発明の理解に必要でなく、回路設計技術の範囲内にあ
る回路の細部は省略した。本発明の精神及び範囲内に含
まれる各種の変形は自明である。
る回路の細部は省略した。本発明の精神及び範囲内に含
まれる各種の変形は自明である。
F.発明の効果 本発明は、チップ上で実施するのに適したDC/DC変換器
を提供する。
を提供する。
第１図は、好ましい実施例の索子を示す概略図である。 第２図は、センスFETの両端間の寄生効果に対する応答
を避けるための代替回路を示す図である。 １、７……インダクタ ３、11……コンデンサ ５……パワーFET ８、27……抵抗 ９……ダイオード 13……増幅器 21……高電圧比較器 25……電流検知器 29……ラッチ 31……ドライバ 33……クロック 35……クロック遅延回路 37……ゲート 39……パルス回路
を避けるための代替回路を示す図である。 １、７……インダクタ ３、11……コンデンサ ５……パワーFET ８、27……抵抗 ９……ダイオード 13……増幅器 21……高電圧比較器 25……電流検知器 29……ラッチ 31……ドライバ 33……クロック 35……クロック遅延回路 37……ゲート 39……パルス回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ウイリアム・グラーフ アメリカ合衆国ケンタツキー州レキシント ン、スプリング・ミドウ・ドライブ823番 地 (72)発明者 ジヨナサン・ジエームズ・ハード アメリカ合衆国ケンタツキー州レキシント ン、ケイン・ラン・ロード537番地 (72)発明者 クリストフアー・デイン・ジヨーネス アメリカ合衆国ケンタツキー州ジヨージタ ウン、シンシイーナ・ロード3828番地 (72)発明者 ステイブン・フランシス・ニユートン アメリカ合衆国ケンタツキー州ウインチエ スター、モーリス・ロード1955番地 (72)発明者 デヴイド・ロス・トーマス アメリカ合衆国ケンタツキー州シンシイー ナ、ボツクス221、ルート１番地
Claims (2)
- 【請求項１】直流電圧源からの入力端子と、 前記入力端子から第１ノードに接続されたインダクタ
と、 前記第１ノードに接続され、負荷に対する直流電圧出力
端子を有する変換回路と、 前記第１ノードの電流を分路するように前記第１ノード
に接続されたスイッチと、 前記スイッチを流れる電流に対応する第１制御信号を発
生する手段と、 セット入力端子および複数のリセット入力端子を有する
ラッチと、 クロック信号を発生し、該クロック信号を前記ラッチの
前記セット入力端子に供給するクロック発生源と、 所定の動作基準電圧である第１基準電圧および前記変換
回路のターンオン時点から時間とともに増大する電圧を
入力に受け取り、前記出力端子における電圧と前記第１
基準電圧および前記時間とともに増大する電圧の小さい
方との差に対応する第２制御信号を発生する手段と、 前記第２制御信号が第２基準レベルより低いときに第３
制御信号を発生し、該第３制御信号を前記ラッチの前記
リセット入力端子の１つに供給する手段と、 前記第１制御信号が前記第２制御信号より大きいとき第
４制御信号を発生し、該第４制御信号を前記ラッチの前
記リセット入力端子の１つに供給する手段と、 前記クロック信号から１サイクル未満遅延した遅延クロ
ック信号を発生し、該遅延クロック信号を前記ラッチの
前記リセット入力端子の１つに供給する手段と、 前記ラッチがセットされたとき前記スイッチを閉じ、前
記ラッチがリセットされたとき前記スイッチを開くよう
に前記ラッチの状態に応答して前記スイッチを制御する
手段と、 前記クロック信号に応答して前記スイッチのターンオン
時のスパイクの持続時間に実質的に等しい持続時間の第
５制御信号を発生する手段と、 前記第５制御信号に応答して前記第４制御信号が前記ラ
ッチをリセットするのを前記第５制御信号の持続時間中
阻止する手段と、 よりなる直流−直流変換装置。 - 【請求項２】直流電圧源からの入力端子と、 前記入力端子から第１ノードに接続されたインダクタ
と、 前記第１ノードに接続され、負荷に対する直流電圧出力
端子を有する変換回路と、 前記第１ノードの電流を分路するように前記第１ノード
に接続されたパワー電界効果トランジスタ回路と、 前記パワー電界効果トランジスタ回路を流れる電流に対
応する第１制御信号を発生する手段と、 セット入力端子および複数のリセット入力端子を有する
ラッチと、 クロック信号を発生し、該クロック信号を前記ラッチの
前記セット入力端子に供給するクロック発生源と、 所定の動作基準電圧である第１基準電圧および前記変換
回路のターンオン時点から時間とともに増大する電圧を
入力に受け取り、前記出力端子における電圧と前記第１
基準電圧および前記時間とともに増大する電圧の小さい
方との差に対応する第２制御信号を発生する増幅器と、 前記第２制御信号が第２基準レベルより低いときに第３
制御信号を発生し、該第３制御信号を前記ラッチの前記
リセット入力端子の１つに供給する比較器と、 前記第１制御信号が前記第２制御信号より大きいとき第
４制御信号を発生し、該第４制御信号を前記ラッチの前
記リセット入力端子の１つに供給する比較器と、 前記クロック信号から１サイクル未満遅延した遅延クロ
ック信号を発生し該遅延クロック信号を前記ラッチの前
記リセット入力端子の１つに供給する手段と、 前記ラッチがセットされたとき前記パワー電界効果トラ
ンジスタ回路がオフになり、前記ラッチがリセットされ
たとき前記パワー電界効果トランジスタ回路がオンにな
るように前記ラッチの状態に応答して前記パワー電界効
果トランジスタ回路をスイッチする手段と、 前記クロック信号に応答して前記パワー電界効果トラン
ジスタ回路のターンオン時のスパイクの持続時間に実質
的に等しい持続時間の第５制御信号を発生する手段と、 前記第５制御信号に応答して、前記第４制御信号が前記
ラッチをリセットするのを前記第５制御信号の持続時間
中阻止する手段と、 よりなる直流−直流変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/344,182 US4902957A (en) | 1989-04-27 | 1989-04-27 | DC/DC converter |
| US344182 | 1989-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299460A JPH02299460A (ja) | 1990-12-11 |
| JPH0695830B2 true JPH0695830B2 (ja) | 1994-11-24 |
Family
ID=23349407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108979A Expired - Lifetime JPH0695830B2 (ja) | 1989-04-27 | 1990-04-26 | 直流―直流変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4902957A (ja) |
| EP (1) | EP0395558B1 (ja) |
| JP (1) | JPH0695830B2 (ja) |
| DE (1) | DE69009285T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0520663A3 (en) * | 1991-06-27 | 1993-02-24 | Sgs-Thomson Microelectronics, Inc. | Circuit to improve stability of high duty cycle current controlled pwm regulators |
| US5543632A (en) * | 1991-10-24 | 1996-08-06 | International Business Machines Corporation | Temperature monitoring pilot transistor |
| US5237262A (en) * | 1991-10-24 | 1993-08-17 | International Business Machines Corporation | Temperature compensated circuit for controlling load current |
| US5245261A (en) * | 1991-10-24 | 1993-09-14 | International Business Machines Corporation | Temperature compensated overcurrent and undercurrent detector |
| JP3151932B2 (ja) * | 1992-04-27 | 2001-04-03 | ヤマハ株式会社 | 電源回路 |
| US5481178A (en) * | 1993-03-23 | 1996-01-02 | Linear Technology Corporation | Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit |
| JPH09215319A (ja) * | 1996-02-01 | 1997-08-15 | Toyota Autom Loom Works Ltd | Ｄｃ／ｄｃコンバータ |
| US5912552A (en) * | 1997-02-12 | 1999-06-15 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | DC to DC converter with high efficiency for light loads |
| JPH10313572A (ja) * | 1997-05-09 | 1998-11-24 | Toyota Autom Loom Works Ltd | スイッチングレギュレータ制御方式 |
| US6307356B1 (en) | 1998-06-18 | 2001-10-23 | Linear Technology Corporation | Voltage mode feedback burst mode circuit |
| US6127815A (en) * | 1999-03-01 | 2000-10-03 | Linear Technology Corp. | Circuit and method for reducing quiescent current in a switching regulator |
| US6674274B2 (en) | 2001-02-08 | 2004-01-06 | Linear Technology Corporation | Multiple phase switching regulators with stage shedding |
| US6476589B2 (en) | 2001-04-06 | 2002-11-05 | Linear Technology Corporation | Circuits and methods for synchronizing non-constant frequency switching regulators with a phase locked loop |
| US6781357B2 (en) | 2001-09-27 | 2004-08-24 | Power Integrations, Inc. | Method and apparatus for maintaining a constant load current with line voltage in a switch mode power supply |
| US7019507B1 (en) | 2003-11-26 | 2006-03-28 | Linear Technology Corporation | Methods and circuits for programmable current limit protection |
| US7030596B1 (en) | 2003-12-03 | 2006-04-18 | Linear Technology Corporation | Methods and circuits for programmable automatic burst mode control using average output current |
| FR3018967B1 (fr) * | 2014-03-21 | 2016-04-15 | Valeo Vision | Convertisseur asservi en courant de sortie |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3784893A (en) * | 1973-01-10 | 1974-01-08 | Bell Telephone Labor Inc | High voltage shutdown protection circuit with bias arrangement to decrease the voltage shutdown point with increasing load |
| US3879647A (en) * | 1974-06-07 | 1975-04-22 | Bell Telephone Labor Inc | DC to DC converter with regulation having accelerated soft start into active control region of regulation and fast response overcurrent limiting features |
| DE3541308C1 (en) * | 1985-11-22 | 1987-02-05 | Philips Patentverwaltung | DC power supply generator e.g. for gas discharge lamp - obtains regulated DC from mains supply giving sinusoidal input to filter and rectifier |
| US4674020A (en) * | 1985-12-13 | 1987-06-16 | Siliconix Incorporated | Power supply having dual ramp control circuit |
| US4672518A (en) * | 1986-07-30 | 1987-06-09 | American Telephone And Telegraph Co., At&T Bell Labs | Current mode control arrangement with load dependent ramp signal added to sensed current waveform |
| US4683529A (en) * | 1986-11-12 | 1987-07-28 | Zytec Corporation | Switching power supply with automatic power factor correction |
| US4814684A (en) * | 1987-09-30 | 1989-03-21 | Trw Inc. | Apparatus for extending the Vout/Vin ratio of a DC-to-DC converter |
-
1989
- 1989-04-27 US US07/344,182 patent/US4902957A/en not_active Expired - Fee Related
-
1990
- 1990-03-07 EP EP90480030A patent/EP0395558B1/en not_active Expired - Lifetime
- 1990-03-07 DE DE69009285T patent/DE69009285T2/de not_active Expired - Fee Related
- 1990-04-26 JP JP2108979A patent/JPH0695830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH02299460A (ja) | 1990-12-11 |
| DE69009285D1 (de) | 1994-07-07 |
| EP0395558A3 (en) | 1990-12-05 |
| DE69009285T2 (de) | 1994-12-08 |
| EP0395558B1 (en) | 1994-06-01 |
| US4902957A (en) | 1990-02-20 |
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