JPH02299460A - 直流―直流変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 直流−直流（ＤＣ／ＤＣ）変換器は、入力電圧から、一
般には、調節不良または信頼性不足の故に回路用の電源
として使用できない定常状態電圧から、回路用の電源と
して使用可能な定常状態電圧を発生するものである。Ｄ
　Ｃ７０Ｃ変換器は、直流入力電圧の電圧レベルを変え
、使用中に容認できない変化を受けない出力直流電圧を
発生する。

Ｂ、従来の技術 本発明で対象とする代表的な、既知のＤＣ／ＤＣ変換器
は、パワー電界効果トランジスタ（ＦＥＴ）及びセンス
ＦＥＴをゲートするラッチのセット及びリセットにより
制御される。センスＦＥＴの周囲の寄生的電圧及び電流
によって、センスＦＥＴの感知の信頼性が失われる。広
義の意味で類似の現象は、「ターンオフ・スパイクの除
去により改良されたスイッチ・モード電源調節（Ｉｍｐ
ｒｏｖｅｄ　５ｗ１ｔｃｈ　Ｍｏｄｅ　Ｐｏｗｅｒ　Ｓ
ｕｐｐｌｙＲｅｇｕｌａｔｉｏｎ　ｂｙ　Ｅｌｉｍｉｎ
ａｔｉｎｇ　Ｔｕｒｎ−ｏｆｆ　５ｐｉｋｅｓ）Ｊ、Ｉ
ＢＭテクニカル・ディスクロージャ・プルテン、１９８
８年９月、ｐＩ）、９７−９８で扱われており、このよ
うな妨害は、回路により解決されている。本発明によれ
ば、このような初期妨害がラッチを制御しないようにす
ることができる。

第２の問題は、負荷が低い時に制御ループ内の遅延が容
認できなくなるために生ずる。本発明によれば、低負荷
基準電圧で動作する制御を使用する。

第３の問題は、過剰電流からパワーＦＥＴを保護するこ
とである。本発明によれば、ラッチは、半サイクル遅れ
たクロックからの信号によってリセットされ、したがっ
て衝撃係数がせいぜい５０％に絶対的に制限される。こ
のような目的で衝撃係数を制限することは、広義の意味
で従来技術と考えられる。シリフニックス社（Ｓｉｌ　
１ｃｏｎｉｘＩｎｃｏｒｐｏｒａｔｅｄ）は、同社のス
イッチ・モード・コントローラ（Ｓｗｉｔｃｈｍｏｄｅ
　Ｃｏｎｔｒｏｌｌｅｒｓ）　　Ｓ　ｉ　９１１０／５
ｉ９１１１に関する営業用文献で、その論理回路部分内
の周波数分割器は、スイッチ衝撃係数を５０％以下に制
限すると明記している。

第４の問題は、出力信号が、通常動作中にそれと比較さ
れる基準信号よりずっと低い場合に、ターンオン時の過
剰動作を防止することにある。本発明によれば、ターン
オン時に、ランプ基準信号が使用される。米国特許第３
８７９８４７号は、広義の意味で類似のランプ制御を備
え、その他の点では全体的に本発明に類似している。

米国特許第３７８４８９３号も、全体的には本発明と類
似しているが、酷似してはいない。

Ｃ０発明が解決しようとする課題 本発明の一目的は、初期妨害がラッチを制御しないよう
にすることである。

本発明の他の目的は、衝撃係数をせいぜい６０％に絶対
的に制限する。

００課題を解決するための手段 本発明は、チップ上で実施するのに適したＤＣ／ＤＣ変
換器である。本発明は、既知の変換器構造に対するいく
つかの改良を含む。既知の構造は、負荷と直列なインダ
クタンス及びトランジスタ・スイッチと平行なインダク
タンスをもつパワー・トレインを含んでいる。出力電圧
を検知し、前記スイッチを通る電流も検知する。出力電
圧を基準電圧と比較して、エラー電圧を得る。エラー電
圧を、検知された電流に対応する電圧と比較し、その結
果を使って、ラッチをリセットする。ラッチは、セット
されると、スイッチを閉じ、リセットされると、スイッ
チを開く。クロックが、スイッチを周期的にセットする
。改良点は、過負荷を防止するため、衝撃係数を５０％
に制限することによりクロックの５０％遅延でラッチを
リセットすること、低負荷時の電圧を制限するため、低
負荷電圧基準値とエラー電圧の比較時にラッチをリセッ
トすること、寄生効果を除去するため、初期ターンオン
中、エラー電圧及び検知電流に対応する電圧の比較出力
に応答しないこと、出力電圧が最初ランプ・アップ電圧
に基づくようにするため、ターンオン時に出力電圧をラ
ンプ・アップ電圧と比較することである。

Ｄ、実施例 本発明による好ましいＤＣ／ＤＣ変換器を、第１図に示
す。回路素子は周知のものであり、市販されているので
、概略的に示す。正の入力直流電圧＋ＶＢが、インダク
タ１の片側に印加される。

インダクタ１の反対側は、コンデンサ３の片側に接続さ
れ、インダクタ１とコンデンサ３の接合部は、パワーＦ
ＥＴ５に接続されている（実際には、通常のように、パ
ワーＦＥＴとして機能するように並列に接続された多数
の電界効果トランジスタが含まれる）。

コンデンサの反対側はインダクタフに接続され、インダ
クタ７の反対側は接地されている。コンデンサ３とイン
ダクタ７の接合部は、高電流ダイオード９のアノードに
接続され、そのカソードはコンデンサ１１を介して接地
されている。素子３．７．９．１１は通常の電圧変換器
を形成している。

抵抗８は出力負荷を象徴している。ｖｏはダイオード９
と抵抗８の接合部に現れる直流出力電圧を表す。この構
成は、一般にパワー・トレインとして知られるものであ
り、よく理解されているので、特に詳しくは検討しない
。電位Ｖａ＋ＶｏがＦＥＴ５の両端間に現れる。

ｖｏは、エラー増幅器１３の負端子に接続されている。

増幅器１３は、正と負の入力信号を比較し、その差に正
比例する出力信号（エラー電圧）を発生する。通常通り
、本発明の記述全体を通して、負端子上の信号が同じデ
バイスの正端子上の信号より大きい場合、負端子は出力
を降下させる。

増幅器１３の他の２つの入力（両方とも正入力）は、ス
タートアップ時に現れる線形ランプ電圧１５と動作基準
電圧１７である。

増幅器１３の出力線は、比較器１９の負入力線として、
また比較器２１の負入力線として接続されている。比較
器２１の正入力は低負荷基準電圧２３である。比較器１
９の正入力線は、概略的に示したＦＥＴ電流検知器２５
に接続されている。

電流検知器２５の特定の実施態様は、検知用の小さな抵
抗をそれらのトランジスタに接続し、それらのトランジ
スタの両端間の電圧を検知することにより、パワーＦＥ
Ｔ５を形成する多数の電界効果トランジスタ全体の小部
分を、周知のように検知デバイスとして使用するもので
ある。その構成は、図面によって示唆される通りであり
、抵抗２７が小さな抵抗を表す。

ラッチ２９は、セット状態にある場合、ドライバ３１を
活動化して、信号をＦＥＴ５のゲートに与え、ＦＥＴ５
をオンにする。ＦＥＴ５は、オンになると、正常動作中
にインダクタ１とコンデンサ３の接合部からのすべての
電流を大地に流すのに充分な、閉じた低抵抗経路として
動作する。ラッチ２９は、クロック３３に接続されたセ
ット入力端１つと、リセット入力端４つを有する。

ラッチ２９のリセット入力端の１つは、半サイクル遅延
回路３５の出力端に接続され、回路３５の入力はクロッ
ク３３から供給される。第２リセツト入力端は、比較器
２１の出力を受は取る。

第３リセツト入力端は、ＡＮＤゲート３７の出力を受は
取る。ＡＮＤゲート３７は２つの入力端をもち、そのう
ち一方は比較器１９の出力を受は取り、他方はパルス回
路３９の出力を受は取る。

パルス回路３９は、その入力をクロック３３から受は取
り、ＦＥＴ５の両端間の寄生効果より長くなるように事
前決定された低レベル出力を発生する。その後、パルス
回路３９は、比較器１９からの信号を通すようにゲート
３７を条件付けする。

比較器１９からの信号は、正入力線上の電流検知信号が
増幅器１３からのエラー信号より大きい場合に現われる
。

最後のリセット入力は、図のように回路外部で発生され
たオーバライド制御機構４１からのものである。これに
よって、変換器を、安全のためにまたはその他の理由で
遮断して、非動作状態にすることが可能になる。

正常動作においては、クロック３３は、一定の動作周波
数をもち、この周波数によって、各インターバルの開始
時にラッチ２９がセットされる。

ラッチ２９がセット状況になると、ドライバ３１が活動
化されて、ＦＥＴ５ならびに電流検知器２５をオンにす
る。

ＦＥＴ５を通る電流の大きさは、寄生効果がないと仮定
すると、変換器の出力電圧Ｖ。の増加に関係する。ｖｏ
は、正常動作においては、増幅器１３中の基準電圧１７
と比較され、基準電圧より低いＶ。に比例して増加し、
基準電圧より高いＶ。

に比例して減少する出力を発生する。

増幅器１３の出力は、比較器２１中で低負荷基準電圧２
３と比較され、増幅器１３の出力の方が低い場合は、比
較器２工の出力がラッチ２９をリセットし、それによっ
てＦＥＴ５がオフになり、変換器の出力電圧の増加が終
了する。

増幅器１３の出力は、比較器１９で電流検知器２５の出
力と比較され、電流検知器２５の出力の方が高い場合に
は、その出力はゲート３７を条件付ける。ゲート３７は
また、回路３９内の所定の遅延がクロック３３によって
開始した後、パルス回路３９によって条件付けされる。

ゲート３７が、それに対する両方の入力によって条件付
けされる場合、ゲート３７の出力がラッチ２９をリセッ
トし、それによってＦＥＴ５がオフになり、変換器の出
力電圧の増加が終了する。このサイクルは、次の規則的
インターバルでクロック３３がラッチ２９をセットする
ことにより再び開始される。

亘米狭困旦欠蟇 既知のこの全体的設計の回路は、比較器２１、遅延回路
３５、パルス回路３９、またはランプ基準電圧１５をも
っていない。この既知回路の欠陥には次のことがある。

各サイクルの開始時に、ラッチ２９がセットされて、Ｆ
ＥＴ５をオンにする。

ＦＥＴ５中の電流が上昇すると、電流検知器２５の電圧
が、増幅器１３の出力よりわずかに大きくなるまで上昇
する。検知器２５の電圧の方が高くなった時点で、ラッ
チ２８は通常リセットされ、ＦＥＴ５がオフになる。Ｆ
ＥＴ５中の電流は、負荷中の出力電流と、バルク電源Ｖ
Ｂによって供給される電流との合計である。このサイク
ルがクロック周波数で繰り返されるが、高速電流ループ
内の遅延はすべて望ましくない。出力電圧Ｖ。は、増幅
器１３にフィードバックされる。増幅器１３の出力によ
って、ＦＥＴ５中を流れる最大電流が決まる。増幅器１
８の出力を大きくするには、比較器１９がラッチ２９を
リセットする前に、ＦＥＴ５電流がより高い値に達しな
ければならない。ラッチ２９がリセットされると、ドラ
イバ３１は遮断される。

この制御方式には多数の問題がある。第１に、ＦＥＴ５
がオンになる時、回路中の寄生キャパシタンス及びイン
ダクタンスのために、大きなスパイクが電流検知器２５
の両端間に発生する。このスパイクは、通常、ラッチ２
９をリセットし、ＦＥＴ５をあまりにも早（オフにする
。これによって、出力電圧Ｖ。が下降し、最終的に増幅
器１３の出力が増加し、あまりにも高い電流がＦＥＴ５
中を流れることになる。増幅器１３の出力は、最終的に
、早目にオフにならずＶｏが増加するのに、充分な高さ
まで上昇する。Ｖｏが基準電圧１５を超えると、早目の
遮断状態が再び発生し、Ｖｏの振動が起こる。この問題
に対する従来の解決方法は、電流検出器２５の経路中に
低域フィルタを置くものである。これは相当な遅延を追
加することになり、高周波数変換器を望む場合には望ま
しくない。

既知の変換器に伴う第２の問題は、負荷電流が低い時に
発生する。増幅器１３の出力がＦＥＴ５内の電流を制御
するので、低い負荷電流の場合、増幅器１３の出力は低
下する。負荷がない場合、ＦＥＴ５の電流は小さい値で
ある必要がある。すなわち、増幅器１３の出力は接地電
圧よりわずかだけ上である必要があり、ＦＥＴ５は、オ
ンになった後すぐにオフになる必要がある。電流検知器
２５からのループ中の遅延時間を非ゼロにすると、この
ことが起こるのが防止され、出力電圧は許容限度を越え
て上昇する。電流検知ループの遅延によって、調節が問
題になる出力負荷電流の値が決まる。

既知の変換器の第３の特徴は、ＦＥＴ５中を流れる最大
電流に関係している。増幅器１３の出力は電流の流れを
制御するので、ＦＥＴ５及びその他のパワー・トレイン
構成部分の破壊を防止するために安全なレベルに固定し
なければならない。

しかし、電流検知ループ中に障害が生じ、ＦＥＴ５がオ
フにならない場合は、ＦＥＴ５中の最大電流は、バルク
電圧ＶＢを入力インダクタ１のコイル抵抗で割った商に
よって決定されることになる。

その結果、出力上に負荷がない場合でも、パワー・トレ
インの大量破壊が生じる可能性がある。これを防止する
と、スタートアップ時及び過渡期に、変換器がより安定
になる。負荷過渡期の間、変換器は、回路中に低調波振
動を生ずる傾向のある動作周波数の周期の半分以上の間
ＦＥＴ５をオンにしようとする。

既知の変換器の別の問題は、オンになる時のＦＥＴ５の
オーバドライブである。なぜなら、オンになる時、ｖｏ
は、正常動作基準電圧１７に比べてきわめて低いからで
ある。

生１皿 本発明は、既知の変換器の全般的設計に、前記の欠点を
解決する４つの回路要素を組み込むものである。追加の
処置としては、高周波数及び高電流でＦＥＴ５をスイッ
チする際に見られる望ましくないスパイクの間、ブラン
キングを行なうことが含まれる。低負荷系は、低出力電
流レベルを検出して、正常のスイッチングをオーバライ
ドする。

別の系は、ＦＥＴ５のオン時間をクロック３３周波数の
周期の半分に制限する。ランプ基準電圧１５を第２人力
として増幅器１３に加え、ｖｏを、ランプ電圧１５また
は動作基準電圧１７のうちの低い方と比較する。これら
によって、ＦＥＴ５及びパワー・トレインが保護され、
スタート・アップ時及び負荷過渡期に変換器が安定にな
る。

早期にオフになる問題は、パルス回路３９の追加により
解決される。パルス回路３９は、ラッチ２９のセット後
、一定時間が経過するまで、ラッチ２９がリセットされ
るのを防止する。これによって、低域フィルタは不要に
なり、電流検知器２５による検出時間が最小になる。回
路３８からのパルスはクロック３３によって開始され、
回路３９のブランキング・パルスの持続時間は、ＦＥＴ
５の検知応答中のスパイクの持続時間と一致するように
選択する。こうすると、ブランキング・パルス幅に対す
る比較器１９に関するＦＥＴ５の最小オン時間が規定さ
れる。なぜなら、ＦＥＴ５は、この時間中は比較器１９
によってオフにされないからである。次に検討する低負
荷制御比較器２１は、ＦＥＴ５をより早くオフにできる
が、それは望ましいことである。

低負荷補償は、増幅器１３の出力信号を固定基準電圧２
３と比較することによって行なう。出力が高い場合、ラ
ッチ２９がリセットされる。低負荷のときそうであるが
、ｖｏが高い場合、ＦＥＴ５は各サイクルごとにスイッ
チされず、したがって、変換器の平均動作周波数が下が
る。出力電圧はのこぎり波形をもつが、許容されない範
囲にまで増加することはできない。ＦＥＴは、増！Ｗ１
３の出力を低負荷制御限界付近で振動させるのに充分な
時間オンになる。

遅延回路８５の追加によりラッチ２９をクロック・サイ
クルの５０％で自動的にリセットさせ、クロック３３の
動作をオフにし、半クロック・サイクル後にラッチ２９
をリセットさせることによって、パワー・トレイン及び
ＦＥＴ５がさらに保護される。正常動作では、ラッチ５
は、すでに５０％の時間にリセットされる。電流検出回
路に障害が′生じた場合には、ＦＥＴ５をオンにして連
続してオンのままとすることはできない。この種の障害
のほとんどは、通常、製造中に生じ、変換器を初めて試
験した時に問題が生ずるものである。この５０％遮断方
式を使用すれば、欠陥のある変換器によってＦＥＴ５が
破壊されず、出力に負荷がかからない。ラッチ２９をリ
セットすると、またあるサイクルから次のサイクルまで
の衝撃係数の最大変化が制限される。これによって、Ｆ
ＥＴ電流の突発的変化が制限され、過渡期及びパワー・
オン時の安定性が向上する。このためには、衝撃係数が
５０％以下である必要がある。そうすれば、出力電圧は
、バルク供給電圧以下に制限される。

ランプ基準電圧１５は線形であり、（定電流をコンデン
サに駆動することによりコンデンサの両端間で発生する
）ターン・オン時のＯボルトから出発する。ターン・オ
ン時に、増幅器１３は、ｖｏとランプ基準電圧１５の差
を表す信号を発生し、増幅器１３の出力があまり高くな
るのを防止する。

その他の考慮事　及び代替法 電流容量要件のために、図示したように本発明の典型的
な実施態様の回路のほとんどはＰＮＰデバイスになる。

最良の動作のためには、比較器１９はＮＰＮデバイスで
あることが望ましい。ＮＰＮデバイスの方が高速だから
である。このような目的のための信号の変形は、回路の
細部に関する問題であり、本発明の一部分を形成しない
。

第２図は、別のパワーＦＥＴ５電流検知システムを示す
。第２図で第１図の要素と同じの要素は、同じ参照番号
で表す。この場合も、センスＦＥＴ５０及びセンスＦＥ
Ｔ５２は、実際にはパワーＦＥＴ５０を形成する多数の
電界効果トランジスタとともに配置された、それらと同
じ形の比較的少数の電界効果トランジスタである。セン
スＦＥＴ５０は、パワーＦＥＴ５をゲート・オンする信
号と同じ信号でゲート・オンされる。センスＦＥＴ５２
のドレインは、比較器１９の正入力線に接続されている
。センスＦＥＴ５０及びセンスＦＥＴ５２のソースは、
インダクタ１とコンデンサ３の接合部に接続されている
。

ＦＥＴ５０はゲート・オンされると、寄生効果によるス
パイク電圧を受ける。ＦＥＴ５０のドレインは、寄生効
果から高電位にとどまり、その１っの入力がＦＥＴ５０
のドレインに接続されている比較回路５４は、ゲート３
７を、比較器１９からのすべての信号を阻止する状態に
保つ値にとどまる。ツェナー・ダイオード５６が、ＦＥ
Ｔ５０のドレイン及び大地に接続されている。ＦＥＴ５
０へのその接合部は、比較器５４への入力であり、比較
器５６への他の入力は基準電圧である。ツェナー・ダイ
オード５６は、寄生効果の間、比較器５４の出力を制御
できるのに充分な高さの降伏電圧をもつ。

寄生効果が消失した時、ツェナー・ダイオード５６の電
圧は接地電圧まで下降し、出力比較器５４は状態を変え
る。この出力は、センスＦＥＴ５２をゲート・オンし、
ＦＥＴ５２は、パワーＦＥＴ５中を流れる電流を表す信
号を、比較器１９の正入力線に供給する。

この配置構成の利点は、あらかじめ設定した時間の間で
はなく、センスＦＥＴ５０に寄生妨害が存在するときの
み、ゲート３７が阻止されることにある。それには、イ
ンダクタ１とキャパシタ３の接合部からの電圧がＦＥＴ
５０の両端間にかかるのに耐えられる回路が必要である
。

本発明の理解に必要でなく、回路設計技術の範囲内にあ
る回路の細部は省略した。本発明の精神及び範囲内に含
まれる各種の変形は自明である。

Ｆ０発明の効果 本発明は、チップ上で実施するのに適したＤＣ／ＤＣ変
換器を提供する。

【図面の簡単な説明】

第１図は、好ましい実施例の素子を示す概略図である。 第２図は、センスＦＥＴの両端間の寄生効果に対する応
答を避けるための代替回路を示す図である。 １．７・・・・インダクタ、３．１１・・・・コンデン
サ、５・・・・パワーＦＥＴ、８．２７・・・・抵抗、
９・・・・ダイオード、１３・・・・増幅器、２１・・
・・高電圧比較器、２５・・・・電流検知器、２９・・
・・ラッチ、３１・・・・ドライバ、３３・・・・クロ
ック、３５・・・・クロック遅延回路、３７・・・・ゲ
ート、３９・・・・パルス回路。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ＦＩＧ、　　２

Claims (2)

【特許請求の範囲】
1. （１）直流電圧源からの入力、前記入力から第１ノード
   に接続されたインダクタ、負荷に対する直流電圧出力と
   並列に前記第１ノードから接続されたスイッチ、前記ス
   イッチによって運ばれる電流に対応する第１制御信号を
   発生する手段、所定レベルより低い前記出力からの電圧
   に対応して、前記出力の電圧と第１基準信号の差に対応
   する第２制御信号を発生する手段、所定レベルより高い
   前記出力からの電圧に対応して、前記第２制御信号が第
   ２基準信号に関する所定レベルより低い時に第３制御信
   号を発生する手段、前記第１制御信号が少なくとも前記
   第２制御信号に関する所定レベルにある時に第４制御信
   号を発生する手段、クロック信号を発生するためのクロ
   ック発生源、前記クロック信号から１サイクル未満変位
   した変位クロック信号を発生する手段、セット入力端及
   び少なくとも１つのリセット入力端を有するラッチ、前
   記ラッチがセットされている時に前記スイッチが閉じ、
   前記ラッチがリセットされた時に開くように、前記ラッ
   チの状況に応答して前記スイッチを制御する手段、前記
   スイッチの各初期閉時に第５制御信号を発生する手段、
   前記第５制御信号に応答して前記第４制御信号が前記ラ
   ッチをリセットするのを一時的に阻害する手段、前記ラ
   ッチをセットするために前記クロックを前記セット入力
   端に接続する手段、前記第５制御信号に応答して、一時
   的に阻害されていない時に前記ラッチをリセットするた
   めに前記第４制御信号を前記リセット入力端に接続する
   手段、前記ラッチをリセットするために前記第３制御信
   号を前記リセット入力端に接続する手段、及び前記ラッ
   チをリセットするために前記の変位クロック信号を前記
   リセット入力端に接続する手段、 を含む、前記第１ノードに接続され、負荷に対する直流
   電圧出力を有する変換器回路。
2. （２）直流電圧源からの入力、前記入力から第１ノード
   に接続されたインダクタ、負荷に対する直流電圧出力と
   並列に前記第１ノードから接続されたパワー電界効果ト
   ランジスタ・システム、前記パワー・システムによって
   運ばれる電流に対応する第１制御信号を発生する手段、
   所定レベルより低い前記出力からの電圧に対応して、前
   記出力の電圧と第１基準信号の差に対応する第２制御信
   号を発生する増幅器、所定レベルより高い前記出力から
   の電圧に対応して、前記第２制御信号が第２基準信号に
   関する所定レベルより低い時に第３制御信号を発生する
   比較器、前記第１制御信号が少なくとも前記第２制御信
   号に関する所定レベルにある時に第４制御信号を発生す
   る比較器、クロック信号を発生するクロック発生源、前
   記クロック信号から１サイクル未満変位した変位クロッ
   ク信号を発生する手段、セット入力端及び少なくとも１
   つのリセット入力端を有するラッチ、前記パワー　・シ
   ステムが前記ラッチがセットされている時にオフになり
   、前記ラッチがリセットされた時にオンになるように前
   記ラッチの状況に応答して前記パワー・システムをスイ
   ッチする手段、前記パワー　・システムの各初期閉時に
   第５制御信号を発生する手段、前記第５制御信号に応答
   して、前記第４制御信号が前記ラッチをリセットするの
   を一時的に阻害する手段、前記ラッチをセットするため
   に前記クロックを前記セット入力端に接続する手段、前
   記第５制御信号に応答して一時的に阻害されていなかっ
   た時に前記ラッチをリセットするために前記第４制御信
   号を前記リセット入力端に接続する手段、前記ラッチを
   リセットするために前記第３制御信号を前記リセット入
   力端に接続する手段、及び前記ラッチをリセットするた
   めに前記変位クロック信号を前記リセット入力端に接続
   する手段、を含む、前記第１ノードに接続され、負荷に
   対する直流電圧出力を有する変換器回路。