JP2019110486A

JP2019110486A - 半導体素子の電流検出回路及び電流検出方法

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Publication number: JP2019110486A
Application number: JP2017243386A
Authority: JP
Inventors: 赤羽　正志; Masashi Akaha; 正志赤羽
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-12-20
Filing date: 2017-12-20
Publication date: 2019-07-04
Anticipated expiration: 2037-12-20
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Abstract

【課題】過渡状態推定期間の開始条件がノイズの影響を受けないようにした半導体素子の電流検出回路及び電流検出方法を提供する。【解決手段】電流検出端子を有する電圧制御型半導体素子ＸＤ２の制御端子と駆動回路との間に第１電流検出用抵抗Ｒｉｇを介挿し、この第１電流検出用抵抗の両端子間の電位差を検出する電流検出部３１と、第１電流検出用抵抗両端の一方の電圧を検出する電圧検出部３２と、この電圧検出部から出力される検出電圧が閾値電圧以上であるか否かを判定する電圧判定部４１と、少なくとも電流検出部の検出信号と電圧判定部の電圧判定信号の論理積信号によって前記電流検出端子の電流検出電圧の電圧レベルを調整する電圧レベル調整部４２と、この電圧レベル調整部で調整された前記電流検出電圧が閾値電圧以上であるときに過電流検出信号を出力する過電流検出部４３とを備えている。【選択図】図１

Description

本発明は、電流検出端子を有する電圧制御型半導体素子の電流検出回路及び電流検出方法に関する。

電界効果トランジスタ（ＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の電圧制御型半導体素子は、民生用及び産業用の電力変換装置等のハーフブリッジ駆動回路などに使用される。
この電圧制御型半導体素子は、過電流の自己保護機能を実現するために、自身を流れる電流量に応じた電流を出力する電流検出端子（センス端子）を備えている。この電流検出端子から出力される電流を監視することにより、過電流状態を検出して過電流保護機能を実現することができる。

このような過電流保護回路として、例えば特許文献１に記載されたパワーデバイスの過電流保護回路が提案されている。
この過電流保護回路は、電流検出端子内蔵のＩＧＢＴを過電流保護するものである。このＩＧＢＴではカレントセンス端子にコレクタ電流に比例した電流が流れる。このカレントセンス端子と接地との間に電流検出用抵抗を接続し、この電流検出用抵抗の電圧降下値を保護用コンパレータの非反転入力端子に供給する。この保護用コンパレータの反転入力端子に基準電圧を供給して、電圧降下値が基準電圧を上回ったときに、ＩＧＢＴのゲートに接続されているドライバーを非活性状態として過電流保護機能を実現する。

このときに、保護用コンパレータの反転入力端子に入力される基準電圧を高低２段階に切り替える。この基準電圧の切り替えは、ドライバー及びＩＧＢＴのゲート端子間のゲート電圧を電圧監視コンパレータで比較し、電圧監視コンパレータの比較出力が、ドライバーへの入力信号が供給されたコントローラに入力されている（例えば、特許文献１の図３、段落００４６〜００６０）。

コントローラは、ドライバーに入力される入力信号の立ち上がりエッジをトリガとして、ターンオン直後の過渡期間とみなす過渡状態推定期間Ｔの間のみ、アナログスイッチに定常の基準電圧より高い基準電圧への接続を指示する制御信号を出力する。また、コントローラは、過渡状態推定期間Ｔ以外の期間を定常状態となみなし、アナログスイッチに定常の基準電圧への接続を指示する制御信号を出力する。したがって、コントローラが過渡状態推定期間Ｔを定める一種のタイマとして機能している。
なお、コントローラの過渡状態推定期間Ｔは、入力信号の立ち上がりから、ゲート電圧が基準電圧ＶＲＥＦ３を超えて電圧検出用コンパレータの出力がハイレベルに立ち上がるまでの期間である。

特開平６−１２０７８７号公報

ところで、上述した特許文献１に記載された先行技術では、過渡状態推定期間Ｔの開始条件が入力信号の立ち上がり時点であり、過渡状態推定期間の終了条件が電圧検出用コンパレータの出力がハイレベルに立ち上がる時点、すなわち、ゲート電圧が基準電圧ＶＲＥＦ３を超える時点に設定されている。このため、実際の過渡状態推定期間以外のときに入力信号に重畳されたノイズを誤検出して過渡状態推定期間Ｔを開始してしまう場合がある。この場合には、定常時より高い基準電圧が選択される状態となる。したがって、ＩＧＢＴがターンオンした後に過渡状態推定期間Ｔを開始した場合には、過電流保護を正常に行うことができないという課題がある。ここで、ノイズの種類としては、フィールドで発生するノイズとして、雷サージ、ＥＳＤサージ、放射電磁ノイズ等々が挙げられる。
そこで、本発明は、上記従来技術の課題に着目してなされたものであり、過渡状態推定期間の開始条件がノイズの影響を受けないようにした半導体素子の電流検出回路及び電流検出方法を提供することを目的としている。

上記目的を達成するために、本発明に係る半導体素子の電流検出回路の一態様は、電流検出端子を有する電圧制御型半導体素子の制御端子と駆動回路との間に第１電流検出用抵抗を介挿し、この第１電流検出用抵抗の両端子間の電位差を検出する電流検出部と、第１電流検出用抵抗両端の一方の電圧を検出する電圧検出部と、この電圧検出部から出力される検出電圧が第１の閾値電圧以上であるか否かを判定する電圧判定部と、少なくとも電流検出部の検出信号と電圧判定部の電圧判定信号の論理積信号によって電流検出端子の電流検出電圧の電圧レベルを調整する電圧レベル調整部と、この電圧レベル調整部で調整された電流検出電圧が第２の閾値電圧以上であるときに過電流検出信号を出力する過電流検出部とを備えている。

また、本発明に係る半導体素子の電流検出方法の一態様は、電流検出端子を有する電圧制御型半導体素子の制御端子と駆動回路との間に介挿した第１電流検出用抵抗を流れるゲート電流を電流検出部で検出するとともに、第１電流検出用抵抗及び制御端子間のゲート電圧を電圧検出部で検出するステップと、ゲート電流を検出してからゲート電圧が閾値を越えるまでの間に、電流検出端子から出力される電流検出信号の電圧レベルを抑制して過電流誤検出を抑制するステップとを備えている。

本発明の一態様によれば、ゲート電流を検出することにより、過渡状態推定期間を開始し、ゲート電圧が閾値電圧を越えたときに、過渡状態推定期間を終了するので、過渡状態推定期間が入力信号のノイズの影響を受けることがない。

本発明に係る半導体素子の電流検出回路の第１実施形態を示す回路図である。第１実施形態の動作の説明に供する信号波形図である。本発明に係る半導体素子の電流検出回路の第１実施形態の変形例を示す回路図である。本発明に係る半導体素子の電流検出回路の第２実施形態を示す回路図である。第２実施形態の動作の説明に供する信号波形図である。第２実施形態の変形例を示す回路図である。本発明に適用し得るゲート電流・電圧検出部の変形例を示す回路図である。本発明に適用し得るゲート電流・電圧検出部の他の変形例を示す回路図である。本発明に適用し得るゲート電流・電圧検出部のさらに他の変形例を示す回路図である。

次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものである。本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

以下、本発明に係る半導体素子の電流検出回路の第１実施形態について図面を参照して説明する。
先ず、本発明を適用し得るハーフブリッジ回路について説明する。
図１において、ハーフブリッジ回路は、直流電源１０にハイサイド（高電位側）の電圧制御型半導体素子ＸＤ１と、ローサイド（低電位側）の電圧制御型半導体素子ＸＤ２とが直列にトーテムポール接続されている。
ハイサイドの電圧制御型半導体素子ＸＤ１には、例えばＮチャネル又はＰチャネルのＭＯＳＦＥＴ、Ｐ型又はＮ型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などが使用される。ローサイドの電圧制御型半導体素子ＸＤ２には、例えばＮチャネルＭＯＳＦＥＴ、Ｎ型絶縁ゲートバイポーラトランジスタなどが使用される。

ここでは、電圧制御型半導体素子ＸＤ１及びＸＤ２として、Ｎ型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を適用している。これら電圧制御型半導体素子ＸＤ１及びＸＤ２は、高電位側のコレクタ端子ｃ、低電位側のエミッタ端子ｅ、制御端子としてのゲート端子ｇ及び電流検出端子（センス端子）ｓを備えている。電流検出端子ｓは、コレクタ端子ｃ及びエミッタ端子ｅ間を流れるコレクタ電流Ｉｃに比例したセンス電流Ｉｓを出力する。

各電圧制御型半導体素子ＸＤ１及びＸＤ２には、個別に不図示のフリーホイーリングダイオードＤ１及びＤ２が逆並列に接続されている。これらフリーホイーリングダイオードＤ１及びＤ２は、寄生ダイオードでも外付けダイオードでもよい。
また、電圧制御型半導体素子ＸＤ１及びＸＤ２の接続点Ｐ１と直流電源１０の負極側との間に例えば誘導性の負荷１１が接続されている。この負荷１１は接続点Ｐ１から出力される電力によって駆動される。

電圧制御型半導体素子ＸＤ１のゲート端子ｇには、ハイサイド用の制御回路ＣＣ１が接続されている。この制御回路ＣＣ１は、外部電源Ｂ１によって駆動され、入力される立ち上がり及び立ち下がりが傾斜するパルス状のハイサイド用駆動信号ＶＨｉｎに基づいて電圧制御型半導体素子ＸＤ１を駆動するゲート信号を形成する。制御回路ＣＣ１は、ゲート信号を電圧制御型半導体素子ＸＤ１のゲート端子に出力することにより、電圧制御型半導体素子ＸＤ１のオン・オフを制御する。

同様に、電圧制御型半導体素子ＸＤ２のゲート端子ｇには、ローサイド用の制御回路ＣＣ２が接続されている。この制御回路ＣＣ２も外部電源Ｂ２によって駆動される。この制御回路ＣＣ２は、入力回路２１、駆動回路２２、ゲート電流・電圧検出部２３、電流検出回路としてのセンス電流検出回路２４を備えている。
図２に示すように、入力回路２１は、立ち上がり及び立ち下がりが傾斜するパルス状のローサイド用駆動信号ＶＬｉｎを閾値電圧Ｖｔｈ１と比較してローサイド用駆動信号ＶＬｉｎが閾値電圧Ｖｔｈ１以下であるときにオフ状態（ローレベル）となり、ローサイド用駆動信号ＶＬｉｎが閾値電圧Ｖｔｈ１を超えているときにオン状態（ハイレベル）となる矩形波状の入力信号Ｖｉｎを形成する。さらに、ローサイド用駆動信号ＶＬｉｎに入力される微小なノイズパルス等を除去するノイズフィルタの機能が含まれる。

駆動回路２２は、入力信号Ｖｉｎが入力されて、入力信号Ｖｉｎがオフ状態からオン状態に変化したときに所定時間遅れてオン状態となり、入力信号Ｖｉｎがオン状態からオフ状態となるときに所定時間遅れてオフ状態となる駆動信号ｄｒｖを出力する。なお、所定時間の遅れ動作には、ローサイド用駆動信号ＶＬｉｎからローサイド用出力端子（ゲート端子）ｇまでの信号伝達遅延時間を調整するための機能が含まれる。
ゲート電流・電圧検出部２３は、電流検出部３１及び電圧検出部３２を備えている。電流検出部３１は、第１電流検出用抵抗Ｒｉｇと電流検出用コンパレータ３１ａを備えている。第１電流検出用抵抗Ｒｉｇは、一端が駆動回路２２に接続され、他端が電圧制御型半導体素子ＸＤ２のゲート端子ｇに接続されている。

電流検出用コンパレータ３１ａは、非反転入力端子が駆動回路２２及び第１電流検出用抵抗Ｒｉｇの接続点Ｐ２に接続され、反転入力端子が第１電流検出用抵抗Ｒｉｇ及び電圧制御型半導体素子ＸＤ２のゲート端子ｇの接続点Ｐ３に接続されている。この電流検出用コンパレータ３１ａは、第１電流検出用抵抗Ｒｉｇをゲート電流Ｉｇが通過する際に生じる第１電流検出用抵抗Ｒｉｇの駆動回路２２側の電圧であるドライブ電圧Ｖｄｒｖと、第１電流検出用抵抗Ｒｉｇの電圧制御型半導体素子ＸＤ２側の電圧であるゲート電圧Ｖｇとの電位差によってゲート電流Ｉｇを検出する。すなわち、電流検出用コンパレータ３１ａは、第１電流検出用抵抗Ｒｉｇの両端間に電位差を生じていないとき、もしくはゲート電圧Ｖｇの電位がドライブ電圧Ｖｄｒｖの電位よりも高い状態のときは、ローレベルの電流検出信号Ｖｔｏｎを出力する。また、ドライブ電圧Ｖｄｒｖの電位がゲート電圧Ｖｇの電位よりも高く、第１電流検出用抵抗Ｒｉｇの両端間に電位差を生じているときは、ハイレベルの電流検出信号Ｖｔｏｎを出力する。

電圧検出部３２は、電圧制御型半導体素子ＸＤ２のゲート端子ｇと接地との間に接続された分圧回路３２ａで構成されている。この分圧回路３２ａは、直列に接続された第１分圧抵抗Ｒｄ１ａ及び第２分圧抵抗Ｒｄ１ｂを有し、第１分圧抵抗Ｒｄ１ａ及び第２分圧抵抗Ｒｄ１ｂ間の接続点Ｐ４から分圧電圧Ｖｄｉｖが出力される。
センス電流検出回路２４は、電圧判定部４１、電圧レベル調整部４２、過電流検出部４３及びタイマ回路４４を備えている。

電圧判定部４１は、直流電源Ｖｃｃと接地との間に接続された抵抗Ｒｄｉｃとスイッチ素子ＳＷ１との直列回路で構成されている。ここで、スイッチ素子ＳＷ１は、例えばＮチャネルのＭＯＳＦＥＴで構成されている。このスイッチ素子ＳＷ１のゲート端子には、分圧回路３２ａから出力される分圧電圧Ｖｄｉｖが供給されている。そして、電圧制御型半導体素子ＸＤ２のゲート端子ｇに印加されるゲート電圧Ｖｇが予め設定された閾値電圧Ｖｔｈ２（例えば１２Ｖ）になるときに分圧電圧Ｖｄｉｖがスイッチ素子ＳＷ１の閾値電圧（第１の閾値電圧）となるように分圧回路３２ａの分圧比を設定しているので、ゲート電圧Ｖｇが予め設定された閾値電圧Ｖｔｈ２を超えたときにスイッチ素子ＳＷ１が分圧電圧Ｖｄｉｖによってオン状態に制御される。

また、電圧判定部４１は、抵抗Ｒｄｉｃとスイッチ素子ＳＷ１との接続点Ｐ５から電圧判定信号Ｖｄｉｃが出力される。この電圧判定信号Ｖｄｉｃは、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２以下であるときには、スイッチ素子ＳＷ１がオフ状態を維持するのでハイレベルとなる。一方、電圧判定信号Ｖｄｉｃは、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２を超えると、スイッチ素子ＳＷ１がオン状態となり、ローレベルに反転する。
電圧レベル調整部４２は、論理積回路４２ａと、電圧制御型半導体素子ＸＤ２の電流検出端子ｓと接地との間に接続された第２電流検出用抵抗４２ｂと、この第２電流検出用抵抗４２ｂの抵抗値を調整するスイッチ素子ＳＷ２とを備えている。電流検出端子ｓから出力されるセンス電流Ｉｓは第２電流検出用抵抗４２ｂに流れるので、第２電流検出用抵抗４２ｂと電圧制御型半導体素子ＸＤ２の電流検出端子ｓとの接続点Ｐ６の電位Ｖｓは、センス電流Ｉｓと第２電流検出用抵抗４２ｂの抵抗値との積になる。

論理積回路４２ａは、一方の入力端子に電流検出部３１の電流検出用コンパレータ３１ａから出力される電流検出信号Ｖｔｏｎが入力され、他方の入力端子に電圧判定部４１から出力される電圧判定信号Ｖｄｉｃが入力されている。電流検出信号Ｖｔｏｎ及び電圧判定信号Ｖｄｉｃがともにハイレベルであるときに、この論理積回路４２ａからハイレベルの論理積信号Ｖｌｏｇが出力される。
第２電流検出用抵抗４２ｂは、２つの抵抗Ｒｉａ及びＲｉｂを直列に接続して構成されている。スイッチ素子ＳＷ２は、抵抗Ｒｉｂと並列に接続されている。このスイッチ素子ＳＷ２は、例えばＮチャネルのＭＯＳＦＥＴで構成され、そのゲート端子に論理積回路４２ａの論理積信号Ｖｌｏｇが供給されている。これにより、第２電流検出用抵抗４２ｂの抵抗値および接続点Ｐ６の電位Ｖｓは論理積信号Ｖｌｏｇにより調整されることになる。

したがって、電流検出信号Ｖｔｏｎおよび電圧判定信号Ｖｄｉｃに基づき、第２電流検出用抵抗４２ｂと電圧制御型半導体素子ＸＤ２の電流検出端子ｓとの接続点Ｐ６から電圧レベル調整された電流検出電圧Ｖｓが出力される。なお、電圧制御型半導体素子ＸＤ２の電流検出端子ｓ及び接続点Ｐ６間と接地との間に過電圧保護用ツェナーダイオードＺＤが接続されている。
過電流検出部４３は、過電流判定用コンパレータ４３ａを有する。この過電流判定用コンパレータ４３ａは、非反転入力端子に電圧レベル調整部４２から出力される電流検出電圧Ｖｓが供給され、反転入力端子に基準電圧Ｖｒｅｆ１（第２の閾値電圧）が供給されている。したがって、過電流判定用コンパレータ４３ａは、電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１以下であるときにはローレベルの過電流検出信号Ｖｄｏｃを出力し、電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１を超えたときにハイレベルの過電流検出信号Ｖｄｏｃを出力する。

タイマ回路４４は、過電流判定用コンパレータ４３ａから出力される過電流検出信号Ｖｄｏｃがハイレベルとなったときにセットされて過渡状態期間Ｔのカウントを開始し、所定時間が経過したときにタイムアップする。このタイマ回路４４は、過電流検出信号Ｖｄｏｃのハイレベルの状態がタイムアップするまでの計時期間Ｔｍ中に途切れることなく継続したときに、ハイレベルの過電流保護信号Ｓｄｏｃを駆動回路２２に出力し、駆動回路２２を非活性状態に制御する。

次に、上記第１実施形態の動作について図２を伴って説明する。
ハイサイドの制御回路ＣＣ１及びローサイドの制御回路ＣＣ２には、電圧制御型半導体素子ＸＤ１及びＸＤ２が同時にオン状態となることを防止するデッドタイムを設けた互いに逆相で台形波状のハイサイド用駆動信号ＶＨｉｎ及びローサイド用駆動信号ＶＬｉｎが入力されている。
制御回路ＣＣ１及びＣＣ２のハイサイド用駆動信号ＶＨｉｎ及びローサイド用駆動信号ＶＬｉｎが入力されたときの動作は基本的に同じであり、制御回路ＣＣ２の動作について図２を伴って説明する。

時点ｔ１で、入力回路２１に入力されるローサイド用駆動信号ＶＬｉｎが図２（ａ）に示すように、ローレベルにあるものとする。この状態では、入力回路２１から出力される入力信号Ｖｉｎも図２（ｂ）に示すようにローレベルとなっており、駆動回路２２から出力されるドライブ電圧Ｖｄｒｖもローレベルとなっている。
したがって、電圧制御型半導体素子ＸＤ２のゲート端子ｇに入力されるゲート電圧Ｖｇ及びゲート電流Ｉｇも図２（ｄ）及び（ｅ）に示すようにローレベルを維持し、電圧制御型半導体素子ＸＤ２がオフ状態を維持している。

このとき、第１電流検出用抵抗Ｒｉｇにはゲート電流Ｉｇが流れていないので、両端間の電位差がなく、電流検出部３１の電流検出用コンパレータ３１ａの電流検出信号Ｖｔｏｎも図２（ｆ）に示すようにローレベルとなり、電圧検出部３２の分圧回路３２ａから出力される分圧電圧Ｖｄｉｖもローレベルとなる。
このため、電圧判定部４１のスイッチ素子ＳＷ１がオフ状態を維持するので、電圧判定信号Ｖｄｉｃが図２（ｇ）に示すようにハイレベルとなっている。

したがって、電圧レベル調整部４２の論理積回路４２ａでは、電流検出部３１の電流検出信号Ｖｔｏｎがローレベルであり、電圧判定部４１の電圧判定信号Ｖｄｉｃがハイレベルであるので、図２（ｈ）に示すようにローレベルの論理積信号Ｖｌｏｇを出力する。これによって、スイッチ素子ＳＷ２がオフ状態を維持することから、電圧制御型半導体素子ＸＤ２がオン状態で、電流検出端子ｓから検出電流が出力された場合は、第２電流検出用抵抗４２ｂの抵抗Ｒｉａ及びＲｉｂが直列に接続された電流検出電圧Ｖｓの電圧レベルが高い通常状態となる。しかしながら、電圧制御型半導体素子ＸＤ２がオフ状態であることから、電流検出端子ｓから検出電流が出力されず、電流検出電圧Ｖｓは図２（ｊ）に示すようにローレベルを維持する。

このため、過電流検出部４３の過電流判定用コンパレータ４３ａの過電流検出信号Ｖｄｏｃがローレベルとなって、タイマ回路４４がセットされず、このタイマ回路４４から出力される過電流保護信号Ｓｄｏｃが図２（ｋ）に示すようにローレベルを維持している。したがって、駆動回路２２が非活性状態に移行することはない。
その後、時点ｔ２でローサイド用駆動信号ＶＬｉｎが立ち上がりを開始し、時点ｔ３で閾値電圧Ｖｔｈ１に達すると、入力回路２１による遅延時間を経た時点ｔ４で、入力回路２１から出力される入力信号Ｖｉｎが図２（ｂ）に示すように、ローレベルからハイレベルに反転する。

その後、ｔ５で駆動回路２２から出力されるドライブ電圧がハイレベルとなり、ゲート電圧Ｖｇが増加し始めるとともに、ゲート電流Ｉｇが流れ始め、電圧制御型半導体素子ＸＤ２のゲート・エミッタ間容量の充電が開始される。
このとき、第１電流検出用抵抗Ｒｉｇにゲート電流Ｉｇが流れることにより、この第１電流検出用抵抗Ｒｉｇの両端に電位差が生じる。このため、電流検出部３１の電流検出用コンパレータ３１ａの電流検出信号Ｖｔｏｎが時点ｔ５より僅かに遅れた時点ｔ６で第１電流検出用抵抗Ｒｉｇの両端の電位差が設定値以上となって、ローレベルからハイレベルに反転する。

この電流検出信号Ｖｔｏｎが論理積回路４２ａに入力され、この論理積回路４２ａに入力されている電圧判定部４１の電圧判定信号Ｖｄｉｃがハイレベルを維持しているので、論理積信号Ｖｌｏｇがローレベルからハイレベルに反転する。
このため、スイッチ素子ＳＷ２がオン状態となり、第２電流検出用抵抗４２ｂの抵抗Ｒｉｂがスイッチ素子ＳＷ２でバイパスされて、第２電流検出用抵抗４２ｂの抵抗値が低下し、第２電流検出用抵抗４２ｂによる電圧降下が減少することで、電流検出電圧Ｖｓの電圧レベルが低下する。

一方、ゲート電圧Ｖｇは、時点ｔ８でオン電圧Ｖｏｎに達するまで増加し、同様にゲート電流Ｉｇも増加する。
このゲート電流Ｉｇの増加に応じて電圧制御型半導体素子ＸＤ２の電流検出端子ｓから出力される電流も増加するが、第２電流検出用抵抗４２ｂの抵抗値が小さい値に抑制されているので、電流検出電圧Ｖｓは、図２（ｊ）に示すように、破線図示の実際の電圧に比較して小さい実線図示の電圧レベルに制限される。しかしながら、低電圧レベルに抑制されていても、後述のターンオン時の過渡応答のピークでは、電流検出電圧Ｖｓが電流検出電圧Ｖｓのピーク値となる時点ｔ８の前の時点ｔ７で基準電圧Ｖｒｅｆ１を超えてしまう場合がある。

このため、過電流検出部４３では、電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１を超えている間ハイレベルとなる過電流検出信号Ｖｄｏｃを出力する。これにより、タイマ回路４４がセットされて計時を開始する。
その後、時点ｔ８でゲート電圧Ｖｇがオン電圧Ｖｏｎに達することにより、電圧制御型半導体素子ＸＤ２がオン状態となり、コレクタ電流が流れ、コレクタ・エミッタ間電圧が減少する。このとき、電圧制御型半導体素子ＸＤ２のコレクタ・ゲート間容量の充電が開始され、ミラー効果によって、ゲート電圧Ｖｇが一定値を維持する。ゲート電流Ｉｇは減少した後一定電流値となり、電流検出端子ｓから出力される電流も減少して一定電流値となり、電流検出電圧Ｖｓも基準電圧Ｖｒｅｆ１より低い一定電圧まで減少する。

電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１以下となると、過電流検出部４３の過電流判定用コンパレータ４３ａの過電流検出信号Ｖｄｏｃがローレベルに復帰する。
電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１以上となる期間がタイマ回路４４で設定された計時期間Ｔｍ以下であるので、タイマ回路４４から出力される過電流保護信号Ｓｄｏｃはローレベルを維持し、駆動回路２２は活性状態を維持する。なお、時点ｔ１０は、時点ｔ７から計時期間Ｔｍが経過した時点を示す。また、破線はスイッチ素子ＳＷ２がオフである場合の電流検出電圧Ｖｓを示す。もし、破線で示すように時点ｔ１０まで電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１以上となる状態が継続していたら、時点ｔ１０で過電流保護信号Ｓｄｏｃがハイレベルになる。

その後、時点ｔ９でゲート電圧Ｖｇは再度増加を開始するとともに、ゲート電流Ｉｇは減少を開始する。
そして、時点ｔ１１でゲート電圧Ｖｇが閾値電圧Ｖｔｈ２に達すると、電圧検出部３２の分圧回路３２ａから出力される分圧電圧Ｖｄｉｖが電圧判定部４１のスイッチ素子ＳＷ１をオン状態とする電圧に達し、スイッチ素子ＳＷ１がオン状態となる。このため、電圧判定部４１から出力される電圧判定信号Ｖｄｉｃがローレベルとなる。
これにより、電圧レベル調整部４２の論理積回路４２ａの論理積信号Ｖｌｏｇが図２（ｈ）に示すように、ローレベルに反転する。このため、スイッチ素子ＳＷ２がオフ状態となり、第２電流検出用抵抗４２ｂの抵抗値が低抵抗値から通常値に復帰し、電流検出電圧Ｖｓの電圧レベルが通常状態に復帰する。

この時点ｔ１１では、電圧レベルを高くした電流検出電圧Ｖｓが基準電圧Ｖｒｅｆ１より低下しているので、過電流判定用コンパレータ４３ａの過電流検出信号Ｖｄｏｃがハイレベルとなることはなく、タイマ回路４４がセットされることもない。
その後、時点ｔ１２でゲート電圧Ｖｇがドライブ電圧Ｖｄｒｖに等しくなる飽和状態に達すると、ゲート電流Ｉｇも零となる。このため、第１電流検出用抵抗Ｒｉｇの両端の電位差がなくなるので、電流検出部３１の電流検出用コンパレータ３１ａの電流検出信号Ｖｔｏｎが、図２（ｆ）に示すように、ローレベルとなる。

そして、ゲート電圧Ｖｇが飽和状態となった後は、ゲート電流Ｉｇが流れないので、過渡状態であると誤判断して、電流検出電圧Ｖｓの電圧レベルを低下させることはない。このため、実際に過電流状態や短絡が発生したときには、電流検出電圧Ｖｓの電圧レベルが高いので、過電流判定用コンパレータ４３ａの過電流検出信号Ｖｄｏｃがハイレベルとなり、タイマ回路４４が計時を開始する。このため、過電流状態がタイマ回路４４の設定時間以上継続すると、タイマ回路４４からハイレベルの過電流保護信号Ｓｄｏｃが駆動回路２２に出力される。このため、駆動回路２２が活性状態から非活性状態に移行し、ドライブ電圧Ｖｄｒｖを抑制するかあるいは停止させて過電流状態を回避することができる。

その後、ローサイド用駆動信号ＶＬｉｎがハイレベルからローレベルに移行し、これに応じて入力回路２１から出力される入力信号Ｖｉｎがハイレベルからローレベルに反転する。
これに応じて、駆動回路２２がターンオフ動作となり、入力信号Ｖｉｎから所定時間遅延して駆動回路２２のドライブ電圧Ｖｄｒｖがハイレベルからローレベル（基準電位）に反転し、ゲート電圧Ｖｇが基準電位まで徐々に減少する。
これと同時に電圧制御型半導体素子ＸＤ２の寄生容量が第１電流検出用抵抗Ｒｉｇ、駆動回路２２を通じて放電されることにより、ゲート電流Ｉｇが負に増加する。その後、ゲート電流Ｉｇは、ゲート電圧Ｖｇが基準電位に達した時点で零に復帰する。

なお、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２以下に低下すると、電圧検出部３２の分圧回路３２ａの分圧電圧Ｖｄｉｖがスイッチ素子ＳＷ１の閾値電圧以下に減少し、電圧判定部４１のスイッチ素子ＳＷ１がオフ状態となる。これにより、電圧判定部４１の電圧判定信号Ｖｄｉｃがハイレベルに復帰する。
このとき、電流検出部３１では、ゲート電流Ｉｇが逆方向の負方向となるので、第１電流検出用抵抗Ｒｉｇの両端に生じる電位差がターンオン時と逆にゲート電圧Ｖｇがドライブ電圧Ｖｄｒｖより高くなる。したがって、電流検出用コンパレータ３１ａの電流検出信号Ｖｔｏｎはローレベルを維持し、論理積回路４２ａの論理積信号Ｖｌｏｇもローレベルを維持する。

このように、本実施形態では、電流検出部３１でゲート電流Ｉｇを検出し、電圧検出部３２でゲート電圧Ｖｇを検出している。そして、時点ｔ５から時点ｔ１２までの過渡状態推定期間Ｔｒの開始をゲート電流Ｉｇによって検出し、過渡状態推定期間Ｔｒの終了をゲート電圧Ｖｇが閾値電圧Ｖｔｈ２に達することで検出している。この過渡状態推定期間Ｔｒの間は、電圧レベル調整部４２で電圧制御型半導体素子ＸＤ２がターンオン状態となる過渡状態で電流検出電圧Ｖｓの電圧レベルを低く抑制する。

この過渡状態では、スイッチ素子ＳＷ１がオフのままの電流検出電圧Ｖｓの波形は、図２（ｊ）で破線図示のように、高いピーク値を有するとともに基準電圧Ｖｒｅｆ１以上となる期間がタイマ回路４４で設定された計時期間Ｔｍ以上継続する過渡応答を示す場合がある。この過渡応答の原因は、電圧制御型半導体素子ＸＤ２のゲート端子ｇに入力されるゲート電圧Ｖｇの変化率ｄＶ／ｄｔと電圧制御型半導体素子ＸＤ２の持つ寄生容量の影響及びモジュールの配線インダクタンス等により、電流検出端子ｓに過渡電流が流れるためである。

しかしながら、第１実施形態では、電流検出電圧Ｖｓが、図２（ｊ）で破線図示に示すように、高いピーク値を有するとともに基準電圧Ｖｒｅｆ１以上となる期間がタイマ回路４４で設定された計時期間Ｔｍ以上となる場合でも、電圧レベルを低下させることにより、基準電圧Ｖｒｅｆ１以上となる期間をピーク時のみに短くすることができる。したがって、電圧制御型半導体素子ＸＤ２のターンオン時における過渡状態で、過電流状態を誤検出することを防止できる。

しかも、過渡状態期間の開始をゲート電流Ｉｇが流れているか否かで検出するので、ローサイド用駆動信号ＶＬｉｎに雷サージやＥＳＤサージ、放射電磁ノイズ等のノイズが重畳した場合でも、ゲート電流Ｉｇが流れない限り過渡状態を検出することはない。したがって、ノイズの影響による過電流状態の誤検出を防止することができる。
なお、上記第１実施形態では、電圧判定部４１を抵抗Ｒｄｉｃ及びスイッチ素子ＳＷ１で構成する場合について説明した。しかしながら、電圧判定部４１は、上記構成に限定されるものではなく、図３に示すように構成してもよい。

すなわち、電圧判定部４１として分圧回路３２ａの分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆ２（第１の閾値電圧：ゲート電圧Ｖｇが例えば１２Ｖに達したときの分圧電圧に相当）とを比較する電圧判定用コンパレータ５１を適用するようにしてもよい。
この場合には、電圧判定用コンパレータ５１の反転端子に分圧電圧Ｖｄｉｖを入力し、非反転端子に基準電圧Ｖｒｅｆ２を入力する。これにより、電圧判定用コンパレータ５１は、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ２以下であるときにハイレベルとなる電圧判定信号Ｖｄｉｃを出力し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ２を超えたときにローレベルとなる電圧判定信号Ｖｄｉｃを電圧レベル調整部４２に出力する。
したがって、電圧判定用コンパレータ５１によって前述した第１実施形態と同様の電圧判定信号Ｖｄｉｃを生成することができる。

次に、本発明の第２実施形態について図４及び図５を伴って説明する。
この第２実施形態では、電圧レベル調整部４２を変更するようにしたものである。
すなわち、第２実施形態では、図４に示すように、第１実施形態における電圧レベル調整部４２に、ＲＳラッチ回路（フリップフロップ）６１が付加され、且つ抵抗Ｒｉａが省略され、さらに論理積回路４２ａが３入力タイプに変更されている。その他の構成については、第１実施形態と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。

ここで、ＲＳラッチ回路６１は、セット端子Ｓに入力回路２１から出力される入力信号ＶｉｎがＮＯＴ回路６２を介して入力され、リセット端子Ｒに電圧判定部４１の電圧判定信号ＶｄｉｃがＮＯＴ回路６３を介して入力されている。ＲＳラッチ回路６１の出力端子Ｑは、電流検出部３１の電流検出信号Ｖｔｏｎ及び電圧判定部４１の電圧判定信号Ｖｄｉｃとともに、論理積回路４２ａの入力端子に入力されている。
この第２実施形態によると、ＲＳラッチ回路６１のセット端子Ｓには、入力回路２１から出力される図５（ｂ）に示す入力信号ＶｉｎがＮＯＴ回路６２で反転されて入力されている。また、ＲＳラッチ回路６１のリセット端子Ｒには、電圧判定部４１から出力される図５（ｇ）に示す電圧判定信号ＶｄｉｃがＮＯＴ回路６３を介して入力されている。

このため、ＲＳラッチ回路６１は、入力信号Ｖｉｎの立ち下がりで優先的にセットされ、電圧判定信号Ｖｄｉｃの立ち下がりでリセットされる。このため、ＲＳラッチ回路６１の出力端子Ｑから出力されるラッチ出力Ｖｌａｔは、図５（ｈ）に示すように、入力信号Ｖｉｎの立ち下がり時点ｔ２１でローレベルからハイレベルに優先的に反転する。
このＲＳラッチ回路６１のラッチ出力Ｖｌａｔが論理積回路４２ａに入力されるので、論理積回路４２ａの論理積信号Ｖｌｏｇは、電流検出信号Ｖｔｏｎ及び電圧判定信号Ｖｄｉｃの状態にかかわらず時点ｔ１１以後は時点ｔ２１までの間ローレベルを維持する。

したがって、時点ｔ１１〜時点ｔ２１の間は電圧レベル調整部４２によって電流検出電圧Ｖｓが高電圧レベルに維持される。
ところで、電流検出部３１は、第１電流検出用抵抗Ｒｉｇの両端の電位差を電流検出用コンパレータ３１ａによって検出し、その比較出力を電流検出信号Ｖｔｏｎとしている。駆動回路２２の出力であるドライブ電圧Ｖｄｒｖがハイレベルであると、駆動回路２２から電圧検出部３２ａを介して基準電位に定常的に電流が流れ、実際には第１電流検出用抵抗Ｒｉｇの両端の電位差が完全にゼロになることがない。そのため、電圧のバランスによっては、ゲート電圧Ｖｇ及びゲート電流Ｉｇが飽和するタイミングにおいて、過渡期間の終了タイミングを検出できない場合がある。

このように、電流検出用コンパレータ３１ａによって過渡期間の終了タイミングを検出できない場合には、図５（ｆ）で破線図示のように、電流検出信号Ｖｔｏｎが時点ｔ１２でゲート電流Ｉｇが零に復帰して過渡期間が終了してもハイレベルを継続することになる。
このように、電流検出信号Ｖｔｏｎが時点ｔ１２以降もハイレベルを継続すると、ゲート電圧Ｖｇが飽和状態となった時点ｔ１２以降に入力信号Ｖｉｎやゲート端子ｇに雷サージ、ＥＳＤサージ及び放射電磁ノイズ等のようにローレベルの区間が長いノイズが重畳されたときに、電圧判定部４１の電圧判定信号Ｖｄｉｃがローレベルからハイレベルに反転する。

このため、電圧レベル調整部４２の論理積回路４２ａの論理積信号Ｖｌｏｇがハイレベルとなって、過渡状態ではないのに電流検出電圧Ｖｓが低レベルに調整された状態が継続してしまい、過電流を適切に検出できない状態となる。
しかしながら、第２実施形態では、ＲＳラッチ回路６１を設け、このＲＳラッチ回路６１が入力信号Ｖｉｎの立ち下がりでセットされ、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２に達したときにリセットされる。このＲＳラッチ回路６１のラッチ出力Ｖｌａｔを論理積回路４２ａに電流検出信号Ｖｔｏｎ及び電圧判定信号Ｖｄｉｃとともに入力することにより、電圧レベル調整部４２がノイズ等によって誤作動することを防止することができる。

第２実施形態によると、電圧レベル調整部４２の第２電流検出用抵抗４２ｂの抵抗Ｒｉａが省略されて抵抗Ｒｉｂとスイッチ素子ＳＷ２の並列回路で構成されている。このため、スイッチ素子ＳＷ２がオフ状態であるときには抵抗Ｒｉｂの高抵抗値で電圧降下を発生させ、スイッチ素子ＳＷ２がオン状態であるときには抵抗Ｒｉｂをスイッチ素子ＳＷ２でバイパスするが、そのスイッチ素子ＳＷ２のオン抵抗を積極的に低抵抗値として使用することができる。

なお、上記第２実施形態でも、電圧判定部４１を抵抗Ｒｄｉｃ及びスイッチ素子ＳＷ１で構成する場合について説明した。しかしながら、電圧判定部４１は、上記構成に限定されるものではなく、図６に示すように構成してもよい。すなわち、電圧判定部４１として分圧回路３２ａの分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆ２（ゲート電圧Ｖｇが１２Ｖに達したときの分圧電圧に相当）とを比較する電圧判定用コンパレータ５１を適用するようにしてもよい。この場合には、電圧判定用コンパレータ５１の反転端子に分圧電圧Ｖｄｉｖを入力し、非反転端子に基準電圧Ｖｒｅｆ２を入力する。これにより、電圧判定用コンパレータ５１は、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ２以下であるときにハイレベルとなる電圧判定信号Ｖｄｉｃを出力し、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ２を超えたときにローレベルとなる電圧判定信号Ｖｄｉｃを電圧レベル調整部４２に出力する。
したがって、電圧判定用コンパレータ５１によって前述した第２実施形態と同様の電圧判定信号Ｖｄｉｃを生成することができる。

また、上記第１及び第２実施形態では、電圧検出部３２を分圧回路３２ａで構成し、ゲート電圧Ｖｇを分圧する場合について説明したが、これに限定されるものではなく、電流検出部３１及び電圧検出部３２を図７に示すように構成することもできる。
すなわち、電流検出部３１の第１電流検出用抵抗Ｒｉｇの両端と電流検出用コンパレータ３１ａの非反転入力端子及び反転入力端子との間にそれぞれ抵抗Ｒｕ１及びＲｕ２を接続している。また、抵抗Ｒｕ２及び電流検出用コンパレータ３１ａの反転入力端子間の接続点と接地との間に分圧回路３２ａを構成する抵抗Ｒｄ１ａ及びＲｄ１ｂを接続し、抵抗Ｒｕ１と電流検出用コンパレータ３１ａの非反転入力端子との間の接続点と接地との間に抵抗Ｒｄ２を接続している。そして、分圧回路３２ａを構成する抵抗Ｒｄ１ａ及びＲｄ１ｂの接続点から電圧判定部４１に分圧電圧Ｖｄｉｖを出力する。ここで、抵抗Ｒｕ１、Ｒｕ２、Ｒｄ１ａ、Ｒｄ１ｂ、Ｒｄ２の抵抗値は、第１電流検出用抵抗Ｒｉｇに流れる電流に影響を及ぼさないように、大きな抵抗値（数百キロΩ〜数メガΩ）の抵抗素子を適用することが好ましい。なお、この構成は、ゲート電流・電圧検出部２３と電流検出部３１が同じものとなっている。

この構成において、第１電流検出用抵抗Ｒｉｇの両端と電流検出用コンパレータ３１ａの非反転入力端子及び反転入力端子間を介して接続した抵抗の分圧比Ｒｄ２／（Ｒｕ１＋Ｒｄ２）と抵抗比（Ｒｄ１ａ＋Ｒｄ１ｂ）／（Ｒｕ２＋Ｒｄ１ａ＋Ｒｄ１ｂ）を変えておくことで、第１電流検出用抵抗Ｒｉｇの両端のドライブ電圧Ｖｄｒｖ及びゲート電圧Ｖｇが等しい（Ｖｄｒｖ＝Ｖｇ）ときでも、電流検出用コンパレータ３１ａの入力電圧に差を設けて確実な出力を得ることができるため、電流検出用コンパレータ３１ａの動作の安定化が図れる。

また、上記第１及び第２の実施形態では、第１電流検出用抵抗Ｒｉｇにおける電圧制御型半導体素子ＸＤ２のゲート端子ｇ側のゲート電圧Ｖｇを分圧回路３２ａで分圧して分圧電圧Ｖｄｉｖを電圧判定部４１に出力する場合について説明した。しかしながら、本発明は、これに限定されるものではなく、図８及び図９に示すように構成するようにしてもよい。
すなわち、図８では、第１実施形態及び第２実施形態における電圧検出部３２の分圧回路３２ａを第１電流検出用抵抗Ｒｉｇの駆動回路２２側のドライブ電圧Ｖｄｒｖを分圧するようにしている。
一方、図９では、図７の電流検出部３１及び電圧検出部３２の構成に対し、電流検出用コンパレータ３１ａの非反転入力端子にドライブ電圧Ｖｄｒｖを抵抗Ｒｕ１及び抵抗Ｒｄ２で分圧して供給し、電流検出用コンパレータ３１ａの反転入力端子にゲート電圧Ｖｇを抵抗Ｒｕ２及び分圧回路３２ａで分圧して供給するよう変更している。

この図８及び図９の電圧検出部３２では、ゲート電圧Ｖｇに代えてドライブ電圧Ｖｄｒｖを分圧して分圧電圧Ｖｄｉｖを生成するようにしている。この理由は、第１電流検出用抵抗Ｒｉｇの抵抗値が小さく、駆動回路２２が有する出力インピーダンスに比べて無視できるので、ドライブ電圧Ｖｄｒｖの電圧波形がゲート電圧Ｖｇの電圧波形に近い波形となるためである。したがって、ゲート電圧Ｖｇに代えてドライブ電圧Ｖｄｒｖの電圧を検出して閾値電圧Ｖｔｈ２と比較して過渡状態の終了判定を行うことができる。
また、上記第１及び第２実施形態では、ローサイド側の制御回路ＣＣ２の電流検出回路
及び電流検出方法について説明したが、ハイサイド側の制御回路ＣＣ１についても同様の電流検出回路及び電流検出方法を適用することができる。

ＸＤ１，ＸＤ２…電圧制御型半導体素子、ｃ…コレクタ端子、ｅ…エミッタ端子、ｇ…ゲート端子、ｓ…電流検出端子、ＣＣ１，ＣＣ２…制御回路、２１…入力回路、２２…駆動回路、２３…ゲート電流・電圧検出部、Ｒｉｇ…第１電流検出用抵抗、２４…センス電流検出回路、３１…電流検出部、３１ａ…電流検出用コンパレータ、３２…電圧検出部、３２ａ…分圧回路、４１…電圧判定部、Ｒｄｉｃ…抵抗、ＳＷ１…スイッチ素子、４２…電圧レベル調整部、４２ａ…論理積回路、４２ｂ…第２電流検出用抵抗、Ｒｄ１ａ，Ｒｄ１ｂ…分圧抵抗、ＳＷ２…スイッチ素子、４３…過電流検出部、４３ａ…過電流判定用コンパレータ、４４…タイマ回路、５１…電圧判定用コンパレータ、６１…ＲＳラッチ回路

Claims

電流検出端子を有する電圧制御型半導体素子の制御端子と駆動回路との間に第１電流検出用抵抗を介挿し、該第１電流検出用抵抗の両端子間の電位差を検出する電流検出部と、
前記第１電流検出用抵抗両端の一方の電圧を検出する電圧検出部と、
該電圧検出部から出力される検出電圧が第１の閾値電圧以上であるか否かを判定する電圧判定部と、
少なくとも前記電流検出部の検出信号と前記電圧判定部の電圧判定信号の論理積信号によって前記電流検出端子の電流検出電圧の電圧レベルを調整する電圧レベル調整部と、
該電圧レベル調整部で調整された前記電流検出電圧が第２の閾値電圧以上であるときに過電流検出信号を出力する過電流検出部と、
を備えている半導体素子の電流検出回路。
前記電流検出部は、前記第１電流検出用抵抗の両端が個別に接続された反転端子及び非反転端子を有するコンパレータで構成されている請求項１に記載の半導体素子の電流検出回路。
前記電圧検出部は、前記第１電流検出用抵抗の両端の何れか一方と接地との間に接続された分圧回路を備え、該分圧回路の分圧電圧が前記電圧判定部に出力される請求項１又は２に記載の半導体素子の電流検出回路。
前記分圧回路は、第１分圧抵抗及び第２分圧抵抗の直列回路を有し、第１分圧抵抗が前記第１電流検出用抵抗の両端の何れか一方に接続され、第２分圧抵抗が前記接地に接続され、前記第１分圧抵抗及び前記第２分圧抵抗の間から分圧電圧を出力する請求項３に記載の半導体素子の電流検出回路。
前記分圧回路はさらに、前記第１電流検出用抵抗の前記駆動回路側とコンパレータの非反転入力端子との間に接続された第１電圧比調整用抵抗と、前記第１電流検出用抵抗の前記制御端子側と前記コンパレータの反転入力端子との間に接続され第２電圧比調整用抵抗と、前記非反転入力端子と前記接地との間に接続された第３分圧用抵抗と、を備えるとともに、
前記反転入力端子と前記接地との間に前記第１分圧抵抗及び前記第２分圧抵抗が直列に接続される請求項４に記載の半導体素子の電流検出回路。
前記分圧回路はさらに、前記第１電流検出用抵抗の前記駆動回路側とコンパレータの非反転入力端子との間に接続された第１電圧比調整用抵抗と、前記第１電流検出用抵抗の前記制御端子側と前記コンパレータの反転入力端子との間に接続され第２電圧比調整用抵抗と、前記反転入力端子と前記接地との間に接続された第３分圧用抵抗と、を備えるとともに、
前記非反転入力端子と前記接地との間に前記第１分圧抵抗及び前記第２分圧抵抗が直列に接続される請求項４に記載の半導体素子の電流検出回路。
前記電圧判定部は、一端が直流電源に接続された抵抗と、該抵抗の他端と接地との間に接続されたスイッチ素子とを備え、前記第１の閾値電圧は前記スイッチ素子の閾値電圧であり、前記スイッチ素子の制御端子に前記分圧電圧が入力され、前記抵抗及びスイッチ素子間から前記電圧判定信号が前記電圧レベル調整部に出力される請求項３から６の何れか一項に記載の半導体素子の電流検出回路。
前記電圧判定部は、前記分圧回路の分圧電圧と前記第１の閾値電圧とを比較するコンパレータで構成されている請求項３から６の何れか一項に記載の半導体素子の電流検出回路。
前記電圧レベル調整部は、前記電流検出端子及び接地間に接続された第２電流検出用抵抗と、該第２電流検出用抵抗の抵抗値を調整するスイッチ素子と、該スイッチ素子を駆動する論理積回路とを備え、前記論理積回路の入力側に前記電流検出部の電流検出信号及び前記電圧判定部の出力である電圧判定信号が入力され、前記第２電流検出用抵抗及び前記電流検出端子間が前記過電流検出部に接続されている請求項１から８の何れか一項に記載の半導体素子の電流検出回路。
前記第２電流検出用抵抗は直列に接続された複数の抵抗を有し、複数の抵抗の少なくとも１つに前記スイッチ素子が並列に接続されている請求項９に記載の半導体素子の電流検出回路。
前記第２電流検出用抵抗は、前記スイッチ素子が並列に接続された１つの抵抗で構成されている請求項９に記載の半導体素子の電流検出回路。
前記電圧レベル調整部は、前記駆動回路に入力される入力信号がローレベルとなったときにセットされ、前記電圧検出部から出力される前記検出電圧が前記第１の閾値電圧以上となったときにリセットされるラッチ回路を備え、前記電流検出信号、前記電圧判定信号及び前記ラッチ回路の出力信号の論理積信号を前記スイッチ素子に出力する請求項１１に記載の半導体素子の電流検出回路。
電流検出端子を有する電圧制御型半導体素子の制御端子と駆動回路との間に介挿した第１電流検出用抵抗を流れるゲート電流を電流検出部で検出するとともに、前記第１電流検出用抵抗及び前記制御端子間のゲート電圧を電圧検出部で検出するステップと、
前記ゲート電流を検出してから前記ゲート電圧が閾値を越えるまでの間に、前記電流検出端子から出力される電流検出信号の電圧レベルを抑制して過電流誤検出を抑制するステップと
を備えた半導体素子の電流検出方法。
電流検出端子を有する電圧制御型半導体素子の制御端子と駆動回路との間に介挿した第１電流検出用抵抗を流れるゲート電流を電流検出部で検出するとともに、前記第１電流検出用抵抗及び前記制御端子間のゲート電圧を電圧検出部で検出するステップと、
前記ゲート電流を検出してから前記ゲート電圧が閾値を越えるまでの間に、前記電流検出端子から出力される電流検出信号の電圧レベルを抑制して過電流誤検出を抑制するステップと、
前記ゲート電圧が閾値を超えてから前記駆動回路に入力される入力信号が立ち下がるまでの間に前記電流検出信号の電圧レベルの抑制を停止するステップと
を備えた半導体素子の電流検出方法。