JPS6225289B2 - - Google Patents
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- JPS6225289B2 JPS6225289B2 JP56083194A JP8319481A JPS6225289B2 JP S6225289 B2 JPS6225289 B2 JP S6225289B2 JP 56083194 A JP56083194 A JP 56083194A JP 8319481 A JP8319481 A JP 8319481A JP S6225289 B2 JPS6225289 B2 JP S6225289B2
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- JP
- Japan
- Prior art keywords
- trs
- transistor
- turned
- photocoupler
- gto
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Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000008054 signal transmission Effects 0.000 description 6
- 238000010304 firing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Logic Circuits (AREA)
- Power Conversion In General (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、半導体スイツチング素子のドライブ
回路に関し、特に直列接続した複数のスイツチン
グ素子をドライブするに好適な回路に係る。
回路に関し、特に直列接続した複数のスイツチン
グ素子をドライブするに好適な回路に係る。
従来の信号伝送回路方式で最も基本的な構成の
ものとしては第１図に示すフオトカプラ１をフオ
トトランジスタ動作させる方式がある。しかし、
この方式はフオトトランジスタの動作遅れが大き
く、またフオトカプラ１の伝達効率（以下CTR
と略す。）のバラツキが大きいため、周辺回路定
数の選定が困難という欠点がある。
ものとしては第１図に示すフオトカプラ１をフオ
トトランジスタ動作させる方式がある。しかし、
この方式はフオトトランジスタの動作遅れが大き
く、またフオトカプラ１の伝達効率（以下CTR
と略す。）のバラツキが大きいため、周辺回路定
数の選定が困難という欠点がある。
これに対して第２図および第３図は、フオトカ
プラ１をフオトダイオード動作で用い、その光出
力電流をそれぞれNPN型、PNP型の外付トラン
ジスタ２，４（以下Trs.と略す。）で増幅する方
式である。この方式は光出力電流のバラツキが前
記CTRのそれの1/3程度であり、応答時間の短縮
も実現できるが、インバータ回路へ実装した際、
フオトカプラ１の極間に存在する浮遊容量３を通
して流れるインバータ出力点電位変化に伴うノイ
ズ電流i1，i2によつて誤動作するという欠点があ
る。
プラ１をフオトダイオード動作で用い、その光出
力電流をそれぞれNPN型、PNP型の外付トラン
ジスタ２，４（以下Trs.と略す。）で増幅する方
式である。この方式は光出力電流のバラツキが前
記CTRのそれの1/3程度であり、応答時間の短縮
も実現できるが、インバータ回路へ実装した際、
フオトカプラ１の極間に存在する浮遊容量３を通
して流れるインバータ出力点電位変化に伴うノイ
ズ電流i1，i2によつて誤動作するという欠点があ
る。
本発明の目的は、例えば前記インバータ回路の
ように複数のスイツチング素子を直列接続したも
のにおいて、ノイズ耐量が大きく、応答時間及び
そのバラツキの小さい半導体スイツチング素子の
ドライブ回路を提供するにある。
ように複数のスイツチング素子を直列接続したも
のにおいて、ノイズ耐量が大きく、応答時間及び
そのバラツキの小さい半導体スイツチング素子の
ドライブ回路を提供するにある。
次に先に述べた従来技術の欠点を解消する技術
的解決策とそれを採用するに至つた背景について
説明する。今、第４図に示すようにインバーター
相分のＰ側主スイツチ５を開閉するゲート回路６
について考える。ゲート回路６が接続されている
点Ｕの電位ｖUNは主スイツチ５、主スイツチ５′
の開閉に従つて常に変動している。このような条
件の下でまずゲート回路６の信号伝送回路とし
て、第２図の方式を用いたとすると、例えば第５
図に示す無負荷運転時において、Ｐ側ゲート入力
信号Ｓpがオフかつ点Ｕの電位変化が負方向とな
る位相Ａで、フオトカプラ極間容量３を通して、
第２図に示す経路でノイズ電流i1が流れ主スイツ
チ５に誤点弧パルスを供給する。次に、ゲート回
路６の信号伝送回路として第３図の方式を用いた
とすると、例えば第６図に示す負荷運転時におい
て、Ｐ側ゲート入力信号がオフかつ点Ｕの電位変
化が正方向となる位相Ｂで、先と同様に第３図に
示す経路でノイズ電流i2が流れ、主スイツチ５に
誤点弧パルスを供給する。従つて、第２図、第３
図のいずれの方式を採用しても、インバータ無負
荷から全負荷までの円滑な運転は不可能である。
的解決策とそれを採用するに至つた背景について
説明する。今、第４図に示すようにインバーター
相分のＰ側主スイツチ５を開閉するゲート回路６
について考える。ゲート回路６が接続されている
点Ｕの電位ｖUNは主スイツチ５、主スイツチ５′
の開閉に従つて常に変動している。このような条
件の下でまずゲート回路６の信号伝送回路とし
て、第２図の方式を用いたとすると、例えば第５
図に示す無負荷運転時において、Ｐ側ゲート入力
信号Ｓpがオフかつ点Ｕの電位変化が負方向とな
る位相Ａで、フオトカプラ極間容量３を通して、
第２図に示す経路でノイズ電流i1が流れ主スイツ
チ５に誤点弧パルスを供給する。次に、ゲート回
路６の信号伝送回路として第３図の方式を用いた
とすると、例えば第６図に示す負荷運転時におい
て、Ｐ側ゲート入力信号がオフかつ点Ｕの電位変
化が正方向となる位相Ｂで、先と同様に第３図に
示す経路でノイズ電流i2が流れ、主スイツチ５に
誤点弧パルスを供給する。従つて、第２図、第３
図のいずれの方式を採用しても、インバータ無負
荷から全負荷までの円滑な運転は不可能である。
そこで本発明は、直列接続されたスイツチング
素子の電位変化に伴うノイズ電流による誤動作を
防止するため、そのフオトカプラの正側及び負側
に夫々トランジスタを接続し、この両トランジス
タのAND条件で作動するトランジスタでもつて
増幅部を構成し、このような増幅部を対応する半
導体スイツチング素子に設けて、当該素子のドラ
イブを行なうようにしたところにある。以下この
発明の詳細を図示の実施例によつて説明する。
素子の電位変化に伴うノイズ電流による誤動作を
防止するため、そのフオトカプラの正側及び負側
に夫々トランジスタを接続し、この両トランジス
タのAND条件で作動するトランジスタでもつて
増幅部を構成し、このような増幅部を対応する半
導体スイツチング素子に設けて、当該素子のドラ
イブを行なうようにしたところにある。以下この
発明の詳細を図示の実施例によつて説明する。
第７図は半導体素子としてゲートターンオフサ
イリスタ（以下GTOと略す。）を用いた場合のゲ
ート回路へ適用した場合の例である。図中１は制
御回路からの信号を絶縁してゲート回路へ伝送す
るフオトカプラ、２，２′，４はそれぞれ個別
Trs.であり、フオトカプラ１のフオトダイオー
ドに入力順電流が流れたときのみTrs.2及び４の
ベース電流が流れるよう接続されている。
イリスタ（以下GTOと略す。）を用いた場合のゲ
ート回路へ適用した場合の例である。図中１は制
御回路からの信号を絶縁してゲート回路へ伝送す
るフオトカプラ、２，２′，４はそれぞれ個別
Trs.であり、フオトカプラ１のフオトダイオー
ドに入力順電流が流れたときのみTrs.2及び４の
ベース電流が流れるよう接続されている。
次に動作を説明する。制御回路からのGTOオ
ン指令により、フオトカプラ１のフオトダイオー
ドに入力順電流が流れると、フオトトランジスタ
のコレクター・ベース間に光電流が流れ、それが
Trs.2及び４のベース電流となる。その結果Trs.
２，４ともオン状態となり、Trs.２及び４のコ
レクタ電流がTrs.２′のベース電流として流れ
る。即ち、Trs.２′のベース電流経路は、Trs.
２，４の両方がオン（AND条件が成立）して始
めて形成されることになる。このとき出力v0は低
レベル（Ｌレベル）となる。従つてTrs.７はオ
フ状態となる。次にGTOオフ指令の場合はフオ
トダイオード１に順電流が流れないため、Trs.
２，２′，４はすべてオフ状態となり、出力v0は
高レベル（Ｈレベル）となる。従つてTrs.７は
オン状態となる。また、GTOをオフさせている
期間中、ノイズ電流i1によつてTrs.２がオンドラ
イブされてもTrs.４がオフ状態にある限り、
Trs.２′のベース電流を流す経路が形成されない
ため、出力v0＝Ｈレベルの状態は変化しない。ノ
イズ電流i2によつてTrs.４がオンドライブされた
場合も同様の理由で出力v0＝Ｈレベルを維持でき
る。もちろんノイズ電流i1，i2が同時に現われる
モードはインバータ動作上存在しない。本発明の
一実施例によれば、Trs.２及び４のAND条件成
立によつてTrs.２′が駆動される方式であるた
め、Trs.２，４のいずれかがノイズ電流の影響
を受けても、それが次段まで伝送されないため高
いノイズ耐量が得られ、またフオトカプラをフオ
トダイオード動作で用いているため、応答時間が
短かくかつバラツキが少なくなるという効果があ
る。これらの理由により、無負荷から全負荷にわ
たつて安定なインバータ動作が得られる。
ン指令により、フオトカプラ１のフオトダイオー
ドに入力順電流が流れると、フオトトランジスタ
のコレクター・ベース間に光電流が流れ、それが
Trs.2及び４のベース電流となる。その結果Trs.
２，４ともオン状態となり、Trs.２及び４のコ
レクタ電流がTrs.２′のベース電流として流れ
る。即ち、Trs.２′のベース電流経路は、Trs.
２，４の両方がオン（AND条件が成立）して始
めて形成されることになる。このとき出力v0は低
レベル（Ｌレベル）となる。従つてTrs.７はオ
フ状態となる。次にGTOオフ指令の場合はフオ
トダイオード１に順電流が流れないため、Trs.
２，２′，４はすべてオフ状態となり、出力v0は
高レベル（Ｈレベル）となる。従つてTrs.７は
オン状態となる。また、GTOをオフさせている
期間中、ノイズ電流i1によつてTrs.２がオンドラ
イブされてもTrs.４がオフ状態にある限り、
Trs.２′のベース電流を流す経路が形成されない
ため、出力v0＝Ｈレベルの状態は変化しない。ノ
イズ電流i2によつてTrs.４がオンドライブされた
場合も同様の理由で出力v0＝Ｈレベルを維持でき
る。もちろんノイズ電流i1，i2が同時に現われる
モードはインバータ動作上存在しない。本発明の
一実施例によれば、Trs.２及び４のAND条件成
立によつてTrs.２′が駆動される方式であるた
め、Trs.２，４のいずれかがノイズ電流の影響
を受けても、それが次段まで伝送されないため高
いノイズ耐量が得られ、またフオトカプラをフオ
トダイオード動作で用いているため、応答時間が
短かくかつバラツキが少なくなるという効果があ
る。これらの理由により、無負荷から全負荷にわ
たつて安定なインバータ動作が得られる。
上述の発明によりGTOの誤点弧に対する対策
は万全であるが、第８図のようにTrs.８を新た
に付加し、Trs.７からのフイードバツク信号で
動作させると、ゲート回路としてより確実な動作
が期待できる。即ち、第７図はAND回路の構成
となつているため、Trs.２，２′，４がすべてオ
ンの期間（GTOのオン期間）にTrs.２，４のう
ちいずれかが第８図に示すノイズ電流i3又はi4に
よつてオフドライブされるとＬレベルであるべき
出力v0の電位が上昇し、逆に本来オン状態にある
GTOに対し消弧パルスを供給する（誤消弧現象
と名付ける。）結果となる。特にTrs.２のコレク
タ電流は、Trs.４のそれと比べてTrs.２′で一段
増幅されている分だけ大きく、駆動条件として
は、Trs.４よりも不足ドライブ気味である。こ
のため、i3のようなノイズ電流の影響を受け易い
上、出力v0に対する影響も直接的であることか
ら、Trs.８を効果的に働かせることによつて、
Trs.２を確実にオン状態に固定（インターロツ
ク）しておかなければならない。尚、Trs.４に
関しては、駆動条件がTrs.２よりもオーバドラ
イブ気味であるから、周辺回路定数の選定だけで
ノイズ電流i4の影響を避けることができる。第８
図の中で８が新たに付加されたTrs.で、Trs.２
と並列に接続される。９はTrs.８の動作条件を
定める抵抗である。出力v0とv0′とは互いに状態
が反転しているため、制御回路からGTOのオン
指令を受けている期間は、v0＝Ｌレベル、v0′＝
0＝Ｈレベルとなり、電源Vccより抵抗９，１０
を介してTrs.８のベース電流が流れる。この結
果Trs.８はオンし、Trs.２のコレクタ・エミツ
タ間電圧が上がらない様インターロツクする役目
を果たす。以上のようにTrs.２と並列にそのイ
ンターロツク用Trs.８を付加するとによつて、
誤点弧のみならず誤消弧現象も防止でき、さらに
ノイズ耐量が向上するという効果がある。尚、こ
れまでの説明では信号絶縁素子としてフオトカプ
ラに限つてきたが、パルストランス等であつても
何ら差しつかえない。
は万全であるが、第８図のようにTrs.８を新た
に付加し、Trs.７からのフイードバツク信号で
動作させると、ゲート回路としてより確実な動作
が期待できる。即ち、第７図はAND回路の構成
となつているため、Trs.２，２′，４がすべてオ
ンの期間（GTOのオン期間）にTrs.２，４のう
ちいずれかが第８図に示すノイズ電流i3又はi4に
よつてオフドライブされるとＬレベルであるべき
出力v0の電位が上昇し、逆に本来オン状態にある
GTOに対し消弧パルスを供給する（誤消弧現象
と名付ける。）結果となる。特にTrs.２のコレク
タ電流は、Trs.４のそれと比べてTrs.２′で一段
増幅されている分だけ大きく、駆動条件として
は、Trs.４よりも不足ドライブ気味である。こ
のため、i3のようなノイズ電流の影響を受け易い
上、出力v0に対する影響も直接的であることか
ら、Trs.８を効果的に働かせることによつて、
Trs.２を確実にオン状態に固定（インターロツ
ク）しておかなければならない。尚、Trs.４に
関しては、駆動条件がTrs.２よりもオーバドラ
イブ気味であるから、周辺回路定数の選定だけで
ノイズ電流i4の影響を避けることができる。第８
図の中で８が新たに付加されたTrs.で、Trs.２
と並列に接続される。９はTrs.８の動作条件を
定める抵抗である。出力v0とv0′とは互いに状態
が反転しているため、制御回路からGTOのオン
指令を受けている期間は、v0＝Ｌレベル、v0′＝
0＝Ｈレベルとなり、電源Vccより抵抗９，１０
を介してTrs.８のベース電流が流れる。この結
果Trs.８はオンし、Trs.２のコレクタ・エミツ
タ間電圧が上がらない様インターロツクする役目
を果たす。以上のようにTrs.２と並列にそのイ
ンターロツク用Trs.８を付加するとによつて、
誤点弧のみならず誤消弧現象も防止でき、さらに
ノイズ耐量が向上するという効果がある。尚、こ
れまでの説明では信号絶縁素子としてフオトカプ
ラに限つてきたが、パルストランス等であつても
何ら差しつかえない。
第９図に第８図の信号伝送回路を用いたGTO
開閉用ゲート回路の全体構成例を示す。この回路
では、フオトカプラ１にオン信号が入ると、第８
図で説明した信号伝送回路の動作によつて、
Trs.７がオフとなる。これによつて、Trs.２１
のベース電流が抵抗１０→２２→２３→ZD2→
Trs.２１のベース→同エミツタ→GTOゲート→
同カソード→Gndの経路で流れてTrs.２１が導通
し、抵抗２４→Trs.２１→GTOゲート→同カソ
ード→Gndの経路でGTOにオンゲート電流が流
れる。GTOがオンすると、前述したと同様Trs.
２１のベース電流がD4→GTO→Gndの経路にバ
イパスされてTrs.２１がオフし、オンゲート電
流が狭幅化される。Trs.７はオフ状態が維持さ
れており、GTOがオフすると再度GTOにゲート
電流が流れることになる。
開閉用ゲート回路の全体構成例を示す。この回路
では、フオトカプラ１にオン信号が入ると、第８
図で説明した信号伝送回路の動作によつて、
Trs.７がオフとなる。これによつて、Trs.２１
のベース電流が抵抗１０→２２→２３→ZD2→
Trs.２１のベース→同エミツタ→GTOゲート→
同カソード→Gndの経路で流れてTrs.２１が導通
し、抵抗２４→Trs.２１→GTOゲート→同カソ
ード→Gndの経路でGTOにオンゲート電流が流
れる。GTOがオンすると、前述したと同様Trs.
２１のベース電流がD4→GTO→Gndの経路にバ
イパスされてTrs.２１がオフし、オンゲート電
流が狭幅化される。Trs.７はオフ状態が維持さ
れており、GTOがオフすると再度GTOにゲート
電流が流れることになる。
GTOをオフするときは、フオトカプラ１の入
力信号が零となり、Trs.７がオンすることによ
つてまずGnd→GTOカソード→同ゲート→Trs.
２１エミツタ→同ベースZD2→２３→２２→Trs.
７の経路でTrs.２１の逆ベース電流が流れてこ
れを速かにオフし、次いでGnd→GTOカソード
→同ゲート→Trs.２５のエミツタ→同ベース→
抵抗２６→Trs.７の経路でTrs.２５が駆動され
てオンし、サイリスタ２６にGnd→GTOカソー
ド→同ゲート→Trs.２５→２７→２６のゲート
→同カソードの経路でゲート電流を流してこれを
オンさせる。これによつて、GTOに対しGnd→
GTOカソード→同ゲート→L1→２６の経路でオ
フゲート電流が供給されGTOがターンオフす
る。GTOがターンオフしてオフゲート電流が零
になるとサイリスタ２６は自然消弧するが、
Trs.７がオン状態を維持している限りTrs.２５
も導通状態にあり、抵抗２７を介してGTOのＧ
―Ｋ間に逆バイアス電圧が印加される。
力信号が零となり、Trs.７がオンすることによ
つてまずGnd→GTOカソード→同ゲート→Trs.
２１エミツタ→同ベースZD2→２３→２２→Trs.
７の経路でTrs.２１の逆ベース電流が流れてこ
れを速かにオフし、次いでGnd→GTOカソード
→同ゲート→Trs.２５のエミツタ→同ベース→
抵抗２６→Trs.７の経路でTrs.２５が駆動され
てオンし、サイリスタ２６にGnd→GTOカソー
ド→同ゲート→Trs.２５→２７→２６のゲート
→同カソードの経路でゲート電流を流してこれを
オンさせる。これによつて、GTOに対しGnd→
GTOカソード→同ゲート→L1→２６の経路でオ
フゲート電流が供給されGTOがターンオフす
る。GTOがターンオフしてオフゲート電流が零
になるとサイリスタ２６は自然消弧するが、
Trs.７がオン状態を維持している限りTrs.２５
も導通状態にあり、抵抗２７を介してGTOのＧ
―Ｋ間に逆バイアス電圧が印加される。
フオトカプラの正側及び負側トランジスタが
AND条件を満足したとき対応する各スイツチン
グ素子がドライブされるためノイズ耐量が大き
く、またフオトカプラをフオトダイオード動作で
用いているため応答時間の短縮がはかれ、かつそ
のバラツキが小さいという効果がある。また、
AND回路を構成するスイツチ素子の一部に対
し、それをインターロツクするスイツチ素子を付
加することにより、誤消弧現象を防止できゲート
回路としてさらにノイズ耐量が向上するという効
果がある。
AND条件を満足したとき対応する各スイツチン
グ素子がドライブされるためノイズ耐量が大き
く、またフオトカプラをフオトダイオード動作で
用いているため応答時間の短縮がはかれ、かつそ
のバラツキが小さいという効果がある。また、
AND回路を構成するスイツチ素子の一部に対
し、それをインターロツクするスイツチ素子を付
加することにより、誤消弧現象を防止できゲート
回路としてさらにノイズ耐量が向上するという効
果がある。
第１図はフオトカプラのフオトトランジスタ動
作の基本回路図、第２図および第３図はフオトカ
プラフオトダイオード動作の基本回路図とノイズ
電流経路、第４図はインバーター相分の概念図と
出力電位の定義図、第５図はインバータ無負荷運
転時の波形図、第６図はインバータ負荷運転時の
波形例、第７図は本発明のAND方式による信号
伝送回路の構成図、第８図は第７図にインターロ
ツク用スイツチ素子を付加した場合の構成図、第
９図は第８図を適用したGTO開閉用ゲート回路
の全体構成図である。 １……フオトカプラ、５……スイツチ、６……
スイツチ開閉用ゲート回路。
作の基本回路図、第２図および第３図はフオトカ
プラフオトダイオード動作の基本回路図とノイズ
電流経路、第４図はインバーター相分の概念図と
出力電位の定義図、第５図はインバータ無負荷運
転時の波形図、第６図はインバータ負荷運転時の
波形例、第７図は本発明のAND方式による信号
伝送回路の構成図、第８図は第７図にインターロ
ツク用スイツチ素子を付加した場合の構成図、第
９図は第８図を適用したGTO開閉用ゲート回路
の全体構成図である。 １……フオトカプラ、５……スイツチ、６……
スイツチ開閉用ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 信号発生回路からの制御信号をフオトカプラ
で絶縁して伝送し、直列接続された複数の半導体
スイツチング素子をドライブするものにおいて、
ドライブ回路電源の正側とフオトカプラ１の正側
出力端との間に接続した第一のトランジスタ４、
前記電源の負側と前記フオトカプラ１の負側出力
端との間に接続した第二のトランジスタ２、前記
第一及び第二のトランジスタ４，２が共にオンし
たときにオンするように接続された第三のトラン
ジスタ２′、該第三のトランジスタ２′がオンした
ときオフ動作する第四のトランジスタ７から成る
増幅部を複数組備え、該各第四のトランジスタ７
の出力を対応する前記スイツチング素子の制御電
極へ夫々供給して成る半導体スイツチング素子の
ドライブ回路。 ２ 特許請求の範囲第１項において、前記第四ト
ランジスタ７のオフによつてオンする第五のトラ
ンジスタ８を有し、前記第二のトランジスタ２
は、前記第五のトランジスタ８のオンによつて当
該トランジスタ２の動作をインターロツクして成
る半導体スイツチング素子のドライブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56083194A JPS57197932A (en) | 1981-05-29 | 1981-05-29 | Signal transmitting circuit |
| CA000403806A CA1173521A (en) | 1981-05-29 | 1982-05-26 | Control circuit for semiconductor element with control electrode |
| DE8282104646T DE3266015D1 (en) | 1981-05-29 | 1982-05-27 | Control circuit for semiconductor element with control electrode |
| EP82104646A EP0066796B1 (en) | 1981-05-29 | 1982-05-27 | Control circuit for semiconductor element with control electrode |
| US06/750,229 US4568838A (en) | 1981-05-29 | 1985-06-28 | Control circuit for a semiconductor element with a control electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56083194A JPS57197932A (en) | 1981-05-29 | 1981-05-29 | Signal transmitting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57197932A JPS57197932A (en) | 1982-12-04 |
| JPS6225289B2 true JPS6225289B2 (ja) | 1987-06-02 |
Family
ID=13795513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56083194A Granted JPS57197932A (en) | 1981-05-29 | 1981-05-29 | Signal transmitting circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4568838A (ja) |
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