KR930006081Y1 - 파워 리셋트 회로 - Google Patents

Abstract

내용 없음.

Description

파워 리셋트 회로

제1a도는 종래의 파워 리셋트 회로.

제1b도는 제1a도의 다른 실시예를 나타내는 회로.

제2도는 본 고안의 파워 리셋트 회로.

제3도는 본 고안의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

1,10 : 저항 2~3 : 다이오드

4~6 : NOR 게이트 8~9 : 전달게이트

7,11~16 : NPT 게이트

본 고안은 파워 리셋트 회로(power reset circuit)에 관한 것으로, 특히 리셋트 신호발생 후 내부 전자회로와 완전히 절연상태가 됨으로써 내부 전자회로의 바이어스(bias)상태에 전혀 영향을 주지 않도록 하는데 적당하도록 한 것이다.

종래 파워 리셋트 회로의 실시예들을 첨부된 제1a도 제1b도를 참조하여 설명하면 다음과 같다.

먼저 제1a도는 전원선(17)에 저항(1)과 다이오드(2) (3)가 차례로 직렬접속되어 접지되고 저항(1)과 다이오드(2)사이의 점(a)에 다이오드(18)가 병렬접속되며 이 다이오드(18)의 음극측인 점(b)는 내부전자회로(19)가 연결되어 리셋트신호가 인가되도록 구성된 것이다.

제1b도는 전원선(17)에 저항(1)과 다이오드(2) (3)가 차례로 직렬 접속되어 접지되고 저항(1)과 다이오드(2)사이의 점(a)에는 직렬접속된 래치회로(20)와 지연회로인 NOT게이트(21)(22)가 차레로 병령 접속되며 NOT 게이트(22)의 출력측에는 내부전자 회로가 연결되어 리셋트 신호가 인가되도록 구성된 것이다.

상기 종래 구성들의 동작을 성명하면 다음과 같다.

먼저 제1a도의 경우 전원이 가해지면 저항(1)을 통해 전류가 흘러 다이오드(2) (3)에 비이어스를 길게 되면 점(a)에는 두개의 다이오드(2) (3)의 순방향 바이어스 전압이 걸리게 된다. 이 전압은 다이오드(18)를 통해 내부전자회로(19)의 입력측인 점(b)에 공급되며 내부전자회로(19)의 리셋트신호가 된다.

이 신호에 의해 리셋트된 내부전자회로(19)는 점(b)측에 바이어스를 걸어 점(b)의 전압이 점(a)의 전압보다 높게 되도록 함으로써 다이오드(18)를 오프상태가 되도록 한다.

여기서, 리셋트 신호의 전압 레벨조정을 위하여 상기 다이오드(2) (3)과 직렬로 또 다른 다이오드들을 추가 접속할 수 있다.

제1b도의 경우는 전원이 가해지면 저항(1)을 통해 전류가 흘러 다이오드(2) (3)에 바이어스를 걸게되면 점(a)에 순방향 바이어스 전압이 걸리게 된다.

이 전압은 래치회로(20)에 의해 래치된 상태에서 지연회로인 NOT 게이트(21)(22)를 통해 지연된 후 논리 레벨 형태로 내부전자회로(19)의 리셋트 회로로서 인가된다.

그러나 상기 종래기술은 다음과 같은 문제점이 있었다.

첫째, 제1a도에서 리셋트 회로가 동작한 다음 내부전자회로는 리셋트 회로의 영향을 배제하기 위해 다이오드(18)를 오프시킬 필요가 있는데, 이를 위해 점(a)의 전압보다 점(b)의 전압을 높게 바이어스 해야 한다.

따라서 내부전자회로의 동작이 제약을 받게 된다.

둘째, 제1b도에서는 리셋트 회로의 출력이 단순히 논리 게이트의 출력이므로 점(c)에서는 하이레벨 혹은 로우레벨의 고정된 전압이 나타날 것이다.

따라서 이것은 바이어스를 필요로 하는 내부전자회로에는 부적합하다.

본 발명은 상기 단점을 제거키 위한 것으로 리셋트 신호 발생 후 출력측을 고임피던스 상태로 만듦으로써 내부전자회로의 바이어스 상태에 영향을 전혀 주지 않는 파워 리셋트회로를 제공하는데 목적이 있다.

상기 목적을 달성하기 위하여 본 고안은 리셋트 신호가 출력측 전달게이트의 온,오프를 제어함으로써 발생되도록 회로를 구성한다.

이를 첨부된 제2도를 참조하여 설명하면 다음과 같다.

제2도는 본 고안의 회로도로서 전원선(17)에 저항(1)과 다이오드(2) (3)이 차례로 직렬로 연결된 후 접지되어 있고, 저항(1)과 다이오드(2)사이의 연결점(a)에는 2개의 NOR게이트(4) (5)로 이루어진 래치회로의 일입력선이 연결되어 있으며, 상기 점(a)에는 NOT 게이트(15) (16)로 이루어진 제1지연부를 거쳐 NOR 게이트(6)의 일입력단자가 연결됨과 동시에 NOR 게이트(4)의 일입력단자가 연결되고, 상기 NOR 게이트(6)의 타측 입력단자는 래치회로인 NOR 게이트(4)의 타입력단자와 NOR 게이트(5)의 출력단자가 접속된 것이다. 또한 NOR 게이트(6)의 출력단자는 NOT 게이트(7)를 통해 전달게이트(8) (9)이 온, 오프 제어단자에 접속되고 상기 전달게이트(8) (9)의 입력측은 DC 전압원(Vcc)에 전달게이트(8)의 출력측은 NOT 게이트(11~14)로 이루어진 제2지연부를 통해 상기 NOR 게이트(5)의 타입력단자에 전달게이트(9)의 출력측은 내부 전자회로측에 접속되며 상기 제2지연부와 전달게이트(8)의 출력측 사이에는 풀다운(pull down)용 저항(10)이 병렬 접속된 것이다.

상기 구성에 따른 본 고안의 동작을 출력파형인 제3도를 참조하여 설명하면 다음과 같다.

먼저 전원선(17)의 전압이 2개의 다이오드(2) (3)의 순방향 바이어스 전압의 2배보다 낮을 경우 점(a)의 전압은 전원선(17)의 전압의 1/2보다 크게 되므로 래치회로인 NOR 게이트(4)의 입력은 하이상태가 된다. 따라서 NOR 게이트(4)의 출력은 로우가 되어 NOR 게이트(5)의 일입력 단자에 인가되고, NOR 게이트(5)의 타측 입력단자는 제2지연부와 풀다운용 저항(10)에 의해 로우가됨으로 NOR 게이트(5)의 출력은 하이가 된다.

한편, NOR 게이트(6)의 일입력측은 제1지연부를 통해 점(a)와 같은 레벨 즉, 하이가 되고 타입력측은 상기 NOR 게이트(4)의 출력측에 연결되어 있어서 로우가 됨으로 NOR 게이트(6)의 출력은 로우가 되어 두개의 전달게이트(8) (9)를 오프상태로 만들게 된다.

만약 전원전압이 두개의 다이오드(2) (3)의 순방향 바이어스 전압보다 높아지게 되면 점(a)의 전압은 전원전압의 1/2보다 작게됨으로 NOR 게이트(6)의 일입력단자는 제1지연부에 의해 일정시간만큼 지연된 다음 로우가 되고 이때 NOR 게이트(6)의 출력은 하이가 된다.

NOR 게이트(6)의 출력이 하이가 되면 전달게이트(8) (9)는 온이 되고 전달게이트(9)에 입력되어 있는 DC전원(Vcc)은 하이상태의 리셋트 신호로서 내부전자회로(19)에 인가된다. 이와 동시에 전달게이트(8)를 통해 출력하는 하이 신호는 제2지연부에 가해지며 일정시간만큼 지연된 후 래치기능의 NOR 게이트(5)에 인가된다.

따라서 NOR 게이트(5)의 출력은 로우가 되고 NOR 게이트(4)의 출력은 하이가 된다. 다시 NOR 게이트(4)의 하이신호는 NOR 게이트(6)에 가해져 NOR 게이트(6)의 출력은 로우가 되고 이어 전달게이트(8) (9)도 오프가 된다. 이때 NOR 게이트(5)에 인가되는 제2지연부의 출력신호가 로우상태이긴 하나 NOR 게이트(4)(5)의 래치작용으로 NOR 게이트(4~6)의 출력에는 변화가 없다.

따라서 전원 투입 후 제1지연부의 일정 지연시간후에 리셋트신호가 출력하게 되며, 리셋트신호가 출력된 후 전달게이트(9)가 오프되어 출력측은 하이 임피던스 상태가 된다.

이상과 같이 본 고안에 의하면 리셋트 신호 발생후 고임피던스 상태가 되어 내부 전자회로의 바이어스 상태에 전혀 영향을주지 않게 됨으로 아날로그 및 디지탈 회로 모두에 사용할 수 있게 된다.

Claims (3)

1. 전원선(17)과 접지사이에 저항(1)과 다이오드(2) (3)을 차례로 직렬 접속하고, 상기 저항(1)과 다이오드(2)사이에는 서로의 출력측이 서로의 일입력측에 접속되고 래치기능을 갖는 NOR 게이트(4) (5)중 NOR 게이트(4)의 타입력측을 접속함과 함께 NOT 게이트(15) (16)로 이루어진 제1지연부의 입력측을 접속하고, 상기 NOR 게이트(4)의 출력측과 제1지연부의 출력측은 NOR 게이트(6)의 두 입력측에 이 NOR 게이트(6)의 출력측은 NOR 게이트(7)를 통해 전달게이트(8) (9)이 온, 오프 제어단자에 접속하고, 상기 전달게이트(8) (9)의 입력측은 공통으로 DC 전압측(Vcc)에 전달게이트(8)의 출력측은 NOT 게이트(11~14)로 이루어진 제2지연부를 통해 상기 NOR 게이트(5)의 타입력측에 전달게이트(9)의 출력측은 내부전자회로에 접속하고, 상기 제1지연부의 입력측과 전달게이트(8)의 출력측 사이에 풀다운용 저항(10)이 병렬 접속하여 구성함을 특징으로 하는 파워 리셋트 회로.
2. 제1항에 있어서, 리셋트 신호의 전압 조정을 위해 상기 두개의 다이오드(2) (3)에 동일방향으로 또다른 다이오드를 추가로 직렬 접속한 것을 특징으로 하는 파워 리셋트 회로.
3. 제1항에 있어서, 지연시간의 조정을 위해 제1지연부와의 제2지연부의 NOT 게이트(15~16, 11~14)에 동일방향으로 또다른 NOT 게이트를 추가로 직렬 접속한 것을 특징으로 하는 파워 리셋트 회로.