JPH07107773A - 出力パワートランジスタのターンオフ遅れの減少回路 - Google Patents
出力パワートランジスタのターンオフ遅れの減少回路Info
- Publication number
- JPH07107773A JPH07107773A JP6142425A JP14242594A JPH07107773A JP H07107773 A JPH07107773 A JP H07107773A JP 6142425 A JP6142425 A JP 6142425A JP 14242594 A JP14242594 A JP 14242594A JP H07107773 A JPH07107773 A JP H07107773A
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- JP
- Japan
- Prior art keywords
- power transistor
- circuit
- turn
- comparator
- output power
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/042—Modifications for accelerating switching by feedback from the output circuit to the control circuit
- H03K17/04213—Modifications for accelerating switching by feedback from the output circuit to the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
Landscapes
- Electronic Switches (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【目的】 従来のスルーイング速度コントロール回路
は、ターンオフのスイッチングの遅れを生じさせること
が多く、実際上の使用が制限されていた。本発明はこの
従来技術の欠点を解消し、負荷条件の変化に対応してタ
ーンオフの遅れを最小限に抑制できるコンパレータ回路
を提供する。 【構成】 出力パワートランジスタＭＰが飽和に達し又
はこれから外れたときにその表示であるシグナルを形成
できるコンパレータ（Ｍ２＋Ｉ２）、及び前記シグナル
が供給される論理ＡＮＤゲートＡＮ１を含み、該シグナ
ルにより放電スイッチＭ１のスイッチングを行う。
は、ターンオフのスイッチングの遅れを生じさせること
が多く、実際上の使用が制限されていた。本発明はこの
従来技術の欠点を解消し、負荷条件の変化に対応してタ
ーンオフの遅れを最小限に抑制できるコンパレータ回路
を提供する。 【構成】 出力パワートランジスタＭＰが飽和に達し又
はこれから外れたときにその表示であるシグナルを形成
できるコンパレータ（Ｍ２＋Ｉ２）、及び前記シグナル
が供給される論理ＡＮＤゲートＡＮ１を含み、該シグナ
ルにより放電スイッチＭ１のスイッチングを行う。
Description
【０００１】
【産業上の利用分野】本発明は、一般に出力パワートラ
ンジスタのスルーイング速度のコントロール回路に関
し、より詳細にはターンオフ遅れの減少回路に関する。
ンジスタのスルーイング速度のコントロール回路に関
し、より詳細にはターンオフ遅れの減少回路に関する。
【０００２】
【従来技術及びその問題点】例えばＤＣブラシレスモー
タの場合のような誘導負荷駆動システムでは、電磁気的
放出及びサプライライン上のノイズの両者に関して誘起
される乱れを制限することが必要である。スルーイング
速度コントロールは通常、負荷電流特性中の不連続性を
防止する集積段の使用により行われ、これにより図１に
示すように出力パワートランジスタを駆動する。
タの場合のような誘導負荷駆動システムでは、電磁気的
放出及びサプライライン上のノイズの両者に関して誘起
される乱れを制限することが必要である。スルーイング
速度コントロールは通常、負荷電流特性中の不連続性を
防止する集積段の使用により行われ、これにより図１に
示すように出力パワートランジスタを駆動する。
【０００３】駆動シグナルは集積段の入力ノードＡに加
えられ、該集積段はバッファＢ１、フィードバックキャ
パシタＣ及び放電ゼネレータＩ(slew)から成っている。
このような集積回路の使用は幾つかの欠点を提起する。
特に比Ｉ(slew)／Ｃ（Ｖ／μ秒）が小さいとき、ターン
オフの間に直線ゾーンから外れ飽和ゾーンに入るために
出力パワートランジスタにより取られる時間は長過ぎ、
従ってある環境下では全体のシステムとしては耐えられ
ないスイッチングの遅れを生じさせることがあることに
注意すべきである。
えられ、該集積段はバッファＢ１、フィードバックキャ
パシタＣ及び放電ゼネレータＩ(slew)から成っている。
このような集積回路の使用は幾つかの欠点を提起する。
特に比Ｉ(slew)／Ｃ（Ｖ／μ秒）が小さいとき、ターン
オフの間に直線ゾーンから外れ飽和ゾーンに入るために
出力パワートランジスタにより取られる時間は長過ぎ、
従ってある環境下では全体のシステムとしては耐えられ
ないスイッチングの遅れを生じさせることがあることに
注意すべきである。
【０００４】このような欠点を回避するためには一般
に、集積段により決定される十分大きい時間定数で放電
が継続することを許容する前に、ターンオフプロセスの
初期フェーズ間のスルーイング速度を「加速」すること
を許容する回路に頼ることになり、これにより乱れを抑
制する。これらの既知の加速回路は図２に概略的に示し
たものと同じタイプである。
に、集積段により決定される十分大きい時間定数で放電
が継続することを許容する前に、ターンオフプロセスの
初期フェーズ間のスルーイング速度を「加速」すること
を許容する回路に頼ることになり、これにより乱れを抑
制する。これらの既知の加速回路は図２に概略的に示し
たものと同じタイプである。
【０００５】論理コントロールシグナルＩＮが放電電流
ゼネレータＭ１のコントロールターミナルに供給され
る。出力パワートランジスタＭＰのターンオフが開始さ
れる時間ｔ１では、トランジスタＭ１（これは電流コン
トロール下にあってもなくてもよい）はスイッチオンさ
れる。これは、集積段の入力ノードＡがダイオードＤ１
（必要ならば、ＭＯＳダイオードにより又は他のスレッ
ショルドデバイスにより、これは数個の直列接続された
ダイオードと置換してもよい）によりセットされるスレ
ッショルドに達するまで、出力パワートランジスタＭＰ
のゲートを迅速に放電させる。この時点でトランジスタ
（ゼネレータ）Ｍ１により与えられる放電電流への寄与
が停止し、そしてＭＰ出力パワートランジスタのターン
オフプロセスが、スルーイング速度コントロール集積段
の値Ｉ(slew)及びＣによりセットされる時間定数で継続
される。これらの既知の解決法の１つの欠点は、それら
が放電ゼネレータＭ１がスイッチオフする瞬間を決定す
る予備設定されたスレッショルドに依存することであ
る。
ゼネレータＭ１のコントロールターミナルに供給され
る。出力パワートランジスタＭＰのターンオフが開始さ
れる時間ｔ１では、トランジスタＭ１（これは電流コン
トロール下にあってもなくてもよい）はスイッチオンさ
れる。これは、集積段の入力ノードＡがダイオードＤ１
（必要ならば、ＭＯＳダイオードにより又は他のスレッ
ショルドデバイスにより、これは数個の直列接続された
ダイオードと置換してもよい）によりセットされるスレ
ッショルドに達するまで、出力パワートランジスタＭＰ
のゲートを迅速に放電させる。この時点でトランジスタ
（ゼネレータ）Ｍ１により与えられる放電電流への寄与
が停止し、そしてＭＰ出力パワートランジスタのターン
オフプロセスが、スルーイング速度コントロール集積段
の値Ｉ(slew)及びＣによりセットされる時間定数で継続
される。これらの既知の解決法の１つの欠点は、それら
が放電ゼネレータＭ１がスイッチオフする瞬間を決定す
る予備設定されたスレッショルドに依存することであ
る。
【０００６】更に出力パワートランジスタ（ＭＰ）の分
極条件が負荷特性（例えば駆動される誘導負荷の電気的
パラメータ、駆動されるモータの動作条件等）に強く依
存することは周知であるため、回路を設計する際に最適
スレッショルド値をセットするすることが不可能にな
る。動作条件に依存して、この困難性又は最も正確な設
定上の選択でさえもスイッチの遅れを最適にすることに
失敗し、又はスルーイング速度コントロール回路の性能
を不十分にしてしまうことがある。実際のところ、Ｍ１
スイッチの遅れたターンオフはスルーイング速度をＩ
（Ｍ１）／Ｃに等しくし、勿論Ｉ（Ｍ１）＞Ｉ(slew)で
あり、実際のスルーイング速度は望ましいものより遙か
に大きくなる。
極条件が負荷特性（例えば駆動される誘導負荷の電気的
パラメータ、駆動されるモータの動作条件等）に強く依
存することは周知であるため、回路を設計する際に最適
スレッショルド値をセットするすることが不可能にな
る。動作条件に依存して、この困難性又は最も正確な設
定上の選択でさえもスイッチの遅れを最適にすることに
失敗し、又はスルーイング速度コントロール回路の性能
を不十分にしてしまうことがある。実際のところ、Ｍ１
スイッチの遅れたターンオフはスルーイング速度をＩ
（Ｍ１）／Ｃに等しくし、勿論Ｉ（Ｍ１）＞Ｉ(slew)で
あり、実際のスルーイング速度は望ましいものより遙か
に大きくなる。
【０００７】
【発明の構成】出力パワートランジスタのターンオフの
遅れを効果的に減少できるシステムが見い出され、これ
が本発明の対象である。本発明のシステムは、既知の回
路と異なり、負荷条件の変化を調整できるスルーイング
速度コントロール回路を利用する。基本的にターンオフ
遅れ減少回路は、パワー段の出力ノードとスルーイング
速度コントロール集積回路の入力ノード間のポテンシャ
ル差を検出する「コンパレータ」を使用する。該コンパ
レータはターンオフプロセスの間に該コンパレータの出
力ノードに出力パワートランジスタの飽和又は不飽和の
状態を示すシグナルを生成する。該コンパレータにより
生成されるこのシグナルは、駆動論理シグナルＩＮの、
出力パワートランジスタを駆動する出力段の入力ノード
の放電スイッチのコントロールターミナルへのトランス
ファを可能又は不能にするよう使用される。
遅れを効果的に減少できるシステムが見い出され、これ
が本発明の対象である。本発明のシステムは、既知の回
路と異なり、負荷条件の変化を調整できるスルーイング
速度コントロール回路を利用する。基本的にターンオフ
遅れ減少回路は、パワー段の出力ノードとスルーイング
速度コントロール集積回路の入力ノード間のポテンシャ
ル差を検出する「コンパレータ」を使用する。該コンパ
レータはターンオフプロセスの間に該コンパレータの出
力ノードに出力パワートランジスタの飽和又は不飽和の
状態を示すシグナルを生成する。該コンパレータにより
生成されるこのシグナルは、駆動論理シグナルＩＮの、
出力パワートランジスタを駆動する出力段の入力ノード
の放電スイッチのコントロールターミナルへのトランス
ファを可能又は不能にするよう使用される。
【０００８】従って前記コンパレータは「センサ」とし
て機能し、負荷条件の変化にかかわらず、出力パワート
ランジスタ（電界効果トランジスタでもバイポーラトラ
ンジスタでもよい）がターンオフフェーズの間にその特
性である「直線」動作ゾーンから「飽和」ゾーンへの移
行する瞬間を明らかにする。従って本発明の対象である
ターンオフ遅れ減少回路は、負荷条件が変わる場合にス
ルーイング速度コントロール集積回路の機能に影響を与
えることなく、ターンオフ遅れを減少させるための可変
で本質的に最適化されたスレッショルドを生成する。
て機能し、負荷条件の変化にかかわらず、出力パワート
ランジスタ（電界効果トランジスタでもバイポーラトラ
ンジスタでもよい）がターンオフフェーズの間にその特
性である「直線」動作ゾーンから「飽和」ゾーンへの移
行する瞬間を明らかにする。従って本発明の対象である
ターンオフ遅れ減少回路は、負荷条件が変わる場合にス
ルーイング速度コントロール集積回路の機能に影響を与
えることなく、ターンオフ遅れを減少させるための可変
で本質的に最適化されたスレッショルドを生成する。
【０００９】本発明の異なった特徴及び利点は添付図面
を参照しながら引き続き行う重要な態様の説明により更
に良好に理解されるであろう。図１は既述の通り、従来
技術によるスルーイング速度コントロール集積回路を含
んで成る出力段を示す。図２は既述の通り、既知技術に
よるターンオフ遅れ減少回路を有する出力段の回路ダイ
アグラムを示す。図３は本発明による可変スレッショル
ドターンオフ遅れ減少回路を有する出力段の回路ダイア
グラムを示す。
を参照しながら引き続き行う重要な態様の説明により更
に良好に理解されるであろう。図１は既述の通り、従来
技術によるスルーイング速度コントロール集積回路を含
んで成る出力段を示す。図２は既述の通り、既知技術に
よるターンオフ遅れ減少回路を有する出力段の回路ダイ
アグラムを示す。図３は本発明による可変スレッショル
ドターンオフ遅れ減少回路を有する出力段の回路ダイア
グラムを示す。
【００１０】図３を参照すると、好適なコンパレータが
トランジスタＭ２及びバイアスゼネレータＩ２により実
現されていることが注目される。このコンパレータはパ
ワー段の出力ノードＯＵＴと、バッファＢ１、フィード
バックキャパシタＣ及び電流ゼネレータＩ(slew)から構
成されるスルーイング速度コントロール集積段の入力ノ
ードＡ間のポテンシャル差を検出する。
トランジスタＭ２及びバイアスゼネレータＩ２により実
現されていることが注目される。このコンパレータはパ
ワー段の出力ノードＯＵＴと、バッファＢ１、フィード
バックキャパシタＣ及び電流ゼネレータＩ(slew)から構
成されるスルーイング速度コントロール集積段の入力ノ
ードＡ間のポテンシャル差を検出する。
【００１１】スイッチＭ１及び放電電流ゼネレータＩ１
は、本発明に従って出力パワートランジスタＭＰのター
ンオフ遅れを減少できる機能的な放電加速回路を形成す
る。Ｍ２−Ｉ１コンパレータの出力ノードのシグナル
は、論理駆動シグナルを入力ターミナルＩＮからＭ１ス
イッチのコントロールターミナルへ伝達するための使用
可能／使用不能シグナルとして機能する。回路の動作は
次のように例示される。
は、本発明に従って出力パワートランジスタＭＰのター
ンオフ遅れを減少できる機能的な放電加速回路を形成す
る。Ｍ２−Ｉ１コンパレータの出力ノードのシグナル
は、論理駆動シグナルを入力ターミナルＩＮからＭ１ス
イッチのコントロールターミナルへ伝達するための使用
可能／使用不能シグナルとして機能する。回路の動作は
次のように例示される。
【００１２】出力パワートランジスタＭＰがオンである
と、ノードＡ及びＢは入力電圧のレベルにあり、一方パ
ワートランジスタＭＰのドレーン（つまり回路の出力ノ
ードＯＵＴ）は大雑把にいうとグラウンドポテンシャル
を有する。パワートランジスタＭＰは次のようにターン
オフする。時間ｔ１では、入力ターミナルＩＮに存在す
るコントロールシグナルはＡＮＤゲートＡＮ１を通して
トランジスタＭ１のコントロールターミナルに伝達さ
れ、それを導電状態とする。ノードＡはゼネレータＩ１
によりセットされた放電電流でトランジスタＭ１を通し
て放電を開始する。
と、ノードＡ及びＢは入力電圧のレベルにあり、一方パ
ワートランジスタＭＰのドレーン（つまり回路の出力ノ
ードＯＵＴ）は大雑把にいうとグラウンドポテンシャル
を有する。パワートランジスタＭＰは次のようにターン
オフする。時間ｔ１では、入力ターミナルＩＮに存在す
るコントロールシグナルはＡＮＤゲートＡＮ１を通して
トランジスタＭ１のコントロールターミナルに伝達さ
れ、それを導電状態とする。ノードＡはゼネレータＩ１
によりセットされた放電電流でトランジスタＭ１を通し
て放電を開始する。
【００１３】ノードＡの放電は、検出トランジスタＭ２
だけでなくトランジスタＭＰのゲート電圧の降下を生じ
させる。その結果、パワートランジスタＭＰのドレーン
（つまり出力ノードＯＵＴのポテンシャル）はパワート
ランジスタＭＰの抵抗の増加に起因して上昇する傾向が
生ずる。ノードＡの電圧が検出トランジスタＭ２のスレ
ッショルドとパワートランジスタＭＰを通る電圧降下の
合計（ＶｔｈＭ２＋ＶｄｓＭＰ２）と等しい値に達した
ときに、検出トランジスタＭ２がスイッチオフする。従
ってトランジスタＭＰ及びＭ２のスレッショルド電圧値
が実質的に相互に関連すると仮定すると、出力パワート
ランジスタＭＰが飽和に達したときにトランジスタＭ２
がスイッチオフする。バイポーラトランジスタの場合に
は、勿論出力パワートランジスタが飽和から外れるとき
にＭ２はスイッチオフする。
だけでなくトランジスタＭＰのゲート電圧の降下を生じ
させる。その結果、パワートランジスタＭＰのドレーン
（つまり出力ノードＯＵＴのポテンシャル）はパワート
ランジスタＭＰの抵抗の増加に起因して上昇する傾向が
生ずる。ノードＡの電圧が検出トランジスタＭ２のスレ
ッショルドとパワートランジスタＭＰを通る電圧降下の
合計（ＶｔｈＭ２＋ＶｄｓＭＰ２）と等しい値に達した
ときに、検出トランジスタＭ２がスイッチオフする。従
ってトランジスタＭＰ及びＭ２のスレッショルド電圧値
が実質的に相互に関連すると仮定すると、出力パワート
ランジスタＭＰが飽和に達したときにトランジスタＭ２
がスイッチオフする。バイポーラトランジスタの場合に
は、勿論出力パワートランジスタが飽和から外れるとき
にＭ２はスイッチオフする。
【００１４】Ｍ２トランジスタのターンオフはＡＮＤゲ
ートＡＮ１の出力に論理ゼロを生じさせ、これが放電ス
イッチＭ１をスイッチオフし、これによりその時点から
そのプレセット時間定数（Ｉ／Ｃ）に従ってパワートラ
ンジスタＭＰのスルーイング速度コントロールをスルー
イング速度コントロール段に戻す。本発明の回路による
と、スルーイング速度をコントロールする集積段の性能
を阻害することなく、ターンオフ遅れ減少回路を完全に
形成できかつ自動的に真の負荷条件に対して調節できる
という効果が達成できることが明らかである。
ートＡＮ１の出力に論理ゼロを生じさせ、これが放電ス
イッチＭ１をスイッチオフし、これによりその時点から
そのプレセット時間定数（Ｉ／Ｃ）に従ってパワートラ
ンジスタＭＰのスルーイング速度コントロールをスルー
イング速度コントロール段に戻す。本発明の回路による
と、スルーイング速度をコントロールする集積段の性能
を阻害することなく、ターンオフ遅れ減少回路を完全に
形成できかつ自動的に真の負荷条件に対して調節できる
という効果が達成できることが明らかである。
【図１】従来技術によるスルーイング速度コントロール
集積回路を含んで成る出力段を示すダイアグラム。
集積回路を含んで成る出力段を示すダイアグラム。
【図２】既知技術によるターンオフ遅れ減少回路を有す
る出力段の回路ダイアグラム。
る出力段の回路ダイアグラム。
【図３】本発明による可変スレッショルドターンオフ遅
れ減少回路を有する出力段の回路ダイアグラム。
れ減少回路を有する出力段の回路ダイアグラム。
【符号の説明】 ＭＰ・・・出力パワートランジスタ Ｍ１・・・放電ス
イッチ（トランジスタ） Ｍ２・・・トランジスタ Ｃ
・・・キャパシタ Ｉ１、Ｉ２、Ｉ(slew)・・・電流ゼ
ネレータ Ｍ２＋Ｉ２・・・コンパレータ
イッチ（トランジスタ） Ｍ２・・・トランジスタ Ｃ
・・・キャパシタ Ｉ１、Ｉ２、Ｉ(slew)・・・電流ゼ
ネレータ Ｍ２＋Ｉ２・・・コンパレータ
Claims (5)
- 【請求項１】 コントロールシグナルによりターンオン
されることができかつ入力ノードのポテンシャルがスレ
ッショルド値未満に降下したときにターンオフされるこ
とのできる迅速な放電スイッチにより実質的に構成され
る放電加速回路により駆動される前記入力ノードを有す
るスルーイング速度コントロール用集積段を含んで成る
出力段の出力パワートランジスタのターンオフ遅れを減
少される回路において、 該回路が、 出力パワー段の出力ノードと集積段の前記入力ノードの
間のポテンシャル差を検出し、かつターンオフフェーズ
間に前記出力パワートランジスタが飽和に達し又はこれ
から外れたときにその表示であるシグナルを形成できる
コンパレータ及び前記コントロールシグナルが供給され
る第１の入力、前記コンパレータで形成されたシグナル
が供給される第２の入力及び前記迅速なポテンシャルス
イッチのコントロールターミナルに接続された出力を有
する論理ＡＮＤゲートを含んで成り、 前記コントロールシグナルが、ターンオフフェーズ間に
出力パワートランジスタが飽和に達し又はこれから外れ
たときに、前記迅速な放電スイッチのコントロールター
ミナルに伝達されることを特徴とする回路。 - 【請求項２】 前記コンパレータが、出力パワートラン
ジスタを駆動する前記集積段の入力ノードに接続された
該１のコントロールターミナル、出力ノードに接続され
た第２のターミナル及びバイアス手段を通してサプライ
ノードに接続された第３のターミナルを有するトランジ
スタにより構成され、 前記第２のターミナルに存在するシグナルがインバータ
を通して前記ＡＮＤゲートの第１の入力に供給される請
求項１に記載の回路。 - 【請求項３】 前記コンパレータを構成するトランジス
タが前記パワートランジスタと同じタイプである請求項
２に記載の回路。 - 【請求項４】 前記出力パワートランジスタがＭＯＳト
ランジスタであり、前記コンパレータが、ターンオフフ
ェーズ間にパワートランジスタが飽和に達したことの表
示であるシグナルを生成する請求項１に記載の回路。 - 【請求項５】 前記出力パワートランジスタがバイポー
ラトランジスタであり、前記コンパレータが、ターンオ
フフェーズ間にパワートランジスタが飽和から外れたこ
との表示であるシグナルを生成する請求項１に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830246.0 | 1993-05-31 | ||
| EP93830246A EP0627818B1 (en) | 1993-05-31 | 1993-05-31 | Reduction of the turn-off delay of an output power transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07107773A true JPH07107773A (ja) | 1995-04-21 |
Family
ID=8215174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6142425A Pending JPH07107773A (ja) | 1993-05-31 | 1994-05-31 | 出力パワートランジスタのターンオフ遅れの減少回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5469094A (ja) |
| EP (1) | EP0627818B1 (ja) |
| JP (1) | JPH07107773A (ja) |
| DE (1) | DE69313833T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69428782T2 (de) * | 1994-05-25 | 2002-05-08 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Anstiegszeitsteuerung und Optimierung des Leistungsverbrauchs in einer Leistungsstufe |
| US5754072A (en) * | 1995-06-07 | 1998-05-19 | Santa Barbara Research Center | Programmable circuitry for the generation of precision low noise clock and bias signals |
| US5612582A (en) * | 1996-01-02 | 1997-03-18 | Allen-Bradley Company, Inc. | Switching device |
| DE19701377C2 (de) * | 1997-01-16 | 1999-07-29 | Sgs Thomson Microelectronics | Treiberschaltung |
| US6137329A (en) * | 1998-01-27 | 2000-10-24 | Quantum Corporation | Load voltage slew-rate controller |
| US6556062B1 (en) * | 1998-06-12 | 2003-04-29 | South Island Discretes Limited | Gate drive for insulated gate power semiconductors |
| EP1580890B1 (en) * | 2004-03-18 | 2007-05-09 | Interuniversitair Microelektronica Centrum ( Imec) | Low voltage driver |
| EP1578018A1 (en) * | 2004-03-18 | 2005-09-21 | Interuniversitair Microelektronica Centrum Vzw | Low voltage driver |
| DE102004018823B3 (de) * | 2004-04-19 | 2005-06-30 | Infineon Technologies Ag | Schaltungsanordnung mit einem Leistungstransistor und einer Ansteuerschaltung für den Leistungstransistor |
| DE102006015024B3 (de) * | 2006-03-31 | 2007-09-06 | Infineon Technologies Ag | Treiberschaltung zum Bereitstellen eines Ausgangssignals |
| JP5119894B2 (ja) * | 2007-12-06 | 2013-01-16 | 富士電機株式会社 | ドライバ回路 |
| US8154322B2 (en) * | 2009-12-21 | 2012-04-10 | Analog Devices, Inc. | Apparatus and method for HDMI transmission |
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| KR20110130189A (ko) * | 2010-05-27 | 2011-12-05 | 페어차일드코리아반도체 주식회사 | 램프 파형 생성 장치 및 방법 |
| EP2426820B1 (en) * | 2010-09-07 | 2013-09-04 | Dialog Semiconductor GmbH | Circuit controlling HS-NMOS power switches with slew-rate limitation |
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