JPH01192218A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH01192218A JPH01192218A JP63015829A JP1582988A JPH01192218A JP H01192218 A JPH01192218 A JP H01192218A JP 63015829 A JP63015829 A JP 63015829A JP 1582988 A JP1582988 A JP 1582988A JP H01192218 A JPH01192218 A JP H01192218A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
- Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]
Landscapes
- Electroluminescent Light Sources (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルス発生回路に係り、特に、サイリスタス
イッチを用い容量性負荷を駆動するために用いて好適な
パルス発生回路に関する。
イッチを用い容量性負荷を駆動するために用いて好適な
パルス発生回路に関する。
容量性負荷を駆動するパルス発生回路に関する従来技術
として、例えば、特開昭６０−２０８１１９号公報、特
開昭５８−２２１５１７号公報等に記載された技術が知
られている。この種従来技術は、その出力手段にサイリ
スタを用いるものであり、以下、この従来技術を図面に
より説明する。
として、例えば、特開昭６０−２０８１１９号公報、特
開昭５８−２２１５１７号公報等に記載された技術が知
られている。この種従来技術は、その出力手段にサイリ
スタを用いるものであり、以下、この従来技術を図面に
より説明する。
第２図は従来技術によるパルス発生回路の一例を示す回
路図、第３図はその動作を説明するタイミングチャート
である。第２図において、ｌはサイリスタ、２はサイリ
スタ駆動用トランジスタ、３はＮＰＮ）ランジスタ、４
，９二１１，１４は抵抗、５は容量性負荷、６は負荷駆
動用電源、７は放電用ダイオード、８はインバータであ
る。
路図、第３図はその動作を説明するタイミングチャート
である。第２図において、ｌはサイリスタ、２はサイリ
スタ駆動用トランジスタ、３はＮＰＮ）ランジスタ、４
，９二１１，１４は抵抗、５は容量性負荷、６は負荷駆
動用電源、７は放電用ダイオード、８はインバータであ
る。
従来技術によるパルス発生回路は、第２図に示すように
、容量性負荷５を充電するスイッチとしてのサイリスタ
１と、容量性負荷の電荷を放電するスイッチとしてのＮ
ＰＮ）ランジスタ３と、サイリスタ１を駆動制御するた
めのサイリスタ駆動用トランジスタ２とを主な構成要素
として構成されている。サイリスタ１のアノードは電源
６に、カソードは出力端子１６に接続され、また、カー
ツ 一ドゲートＧＫは、抵抗１４と放電用ダイオード
７の並列回路を介してサイリスタ１のカソードに接続さ
れている。放電用ＮＰＮ）ランジスタ３は、そのコレク
タがサイリスタ１のカソードゲー）Ｇｌｌに、エミッタ
がＧＮＤに、またベースがインバータ８を介して制御入
力端子１５に接続されている。
、容量性負荷５を充電するスイッチとしてのサイリスタ
１と、容量性負荷の電荷を放電するスイッチとしてのＮ
ＰＮ）ランジスタ３と、サイリスタ１を駆動制御するた
めのサイリスタ駆動用トランジスタ２とを主な構成要素
として構成されている。サイリスタ１のアノードは電源
６に、カソードは出力端子１６に接続され、また、カー
ツ 一ドゲートＧＫは、抵抗１４と放電用ダイオード
７の並列回路を介してサイリスタ１のカソードに接続さ
れている。放電用ＮＰＮ）ランジスタ３は、そのコレク
タがサイリスタ１のカソードゲー）Ｇｌｌに、エミッタ
がＧＮＤに、またベースがインバータ８を介して制御入
力端子１５に接続されている。
サイリスタ駆動用トランジスタ２は、そのコレクタがサ
イリスタ１のアノードゲートＧ＾に、エミッタが抵抗１
１を介してＧＮＤに、ベースが抵抗９．１０を介して制
御入力端子１５とＧＮＤに夫々接続されている。
イリスタ１のアノードゲートＧ＾に、エミッタが抵抗１
１を介してＧＮＤに、ベースが抵抗９．１０を介して制
御入力端子１５とＧＮＤに夫々接続されている。
このパルス発生回路は、制御入力端子１５に入力される
制御信号により、容量性負荷５を抵抗４を介して充放電
制御するものであり、次に、その動作を第３図に示すタ
イムチャートにより説明する。
制御信号により、容量性負荷５を抵抗４を介して充放電
制御するものであり、次に、その動作を第３図に示すタ
イムチャートにより説明する。
いま、制御入力端子１５に周期Ｔの制御信号ＩＮが印加
され、該信号ＩＮがＨｉｇｈレベルに立上ったとする。
され、該信号ＩＮがＨｉｇｈレベルに立上ったとする。
この制御信号の立上りにより、サイリスタ駆動用トラン
ジスタ２がＯＮとなり、このサイリスタ駆動用トランジ
スタ２には、第３図に示すようなコレクタ電流１ｄが流
れる。このコレクタ電流１ｄは、サイリスタ１のアノー
ドゲートＧａからの引き抜き電流であり、これにより、
サイリスタ１は、ＯＮとなり、負荷駆動用電源６により
、容量性負荷５を充電する。容量性負荷５は、その容量
値と抵抗４との時定数により決まる充電時間で、負荷駆
動用電源６の電圧迄充電されるので、出力端子１６の電
圧波形は、第３図に示す波形ＶＯＬのように変化し、ま
た充電電流は、サイリスタ１の保持電流を■。とすれば
、波形■。、として示すように変化する。第３図に示す
例では、容量性負荷５の充電時間は、ｔｏｗとして示さ
れている。この時間は、制御信号ＩＮがＨｉｇｈレベル
にある時間より短い、そして、制御信号！ＮがＨｉｇｈ
レベルにある間、放電スイッチとしてのＮＰＮ）ランジ
スタ３は、そのベースにインバータを介して制御入力端
子からＬＯ−レベルの信号が印加されているので、ＯＦ
Ｆ状態とされており、また、サイリスタ駆動用トランジ
スタ２は、容量性負荷５の充電完了後もＯＮ状態になっ
て、コレクタ電流１ｄが流れ続けている。
ジスタ２がＯＮとなり、このサイリスタ駆動用トランジ
スタ２には、第３図に示すようなコレクタ電流１ｄが流
れる。このコレクタ電流１ｄは、サイリスタ１のアノー
ドゲートＧａからの引き抜き電流であり、これにより、
サイリスタ１は、ＯＮとなり、負荷駆動用電源６により
、容量性負荷５を充電する。容量性負荷５は、その容量
値と抵抗４との時定数により決まる充電時間で、負荷駆
動用電源６の電圧迄充電されるので、出力端子１６の電
圧波形は、第３図に示す波形ＶＯＬのように変化し、ま
た充電電流は、サイリスタ１の保持電流を■。とすれば
、波形■。、として示すように変化する。第３図に示す
例では、容量性負荷５の充電時間は、ｔｏｗとして示さ
れている。この時間は、制御信号ＩＮがＨｉｇｈレベル
にある時間より短い、そして、制御信号！ＮがＨｉｇｈ
レベルにある間、放電スイッチとしてのＮＰＮ）ランジ
スタ３は、そのベースにインバータを介して制御入力端
子からＬＯ−レベルの信号が印加されているので、ＯＦ
Ｆ状態とされており、また、サイリスタ駆動用トランジ
スタ２は、容量性負荷５の充電完了後もＯＮ状態になっ
て、コレクタ電流１ｄが流れ続けている。
制御入力端子１５の制御信号ＩＮがＬｏ−レベルになる
と、トランジスタ２がＯＦＦとなり、トランジスタ３が
ＯＮとなる。ＯＮとなったトランジスタ３は、容量性負
荷５の電荷をダイオード７を介して放電すると同時に、
サイリスタ１の保持電流が小さく、サイリスタ１がＯＮ
状態にあれば、サイリスタ１のカソードゲートＧにから
電流を引き抜き、サイリスタ１をＯＦＦに制御する。こ
れにより、容量性負荷５の電荷が放電され、第３図に波
形Ｉ。Ｌとして示すように負の放電電流が流れ、出力端
子１６の電圧も、波形ＶＯＬに示すように減少する。
と、トランジスタ２がＯＦＦとなり、トランジスタ３が
ＯＮとなる。ＯＮとなったトランジスタ３は、容量性負
荷５の電荷をダイオード７を介して放電すると同時に、
サイリスタ１の保持電流が小さく、サイリスタ１がＯＮ
状態にあれば、サイリスタ１のカソードゲートＧにから
電流を引き抜き、サイリスタ１をＯＦＦに制御する。こ
れにより、容量性負荷５の電荷が放電され、第３図に波
形Ｉ。Ｌとして示すように負の放電電流が流れ、出力端
子１６の電圧も、波形ＶＯＬに示すように減少する。
前述の従来技術は、第３図により説明したように、制御
入力端子１５に印加される制御信号ＩＮがＨｉｇｈにあ
る時間ｔ％１の間、サイリスタ駆動用トランジスタ２が
ＯＮ状態に保持され、サイリスタ１のアノードゲートＧ
Ｋから電流を引き抜いている。一般にサイリスタは、−
旦ＯＮ状態に駆動されれば、その後は、その状態を自己
保持するという性質を有している。従って、サイリスタ
１をオンとするために必要な時間を例えば、ｔＯＮとす
れば、トランジスタ２が、ＯＮとなってサイリス ・り
ｌのアノードゲートＧＡから電流を引き抜く時間もｔ。
入力端子１５に印加される制御信号ＩＮがＨｉｇｈにあ
る時間ｔ％１の間、サイリスタ駆動用トランジスタ２が
ＯＮ状態に保持され、サイリスタ１のアノードゲートＧ
Ｋから電流を引き抜いている。一般にサイリスタは、−
旦ＯＮ状態に駆動されれば、その後は、その状態を自己
保持するという性質を有している。従って、サイリスタ
１をオンとするために必要な時間を例えば、ｔＯＮとす
れば、トランジスタ２が、ＯＮとなってサイリス ・り
ｌのアノードゲートＧＡから電流を引き抜く時間もｔ。
Ｎだけあればよく、トランジスタ２のコレクタ電流は、
第３図にＩ’ｄとして示すものでよいことになる。しか
し、前記従来技術は、サイリスタ１がＯＮとなった後も
、制御信号ＩＮがＨｉｇｈレベルにある間、トランジス
タ２がＯＮとなって、電源６からサイリスタｌのアノー
ドゲートＧＡを介して無効な電流を流し続けるという問
題点を有する。一般に、容量性負荷として用いられる圧
電素子、ＥＬ素子等の駆動には、数百ボルトの高電圧源
が必要とされ、前記の無効な電流による電力損失は、大
きなものとなり、特に、このようなパルス発生回路を集
積回路化する場合には、この電力損失のために高密度な
集積化が困難となる。
第３図にＩ’ｄとして示すものでよいことになる。しか
し、前記従来技術は、サイリスタ１がＯＮとなった後も
、制御信号ＩＮがＨｉｇｈレベルにある間、トランジス
タ２がＯＮとなって、電源６からサイリスタｌのアノー
ドゲートＧＡを介して無効な電流を流し続けるという問
題点を有する。一般に、容量性負荷として用いられる圧
電素子、ＥＬ素子等の駆動には、数百ボルトの高電圧源
が必要とされ、前記の無効な電流による電力損失は、大
きなものとなり、特に、このようなパルス発生回路を集
積回路化する場合には、この電力損失のために高密度な
集積化が困難となる。
本発明の目的は、前記従来技術の問題点を解決し、無効
な電力を消費することのないサイリスタを容量性負荷の
駆動手段として用いるパルス発生回路を提供することに
ある。
な電力を消費することのないサイリスタを容量性負荷の
駆動手段として用いるパルス発生回路を提供することに
ある。
本発明によれば、前記目的は、制御入力端子に入力され
る制御信号に同期して、サイリスタがＯＮとなるに必要
な期間のみサイリスタ駆動用トランジスタがＯＮとなる
ように制御することにより達成される。
る制御信号に同期して、サイリスタがＯＮとなるに必要
な期間のみサイリスタ駆動用トランジスタがＯＮとなる
ように制御することにより達成される。
サイリスタは、制御信号によりＯＮに駆動された後、容
量性負荷の充電期間中ＯＮ動作を継続するが、サイリス
タ駆動用トランジスタは、サイリスタがＯＮ状態に移行
後、ＯＦＦ状態とされる。
量性負荷の充電期間中ＯＮ動作を継続するが、サイリス
タ駆動用トランジスタは、サイリスタがＯＮ状態に移行
後、ＯＦＦ状態とされる。
これにより、その後のサイリスタ駆動用トランジスタの
無効な電力消費を無くすことができる。
無効な電力消費を無くすことができる。
以下、本発明によるパルス発生回路の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明の詳細な説明する回路図、第４図は本発
明の第１の実施例を示す回路図、第５図はその動作を説
明するタイミングチャートである。
明の第１の実施例を示す回路図、第５図はその動作を説
明するタイミングチャートである。
第１図及び第４図において、１７は短パルス発生器、１
８．２０はインバータ、１９はナンド回路であり、他の
符号は、第２図の場合と同一である。
８．２０はインバータ、１９はナンド回路であり、他の
符号は、第２図の場合と同一である。
第１図及び第４図に示す本発明の原理及び一実施例のパ
ルス発生回路は、制御入力端子１５と、サイリスタ駆動
用トランジスタ２のベースとの間に短パルス発生器１７
が設けられている点で、第２図に示した従来技術と相異
し、その他の構成は同一である。短パルス発生器１７は
、制御入力端子１５からの制御信号の立上りに同期して
その出力信号をＨｉｇｈレベルに立上げ、サイリスタ１
がＯＮ、状態に移行するに充分な所定時間経過後、制御
信号の状態にかかわらず、出力信号をＬｏｗレベルに立
下げるように動作する。この短パルス発生器１７は、前
述の機能を行い得るものであればどのような回路構成の
ものでもよいが、本発明の実施例では、第４図に示すよ
うに、奇数個のインバータ１８と、ナンド回路１９と、
インバータ２０とにより構成されており、制御入力端子
１５からの制御信号が、ナンド回路１９の一方に入力さ
れるとともに奇数段のインバータ１８を介してナンド回
路１９の他方に入力され、ナンド回路１９に入力される
信号が、ナンド回路１９とインバータ２０とによる回路
により論理積をとられ、その出力信号がサイリスタ駆動
用トランジスタ２のベースに印加されるように接続され
ている。
ルス発生回路は、制御入力端子１５と、サイリスタ駆動
用トランジスタ２のベースとの間に短パルス発生器１７
が設けられている点で、第２図に示した従来技術と相異
し、その他の構成は同一である。短パルス発生器１７は
、制御入力端子１５からの制御信号の立上りに同期して
その出力信号をＨｉｇｈレベルに立上げ、サイリスタ１
がＯＮ、状態に移行するに充分な所定時間経過後、制御
信号の状態にかかわらず、出力信号をＬｏｗレベルに立
下げるように動作する。この短パルス発生器１７は、前
述の機能を行い得るものであればどのような回路構成の
ものでもよいが、本発明の実施例では、第４図に示すよ
うに、奇数個のインバータ１８と、ナンド回路１９と、
インバータ２０とにより構成されており、制御入力端子
１５からの制御信号が、ナンド回路１９の一方に入力さ
れるとともに奇数段のインバータ１８を介してナンド回
路１９の他方に入力され、ナンド回路１９に入力される
信号が、ナンド回路１９とインバータ２０とによる回路
により論理積をとられ、その出力信号がサイリスタ駆動
用トランジスタ２のベースに印加されるように接続され
ている。
以下、第４図に示すパルス発生回路の一実施例の動作を
、第５図に示すタイミングチャートを参照して説明する
。
、第５図に示すタイミングチャートを参照して説明する
。
容量性負荷５を充電駆動する場合、制御入力端子１５に
印加される制御信号ＩＮ（Ａ）は、Ｈｉｇｈレベルとな
り、短パルス発生器１７のナンド回路１９と奇数段のイ
ンバータ１８に印加される。奇数段のインバータ１８の
出力は、制御信号ＩＮ（Ａ）がＨｉｇｈ レベルに立上
った後、このインバータ１８の信号伝播時間だけ遅れて
立下る反転された信号、すなわち、第５図に波形Ｂとし
て示すような信号となる。制御信号ＩＮ（Ａ）と、奇数
段のインバータ１８により遅延され反転された信号とは
、ナンド回路１９及びインバータ２０より成る回路によ
り論理積が取られるので、短パルス発生器１７の出力信
号、すなわち、サイリスタ駆動用トランジスタ２のベー
スに印加される信号は、第５図に波形Ｃとして示すよう
な、奇数段のインバータ１８の遅延時間ｔ。Ｈの幅を持
つパルス信号となる。このパルス信号は、制御入力端子
１５に印加される制御信号ＩＮ（Ａ）の立上りに同期し
て立上り、サイリスタ駆動用トランジスタ２をｔ。Ｈの
間ＯＮとし、サイリスタ１を点弧してＯＮ状態に移行さ
せる。サイリスタ１は、これにより、電源６から容量性
負荷５を充電するが、このとき、トランジスタ２が期間
ｔ。Ｎ経過後、ＯＦＦとなっても、ＯＮ状態を保持する
０Ｍ御信号ＩＮ（Ａ）がＨ３ｇｈレベルにある間、放電
用のＮＰＮ）ランリスク３はＯＦＦ状態に保持されてい
る。
印加される制御信号ＩＮ（Ａ）は、Ｈｉｇｈレベルとな
り、短パルス発生器１７のナンド回路１９と奇数段のイ
ンバータ１８に印加される。奇数段のインバータ１８の
出力は、制御信号ＩＮ（Ａ）がＨｉｇｈ レベルに立上
った後、このインバータ１８の信号伝播時間だけ遅れて
立下る反転された信号、すなわち、第５図に波形Ｂとし
て示すような信号となる。制御信号ＩＮ（Ａ）と、奇数
段のインバータ１８により遅延され反転された信号とは
、ナンド回路１９及びインバータ２０より成る回路によ
り論理積が取られるので、短パルス発生器１７の出力信
号、すなわち、サイリスタ駆動用トランジスタ２のベー
スに印加される信号は、第５図に波形Ｃとして示すよう
な、奇数段のインバータ１８の遅延時間ｔ。Ｈの幅を持
つパルス信号となる。このパルス信号は、制御入力端子
１５に印加される制御信号ＩＮ（Ａ）の立上りに同期し
て立上り、サイリスタ駆動用トランジスタ２をｔ。Ｈの
間ＯＮとし、サイリスタ１を点弧してＯＮ状態に移行さ
せる。サイリスタ１は、これにより、電源６から容量性
負荷５を充電するが、このとき、トランジスタ２が期間
ｔ。Ｎ経過後、ＯＦＦとなっても、ＯＮ状態を保持する
０Ｍ御信号ＩＮ（Ａ）がＨ３ｇｈレベルにある間、放電
用のＮＰＮ）ランリスク３はＯＦＦ状態に保持されてい
る。
容量性負荷５の放電を行う場合、制御入力端子１５に印
加される制御信号ＩＮ（Ａ）は、ＬＯ−レベルとされる
ので、この制御信号ＩＮ（Ａ）がインバータを介して、
そのベースに印加される負荷放電用のＮＰＮ）ランリス
ク３は、ＯＮとなる。
加される制御信号ＩＮ（Ａ）は、ＬＯ−レベルとされる
ので、この制御信号ＩＮ（Ａ）がインバータを介して、
そのベースに印加される負荷放電用のＮＰＮ）ランリス
ク３は、ＯＮとなる。
これにより、容量性負荷５の電荷が放電される。
また、同時に、負荷の時定数が大きかったり、サイリス
タ１の保持電流ＩＮが小さく、サイリスタ１が完全にＯ
ＦＦ状態となっていない場合には、サイリスタ１のカソ
ードゲー）ＧＫより電流が引き抜かれ、サイリスタ１が
完全にカットオフされる。
タ１の保持電流ＩＮが小さく、サイリスタ１が完全にＯ
ＦＦ状態となっていない場合には、サイリスタ１のカソ
ードゲー）ＧＫより電流が引き抜かれ、サイリスタ１が
完全にカットオフされる。
前述した実施例によれば、制御信号を期間ｔＯＮのパル
ス幅を有するサイリスタ駆動用のパルス信号に変換して
、サイリスタ駆動用トランジスタ２を駆動しているので
、このトランジスタ２で無効な電力を消費することが無
（なる、なお、第４図に示す実施例における短パルス発
生器１７のインバータ１８は、サイリスタ１を確実にオ
ンとできるサイリスタ駆動用のパルス信号のパルス幅を
設定するものであるので、必要なパルス幅が得られるよ
うに、その数を奇数の任意価に設定すればよい。また、
短パルス発生器１７は、第４図に示すような構成でなく
てもよく、例えば、後述する実施例に示すように、ワン
ショットマルチパイプレーク、微分回路等により構成す
ることもできる。
ス幅を有するサイリスタ駆動用のパルス信号に変換して
、サイリスタ駆動用トランジスタ２を駆動しているので
、このトランジスタ２で無効な電力を消費することが無
（なる、なお、第４図に示す実施例における短パルス発
生器１７のインバータ１８は、サイリスタ１を確実にオ
ンとできるサイリスタ駆動用のパルス信号のパルス幅を
設定するものであるので、必要なパルス幅が得られるよ
うに、その数を奇数の任意価に設定すればよい。また、
短パルス発生器１７は、第４図に示すような構成でなく
てもよく、例えば、後述する実施例に示すように、ワン
ショットマルチパイプレーク、微分回路等により構成す
ることもできる。
第６図、−第７図は本発明の第２．第３の実施例を示す
概略回路図であり、図の符号は第４図の場合と同一であ
る。これらの実施例は、前述の第１の実施例のサイリス
タが、アノードゲート及びカソードゲートを備えるもの
であったのに対し、カソードゲートのみでサイリスタを
駆動する例であり、容量性負荷の放電回路は、省略され
て図示されていない。
概略回路図であり、図の符号は第４図の場合と同一であ
る。これらの実施例は、前述の第１の実施例のサイリス
タが、アノードゲート及びカソードゲートを備えるもの
であったのに対し、カソードゲートのみでサイリスタを
駆動する例であり、容量性負荷の放電回路は、省略され
て図示されていない。
第６図に示す第２の実施例は、サイリスタ駆動用トラン
ジスタ２の出力信号により、トランジスタ２１をオンと
し、サイリスタのカソードゲートＧｘにアノード電位を
印加することにより、サイリスタ１をオンに駆動するも
のであり、また、第７図に示す第３の実施例は、第６図
に示す第２の実施例の極性を反転させたものである。こ
れら２つの実施例とも、サイリスタ駆動用トランジスタ
２における消費電力を低減することができる。
ジスタ２の出力信号により、トランジスタ２１をオンと
し、サイリスタのカソードゲートＧｘにアノード電位を
印加することにより、サイリスタ１をオンに駆動するも
のであり、また、第７図に示す第３の実施例は、第６図
に示す第２の実施例の極性を反転させたものである。こ
れら２つの実施例とも、サイリスタ駆動用トランジスタ
２における消費電力を低減することができる。
第８図、第９図は本発明の第４．第５の実施例を示す概
略回廊図であり、図の符号は第６図の場合と同一である
。
略回廊図であり、図の符号は第６図の場合と同一である
。
第８図に示す第４の実施例は、短パルス発生器１７を微
分回路により構成し、第６図に示したカソードゲートの
みを有するサイリスタを駆動するために適用した例であ
り、抵抗Ｒ１とコンデンサＣＩの値により、サイリスタ
駆動用トランジスタ２のＯＮ時間を決定することができ
る。第９図に示す第５の実施例は、短パルス発生器１７
をワンショットマルチパイプレークにより構成し、第６
図に示したカソードゲートのみを有するサイリスタを駆
動するために適用した例であり、抵抗Ｒ６とコンデンサ
Ｃ２の値により、サイリスタ駆動用トランジスタ２のＯ
Ｎ時間を決定することができる。
分回路により構成し、第６図に示したカソードゲートの
みを有するサイリスタを駆動するために適用した例であ
り、抵抗Ｒ１とコンデンサＣＩの値により、サイリスタ
駆動用トランジスタ２のＯＮ時間を決定することができ
る。第９図に示す第５の実施例は、短パルス発生器１７
をワンショットマルチパイプレークにより構成し、第６
図に示したカソードゲートのみを有するサイリスタを駆
動するために適用した例であり、抵抗Ｒ６とコンデンサ
Ｃ２の値により、サイリスタ駆動用トランジスタ２のＯ
Ｎ時間を決定することができる。
第１０図は本発明の第６の実施例を示す回路図であり、
本発明によるパルス発生回路を表示装置であるＥＬデイ
スプレィパネルの駆動のために用いた回路例である。
本発明によるパルス発生回路を表示装置であるＥＬデイ
スプレィパネルの駆動のために用いた回路例である。
第１０図に示す実施例は、短パルス発生器１７が複数の
パルス発生回路に共通に備えられ、各パルス発生回路が
、ＥＬデイスプレィパネルの１ラインを形成する複数の
画素である容量性負荷Ｃ１に、出力端子１６を介して充
電々圧を印加し、データ端子Ｇｌ、Ｇ２・−−−−−−
に与えられるデータに対応して各画素の発光を制御する
ものである。複数のパルス発生回路の夫々は、ＥＬデイ
スプレィパネルの各ライン対応に備えられ、シフトレジ
スタ等のロジック回路りから与えられる信号と、短パル
ス発生器１７から与えられる信号とに基づいて、サイリ
スタ１を介して順次各ラインに接続される画素を駆動す
るように構成されている。また、各画素である容量性負
荷ＣＬの放電は、ロジック回路りからの信号により行わ
れ、各画素の発光を停止させる。
パルス発生回路に共通に備えられ、各パルス発生回路が
、ＥＬデイスプレィパネルの１ラインを形成する複数の
画素である容量性負荷Ｃ１に、出力端子１６を介して充
電々圧を印加し、データ端子Ｇｌ、Ｇ２・−−−−−−
に与えられるデータに対応して各画素の発光を制御する
ものである。複数のパルス発生回路の夫々は、ＥＬデイ
スプレィパネルの各ライン対応に備えられ、シフトレジ
スタ等のロジック回路りから与えられる信号と、短パル
ス発生器１７から与えられる信号とに基づいて、サイリ
スタ１を介して順次各ラインに接続される画素を駆動す
るように構成されている。また、各画素である容量性負
荷ＣＬの放電は、ロジック回路りからの信号により行わ
れ、各画素の発光を停止させる。
前述の実施例は、このようにして、ＥＬデイスプレィパ
ネル上の画像表示の制御を行うことが可能であるが、こ
の場合にも、短パルス発生器１７の作用により、複数の
全パルス発生回路におけるサイリスタ駆動用トランジス
タの無効な電力消費を無くすことができる。また、前述
した複数個の本発明の実施例は、サイリスタ駆動用トラ
ンジスタにおける無効な電力の消費を無くすことができ
るので、パルス発生回路の消費電力を低減することがで
き、パルス発生回路を集積回路化するに好適である。
ネル上の画像表示の制御を行うことが可能であるが、こ
の場合にも、短パルス発生器１７の作用により、複数の
全パルス発生回路におけるサイリスタ駆動用トランジス
タの無効な電力消費を無くすことができる。また、前述
した複数個の本発明の実施例は、サイリスタ駆動用トラ
ンジスタにおける無効な電力の消費を無くすことができ
るので、パルス発生回路の消費電力を低減することがで
き、パルス発生回路を集積回路化するに好適である。
以上説明したように本発明によれば、サイリスタを用い
る容量性負荷駆動のためのパルス発生回路におけるサイ
リスタ駆動用トランジスタでの無効な電力消費を無くす
ことができ、パルス発生回路の消費電力を低減すること
ができ、ＥＬデイスプレィパネルドライブ等に本発明を
利用する場合、多数のパルス発生回路を集積化すること
が容易となる。
る容量性負荷駆動のためのパルス発生回路におけるサイ
リスタ駆動用トランジスタでの無効な電力消費を無くす
ことができ、パルス発生回路の消費電力を低減すること
ができ、ＥＬデイスプレィパネルドライブ等に本発明を
利用する場合、多数のパルス発生回路を集積化すること
が容易となる。
第１歯１よ′本発明の詳細な説明する回路図、第２図は
従来技術によるパルス発生回路の一例を示す回路図、第
３図は第２図の動作を説明するタイミングチャート、第
４図は本発明の第１の実施例を示す回路図、第５図は第
４図の動作を説明するタイミングチャート、第６図、第
７図、第８図、第９図及び第１０図は本発明の第２．第
３．第４゜第５及び第６の実施例を示す回路図である。 １−−−−−−一・サイリスタ、２−−−一−・−サイ
リスタ駆動用トランジスタ、３・−・−・ＮＰＮ）ラン
リスク、４．９〜１１，１４・−・−抵抗、５−・−・
容量性負荷、６−・−負荷駆動用電源、７−・−・−・
放電用ダイオード、８゜１８ 、 ２０−・−・インバ
ータ、１７・・−・・・短パルス発生器、１９・−−−
−−−・ナンド回路。 資 第１図 Ｉ ：ブイリスク ２：フイリスｆＩＭ動用Ｆフッジス７ ３４ＮＰＮ）ラソシ゛スク ４：宕ｆ１生ａｌｌ葡 １７−矢Ｔｌｔ＋”＋レス護し生息 第２図 Ｇ 第３図 第４図 第５図 第６図 Ｒ 第７図 第８図
従来技術によるパルス発生回路の一例を示す回路図、第
３図は第２図の動作を説明するタイミングチャート、第
４図は本発明の第１の実施例を示す回路図、第５図は第
４図の動作を説明するタイミングチャート、第６図、第
７図、第８図、第９図及び第１０図は本発明の第２．第
３．第４゜第５及び第６の実施例を示す回路図である。 １−−−−−−一・サイリスタ、２−−−一−・−サイ
リスタ駆動用トランジスタ、３・−・−・ＮＰＮ）ラン
リスク、４．９〜１１，１４・−・−抵抗、５−・−・
容量性負荷、６−・−負荷駆動用電源、７−・−・−・
放電用ダイオード、８゜１８ 、 ２０−・−・インバ
ータ、１７・・−・・・短パルス発生器、１９・−−−
−−−・ナンド回路。 資 第１図 Ｉ ：ブイリスク ２：フイリスｆＩＭ動用Ｆフッジス７ ３４ＮＰＮ）ラソシ゛スク ４：宕ｆ１生ａｌｌ葡 １７−矢Ｔｌｔ＋”＋レス護し生息 第２図 Ｇ 第３図 第４図 第５図 第６図 Ｒ 第７図 第８図
Claims (8)
- １． 負荷を駆動するサイリスタと、制御信号に応じて
前記サイリスタを駆動する駆動手段とを備えて構成され
るパルス発生回路において、前記制御信号に同期して短
パルスを発生する短パルス発生手段を備え、発生した短
パルスにより前記サイリスタを駆動する駆動手段を制御
することを特徴とするパルス発生回路。 - ２． 前記短パルス発生手段は、複数個のインバータに
よる遅延部を含んで構成されることを特徴とする特許請
求の範囲第１項記載のパルス発生回路。 - ３． 前記短パルス発生手段は、微分回路により構成さ
れることを特徴とする特許請求の範囲第１項記載のパル
ス発生回路。 - ４． 前記短パルス発生手段は、ワンシヨツトマルチバ
イブレータにより構成されることを特徴とする特許請求
の範囲第１項記載のパルス発生回路。 - ５． 前記短パルスは、サイリスタをＯＮさせることの
できる充分短いパルス幅であることを特徴とする特許請
求の範囲第１項，第２項，第３項または第４項記載のパ
ルス発生回路。 - ６． 前記負荷は、容量性負荷であることを特徴とする
特許請求の範囲第１項，第２項，第３項，第４項または
第５項記載のパルス発生回路。 - ７． 前記負荷は、サイリスタとトランジスタとにより
充放電駆動されることを特徴とする特許請求の範囲第６
項記載のパルス発生回路。 - ８． 前記パルス発生回路が集積回路化されていること
を特徴とする特許請求の範囲第１項，第２項，第３項，
第４項，第５項，第６項または第７項記載のパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015829A JPH01192218A (ja) | 1988-01-28 | 1988-01-28 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015829A JPH01192218A (ja) | 1988-01-28 | 1988-01-28 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192218A true JPH01192218A (ja) | 1989-08-02 |
Family
ID=11899739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015829A Pending JPH01192218A (ja) | 1988-01-28 | 1988-01-28 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515229A (ja) * | 1997-08-29 | 2001-09-18 | キャンデサント、テクノロジーズ、コーポレーション | 被供給デバイスの輝度を制御する回路および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121363A (en) * | 1980-02-28 | 1981-09-24 | Hitachi Ltd | Gate circuit for thyristor |
| JPS60137126A (ja) * | 1983-12-26 | 1985-07-20 | Sanyo Denki Kk | ゲ−トタ−ンオフ・サイリスタのパルストランス方式オンゲ−ト制御装置 |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
-
1988
- 1988-01-28 JP JP63015829A patent/JPH01192218A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121363A (en) * | 1980-02-28 | 1981-09-24 | Hitachi Ltd | Gate circuit for thyristor |
| JPS60137126A (ja) * | 1983-12-26 | 1985-07-20 | Sanyo Denki Kk | ゲ−トタ−ンオフ・サイリスタのパルストランス方式オンゲ−ト制御装置 |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001515229A (ja) * | 1997-08-29 | 2001-09-18 | キャンデサント、テクノロジーズ、コーポレーション | 被供給デバイスの輝度を制御する回路および方法 |
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