JP2610069B2 - 負荷駆動回路のゲート制御回路 - Google Patents
負荷駆動回路のゲート制御回路Info
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- JP2610069B2 JP2610069B2 JP3216061A JP21606191A JP2610069B2 JP 2610069 B2 JP2610069 B2 JP 2610069B2 JP 3216061 A JP3216061 A JP 3216061A JP 21606191 A JP21606191 A JP 21606191A JP 2610069 B2 JP2610069 B2 JP 2610069B2
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Description
【０００１】
【産業上の利用分野】この発明はＤＣモータあるいはス
テッピングモータなどを駆動する負荷駆動回路のゲート
制御回路に関する。
テッピングモータなどを駆動する負荷駆動回路のゲート
制御回路に関する。
【０００２】
【従来の技術】図１はこの発明の前提となる、Ｈブリツ
ジ方式の駆動回路である。同図において、１は電源、２
はコンデンサ、３は例えばＤＣモータあるいはステッピ
ングモータなどの負荷、Ｑ１，Ｑ２，Ｑ３，Ｑ４は電界
効果トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４は上記電界
効果トランジスタに組み込まれたダイオード、Ｇ１，Ｇ
２，Ｇ３，Ｇ４は上記電界効果トランジスタのゲートで
ある。図４は、Ｈブリツジ方式の駆動回路における従来
のゲートバイアス・タイミングを表すタイムチャートで
ある。図５は従来のゲートバイアス信号生成回路および
その動作を表すタイムチャートの１例を示す図である。
なお、図５には電界効果トランジスタＱ１のゲートバイ
アス信号生成回路が例示されているが、電界効果トラン
ジスタＱ２についても同様な回路が設けられている。図
５において、ＦＦ１はフリップフロップ、Ｉ１はインバ
ータであり、フリップフロップＦＦ１は、同図に示すよ
うに、ＰＷＭサイクル信号が入力されてからＰＷＭデュ
ティ信号が入力されるまでの期間、電界効果トランジス
タＱ１のゲートバイアス信号を発生する。従って、ＰＷ
Ｍサイクル信号からＰＷＭデュティ信号の期間を制御す
ることにより、所定のパルス幅の信号を得ることができ
る。
ジ方式の駆動回路である。同図において、１は電源、２
はコンデンサ、３は例えばＤＣモータあるいはステッピ
ングモータなどの負荷、Ｑ１，Ｑ２，Ｑ３，Ｑ４は電界
効果トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ４は上記電界
効果トランジスタに組み込まれたダイオード、Ｇ１，Ｇ
２，Ｇ３，Ｇ４は上記電界効果トランジスタのゲートで
ある。図４は、Ｈブリツジ方式の駆動回路における従来
のゲートバイアス・タイミングを表すタイムチャートで
ある。図５は従来のゲートバイアス信号生成回路および
その動作を表すタイムチャートの１例を示す図である。
なお、図５には電界効果トランジスタＱ１のゲートバイ
アス信号生成回路が例示されているが、電界効果トラン
ジスタＱ２についても同様な回路が設けられている。図
５において、ＦＦ１はフリップフロップ、Ｉ１はインバ
ータであり、フリップフロップＦＦ１は、同図に示すよ
うに、ＰＷＭサイクル信号が入力されてからＰＷＭデュ
ティ信号が入力されるまでの期間、電界効果トランジス
タＱ１のゲートバイアス信号を発生する。従って、ＰＷ
Ｍサイクル信号からＰＷＭデュティ信号の期間を制御す
ることにより、所定のパルス幅の信号を得ることができ
る。
【０００３】図４のタイムチャートにより、従来の駆動
回路の動作を説明する。図１において、ｉ１方向に負荷
電流を流す場合には、電界効果トランジスタＱ２，Ｑ３
をオフとし、電界効果トランジスタＱ４のゲートＧ４を
順バイアスするとともに、電界効果トランジスタＱ１の
ゲートＧ１に例えば図５の回路により生成した所定の周
期のパルス信号をあたえて、電界効果トランジスタＱ１
のオン時間を変化させ、電流値を制御する。
回路の動作を説明する。図１において、ｉ１方向に負荷
電流を流す場合には、電界効果トランジスタＱ２，Ｑ３
をオフとし、電界効果トランジスタＱ４のゲートＧ４を
順バイアスするとともに、電界効果トランジスタＱ１の
ゲートＧ１に例えば図５の回路により生成した所定の周
期のパルス信号をあたえて、電界効果トランジスタＱ１
のオン時間を変化させ、電流値を制御する。
【０００４】また、ｉ１と逆方向に負荷電流を流す場合
には、電界効果トランジスタタＱ１，Ｑ４をオフとし、
電界効果トランジスタＱ３のゲートＧ３を順バイアスす
るとともに、電界効果トランジスタＱ２のゲートＧ２に
上記と同様な所定の周期のパルス信号をあたえて、電流
値を制御する。
には、電界効果トランジスタタＱ１，Ｑ４をオフとし、
電界効果トランジスタＱ３のゲートＧ３を順バイアスす
るとともに、電界効果トランジスタＱ２のゲートＧ２に
上記と同様な所定の周期のパルス信号をあたえて、電流
値を制御する。
【０００５】上記電流制御時、電界効果トランジスタＱ
１がオン状態から、オフに転じると、電源１→電界効果
トランジスタＱ１→負荷３→電界効果トランジスタＱ４
→電源１に流れていた負荷電流ｉ１は、電界効果トラン
ジスタＱ１がオフになるため、負荷３→電界効果トラン
ジスタＱ４→ダイオードＤ３→負荷３の経路で図１のｉ
２に示すように流れる。
１がオン状態から、オフに転じると、電源１→電界効果
トランジスタＱ１→負荷３→電界効果トランジスタＱ４
→電源１に流れていた負荷電流ｉ１は、電界効果トラン
ジスタＱ１がオフになるため、負荷３→電界効果トラン
ジスタＱ４→ダイオードＤ３→負荷３の経路で図１のｉ
２に示すように流れる。
【０００６】電界効果トランジスタが内蔵するダイオー
ドの順方向電圧降下は通常１Ｖ程度であるので、例え
ば、電流ｉ２を約３Ａ程度とすると、上記電流ｉ２が流
れている期間の熱損失は３Ｗ程度となり、電界効果トラ
ンジスタＱ３が発熱することとなる。以上のように、従
来の方式においては、回路素子が加熱するという欠点が
あった。
ドの順方向電圧降下は通常１Ｖ程度であるので、例え
ば、電流ｉ２を約３Ａ程度とすると、上記電流ｉ２が流
れている期間の熱損失は３Ｗ程度となり、電界効果トラ
ンジスタＱ３が発熱することとなる。以上のように、従
来の方式においては、回路素子が加熱するという欠点が
あった。
【０００７】
【発明が解決しようとする課題】この発明は上記した従
来方式の欠点を改善するためになされたものであって、
Ｈブリツジ方式の駆動回路における回路素子の発熱を低
減させるゲート制御回路を提供することを目的とする。
来方式の欠点を改善するためになされたものであって、
Ｈブリツジ方式の駆動回路における回路素子の発熱を低
減させるゲート制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明においては、ソ
ース、ドレイン間にダイオードＤ１，Ｄ２，Ｄ３，Ｄ４
を接続した第１、第２、第３、第４の電界効果トランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４と、第１の電界効果トラン
ジスタＱ１と第３の電界効果トランジスタＱ３を直列接
続した第１の直列回路と、第２の電界効果トランジスタ
Ｑ２と第４の電界効果トランジスタＱ４を直列接続した
第２の直列回路と、第１、第２の直列回路を並列に接続
し電源１に接続するとともに、第１、第３の電界効果ト
ランジスタＱ１，Ｑ３の接続点と第２、第４の電界効果
トランジスタＱ２，Ｑ４の接続点間に負荷３を接続した
Ｈブリツジ方式の駆動回路のゲート制御回路を前提とし
ている。この種の駆動回路においては、第４の電界効果
トランジスタＱ４のオン時、第１の電界効果トランジス
タＱ１を所定の周期でオンオフ制御し、また、第３の電
界効果トランジスタＱ３のオン時、第２の電界効果トラ
ンジスタＱ２を所定の周期でオンオフ制御して負荷電流
を制御する。この発明においては、上記駆動回路のゲー
ト制御回路において、所定の時間幅を持つＰＷＭサイク
ル信号の立ち下がり時にハイレベルとなり、所定の時間
幅を持つＰＷＭデューティ信号の立ち上がり時にローレ
ベルとなる第１および第２のゲートバイアス信号と、上
記ＰＷＭデューティ信号の立ち下がり時にハイレベルと
なり、上記ＰＷＭサイクル信号の立ち上がり時にローレ
ベルとなる第３および第４のゲートバイアス信号を出力
するゲートバイアス信号生成回路を設ける。 そして、第
４の電界効果トランジスタ(Q4)のオン時、上記第１のゲ
ートバイアス信号により第１の電界効果トランジスタ(Q
1)をオンオフ制御するとともに、第１の電界効果トラン
ジスタ(Q1)のオフ期間中に上記第３のゲートバイアス信
号により第３の電界効果トランジスタ(Q3)を所定時間オ
ンとし、また、第３の電界効果トランジスタ(Q3)のオン
時、上記第２のゲートバイアス信号により第２の電界効
果トランジスタ(Q2)をオンオフ制御するとともに、第２
の電界効果トランジスタ(Q2)のオフ期間中に、上記第４
のゲートバイアス信号により第４の電界効果トランジス
タ(Q4)を所定時間オンにする。
ース、ドレイン間にダイオードＤ１，Ｄ２，Ｄ３，Ｄ４
を接続した第１、第２、第３、第４の電界効果トランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４と、第１の電界効果トラン
ジスタＱ１と第３の電界効果トランジスタＱ３を直列接
続した第１の直列回路と、第２の電界効果トランジスタ
Ｑ２と第４の電界効果トランジスタＱ４を直列接続した
第２の直列回路と、第１、第２の直列回路を並列に接続
し電源１に接続するとともに、第１、第３の電界効果ト
ランジスタＱ１，Ｑ３の接続点と第２、第４の電界効果
トランジスタＱ２，Ｑ４の接続点間に負荷３を接続した
Ｈブリツジ方式の駆動回路のゲート制御回路を前提とし
ている。この種の駆動回路においては、第４の電界効果
トランジスタＱ４のオン時、第１の電界効果トランジス
タＱ１を所定の周期でオンオフ制御し、また、第３の電
界効果トランジスタＱ３のオン時、第２の電界効果トラ
ンジスタＱ２を所定の周期でオンオフ制御して負荷電流
を制御する。この発明においては、上記駆動回路のゲー
ト制御回路において、所定の時間幅を持つＰＷＭサイク
ル信号の立ち下がり時にハイレベルとなり、所定の時間
幅を持つＰＷＭデューティ信号の立ち上がり時にローレ
ベルとなる第１および第２のゲートバイアス信号と、上
記ＰＷＭデューティ信号の立ち下がり時にハイレベルと
なり、上記ＰＷＭサイクル信号の立ち上がり時にローレ
ベルとなる第３および第４のゲートバイアス信号を出力
するゲートバイアス信号生成回路を設ける。 そして、第
４の電界効果トランジスタ(Q4)のオン時、上記第１のゲ
ートバイアス信号により第１の電界効果トランジスタ(Q
1)をオンオフ制御するとともに、第１の電界効果トラン
ジスタ(Q1)のオフ期間中に上記第３のゲートバイアス信
号により第３の電界効果トランジスタ(Q3)を所定時間オ
ンとし、また、第３の電界効果トランジスタ(Q3)のオン
時、上記第２のゲートバイアス信号により第２の電界効
果トランジスタ(Q2)をオンオフ制御するとともに、第２
の電界効果トランジスタ(Q2)のオフ期間中に、上記第４
のゲートバイアス信号により第４の電界効果トランジス
タ(Q4)を所定時間オンにする。
【０００９】
【作用】第１の電界効果トランジスタＱ１（または第２
の電界効果トランジスタＱ２）によるオンオフ制御時、
第３の電界効果トランジスタＱ３（または第４の電界効
果トランジスタＱ４）を上記第１の電界効果トランジス
タＱ１（または第２の電界効果トランジスタＱ２）のオ
フ期間中にオンにすることにより、負荷電流ｉ２は上記
第３の電界効果トランジスタＱ３（または第４の電界効
果トランジスタＱ４）を介して流れ、電界効果トランジ
スタＱ３（電界効果トランジスタＱ４）に並列に接続さ
れたダイオードＤ３（またはＤ４）には流れない。ダイ
オードの順方向電圧降下による熱損失に対し、電界効果
トランジスタのオン時の熱損失は充分少ないので、回路
素子の発熱を減少することができる。また、この発明に
おいては、所定の時間幅を持つＰＷＭサイクル信号の立
ち下がり時にハイレベルとなり、所定の時間幅を持つＰ
ＷＭデューティ信号の立ち上がり時にローレベルとなる
第１および第２のゲートバイアス信号と、上記ＰＷＭデ
ューティ信号の立ち下がり時にハイレベルとなり、上記
ＰＷＭサイクル信号の立ち上がり時にローレベルとなる
第３および第４のゲートバイアス信号を出力するゲート
バイアス信号生成回路を設け、上記第１〜第４のゲート
バイアス信号により、第１〜第４の電界効果トランジス
タＱ１〜Ｑ４をオンオフしている。 したがって、電界効
果トランジスタＱ１（電界効果トランジスタＱ２）がオ
フになってからＰＷＭデューティ信号のパルス幅だけ遅
れて電界効果トランジスタのＱ３（電界効果トランジス
タＱ４）をオンにし、また、電界効果トランジスタＱ３
（電界効果トランジスタＱ４）がオフになってから、Ｐ
ＷＭサイクル信号のパルス幅だけ遅れて電界効果トラン
ジスタＱ１（電界効果トランジスタＱ４）をオンにする
ことができる。 このため、ＰＷＭデューティ信号のパル
ス幅とＰＷＭサイクル信号のパルス幅を適切に設定する
ことにより、電界効果トランジスタＱ１とＱ３、およ
び、電界効果トランジスタＱ２とＱ４が同時導通する危
険性を回避することができる。
の電界効果トランジスタＱ２）によるオンオフ制御時、
第３の電界効果トランジスタＱ３（または第４の電界効
果トランジスタＱ４）を上記第１の電界効果トランジス
タＱ１（または第２の電界効果トランジスタＱ２）のオ
フ期間中にオンにすることにより、負荷電流ｉ２は上記
第３の電界効果トランジスタＱ３（または第４の電界効
果トランジスタＱ４）を介して流れ、電界効果トランジ
スタＱ３（電界効果トランジスタＱ４）に並列に接続さ
れたダイオードＤ３（またはＤ４）には流れない。ダイ
オードの順方向電圧降下による熱損失に対し、電界効果
トランジスタのオン時の熱損失は充分少ないので、回路
素子の発熱を減少することができる。また、この発明に
おいては、所定の時間幅を持つＰＷＭサイクル信号の立
ち下がり時にハイレベルとなり、所定の時間幅を持つＰ
ＷＭデューティ信号の立ち上がり時にローレベルとなる
第１および第２のゲートバイアス信号と、上記ＰＷＭデ
ューティ信号の立ち下がり時にハイレベルとなり、上記
ＰＷＭサイクル信号の立ち上がり時にローレベルとなる
第３および第４のゲートバイアス信号を出力するゲート
バイアス信号生成回路を設け、上記第１〜第４のゲート
バイアス信号により、第１〜第４の電界効果トランジス
タＱ１〜Ｑ４をオンオフしている。 したがって、電界効
果トランジスタＱ１（電界効果トランジスタＱ２）がオ
フになってからＰＷＭデューティ信号のパルス幅だけ遅
れて電界効果トランジスタのＱ３（電界効果トランジス
タＱ４）をオンにし、また、電界効果トランジスタＱ３
（電界効果トランジスタＱ４）がオフになってから、Ｐ
ＷＭサイクル信号のパルス幅だけ遅れて電界効果トラン
ジスタＱ１（電界効果トランジスタＱ４）をオンにする
ことができる。 このため、ＰＷＭデューティ信号のパル
ス幅とＰＷＭサイクル信号のパルス幅を適切に設定する
ことにより、電界効果トランジスタＱ１とＱ３、およ
び、電界効果トランジスタＱ２とＱ４が同時導通する危
険性を回避することができる。
【００１０】
【実施例】図２は、この発明における図１に示すＨブリ
ツジ方式の駆動回路のゲートバイアス・タイミングを表
すタイムチャートであり、図２のタイムチャートによ
り、この発明の実施例を説明する。負荷電流を図１のｉ
１、ｉ２またはその逆方向に流す場合には、従来例と同
様、ゲートＧ４またはゲートＧ３を順バイアスするとと
もに、ゲートＧ１またはＧ２に図２に示すパルス信号を
あたえて、そのオン時間を変化させ、電流値を制御す
る。
ツジ方式の駆動回路のゲートバイアス・タイミングを表
すタイムチャートであり、図２のタイムチャートによ
り、この発明の実施例を説明する。負荷電流を図１のｉ
１、ｉ２またはその逆方向に流す場合には、従来例と同
様、ゲートＧ４またはゲートＧ３を順バイアスするとと
もに、ゲートＧ１またはＧ２に図２に示すパルス信号を
あたえて、そのオン時間を変化させ、電流値を制御す
る。
【００１１】電流制御時、電界効果トランジスタＱ１が
オン状態（図２の期間Ｔ１）からオフ状態（図２の期間
Ｔ２）になると、図１の経路ｉ１で流れていた負荷電流
は、同図の経路ｉ２に転ずる。この発明のゲート制御方
式においては、図２のＴ２の期間に電界効果トランジス
タＱ３のゲートＧ３を図２に示すように順バイアスし、
上記負荷電流ｉ２を電界効果トランジスタＱ３を介して
流す。また、この際、電界効果トランジスタＱ１，Ｑ３
が同時に導通し短絡状態になるのを防止するため、図２
に示すように電界効果トランジスタＱ１にオフ信号をあ
たえてから所定時間ｔ１後に電界効果トランジスタＱ３
を順バイアスし、また、電界効果トランジスタＱ１を順
バイアスする時点より所定時間ｔ３前に電界効果トラン
ジスタＱ３にオフ信号をあたえる。
オン状態（図２の期間Ｔ１）からオフ状態（図２の期間
Ｔ２）になると、図１の経路ｉ１で流れていた負荷電流
は、同図の経路ｉ２に転ずる。この発明のゲート制御方
式においては、図２のＴ２の期間に電界効果トランジス
タＱ３のゲートＧ３を図２に示すように順バイアスし、
上記負荷電流ｉ２を電界効果トランジスタＱ３を介して
流す。また、この際、電界効果トランジスタＱ１，Ｑ３
が同時に導通し短絡状態になるのを防止するため、図２
に示すように電界効果トランジスタＱ１にオフ信号をあ
たえてから所定時間ｔ１後に電界効果トランジスタＱ３
を順バイアスし、また、電界効果トランジスタＱ１を順
バイアスする時点より所定時間ｔ３前に電界効果トラン
ジスタＱ３にオフ信号をあたえる。
【００１２】したがつて、負荷電流ｉ２はＴ２の期間、
ｔ１期間だけダイオードＤ３に流れたのち、順バイアス
された電界効果トランジスタＱ３に流れ、最後のｔ３期
間、再びダイオードＤ３に流れる。仮りに、電界効果ト
ランジスタのチャンネルオン時の抵抗を約０．０３Ω程
度、電流ｉ２を３Ａ程度とすると、電界効果トランジス
タによる電圧降下は約０．０９Ｖであり、その熱損失は
約０．２７Ｗ程度となる。従来方式のものにおいては、
前記したように、電流ｉ２を３Ａ程度とすると、熱損失
は３Ｗ程度であり、この発明により、大幅に発熱を減少
することができる。
ｔ１期間だけダイオードＤ３に流れたのち、順バイアス
された電界効果トランジスタＱ３に流れ、最後のｔ３期
間、再びダイオードＤ３に流れる。仮りに、電界効果ト
ランジスタのチャンネルオン時の抵抗を約０．０３Ω程
度、電流ｉ２を３Ａ程度とすると、電界効果トランジス
タによる電圧降下は約０．０９Ｖであり、その熱損失は
約０．２７Ｗ程度となる。従来方式のものにおいては、
前記したように、電流ｉ２を３Ａ程度とすると、熱損失
は３Ｗ程度であり、この発明により、大幅に発熱を減少
することができる。
【００１３】図３は図２のタイミングチャートを実現す
る回路の１実施例およびその動作を表すタイムチャート
である。図３において、ＦＦ１０はフリップフロップ、
Ｉ１０，Ｉ１１はインバータ、Ａ１０，Ａ１１，Ａ１２
はアンドゲートである。なお、図３には電界効果トラン
ジスタＱ１のゲートバイアス信号生成回路が例示されて
いるが、電界効果トランジスタＱ２についても同様な回
路が設けられている。次に、図３のゲートバイアス信号
を発生する回路の動作を説明する。フリップフロップＦ
Ｆ１０はＰＷＭサイクル信号の立ち上がり時その出力Ｑ
がハイレベルとなる。ＰＷＭサイクル信号が立ち下がる
と、インバータＩ１１の出力がハイレベルになり、アン
ドゲートＡ１０が開くので、電界効果トランジスタＱ１
へのゲートバイアス信号が発生する。
る回路の１実施例およびその動作を表すタイムチャート
である。図３において、ＦＦ１０はフリップフロップ、
Ｉ１０，Ｉ１１はインバータ、Ａ１０，Ａ１１，Ａ１２
はアンドゲートである。なお、図３には電界効果トラン
ジスタＱ１のゲートバイアス信号生成回路が例示されて
いるが、電界効果トランジスタＱ２についても同様な回
路が設けられている。次に、図３のゲートバイアス信号
を発生する回路の動作を説明する。フリップフロップＦ
Ｆ１０はＰＷＭサイクル信号の立ち上がり時その出力Ｑ
がハイレベルとなる。ＰＷＭサイクル信号が立ち下がる
と、インバータＩ１１の出力がハイレベルになり、アン
ドゲートＡ１０が開くので、電界効果トランジスタＱ１
へのゲートバイアス信号が発生する。
【００１４】ＰＷＭデュティ信号が入力されると、その
立ち上がり時、フリップフロップＦＦ１０はその出力Ｑ
がローレベルとなり、電界効果トランジスタＱ１のゲー
トバイアス信号もローレベルとなる。次いで、ＰＷＭデ
ュティ信号が立ち下がると、インバータＩ１０の出力は
ハイレベルになるので、アンドゲートＡ１１が開く。こ
の時、フリップフロップＦＦ１０の反転出力はハイレベ
ルであり、また、電界効果トランジスタＱ４へのゲート
信号はハイレベルであるので、アンドゲートＡ１２の出
力がハイレベルとなり、電界効果トランジスタＱ３への
ゲートバイアス信号が発生する。
立ち上がり時、フリップフロップＦＦ１０はその出力Ｑ
がローレベルとなり、電界効果トランジスタＱ１のゲー
トバイアス信号もローレベルとなる。次いで、ＰＷＭデ
ュティ信号が立ち下がると、インバータＩ１０の出力は
ハイレベルになるので、アンドゲートＡ１１が開く。こ
の時、フリップフロップＦＦ１０の反転出力はハイレベ
ルであり、また、電界効果トランジスタＱ４へのゲート
信号はハイレベルであるので、アンドゲートＡ１２の出
力がハイレベルとなり、電界効果トランジスタＱ３への
ゲートバイアス信号が発生する。
【００１５】次のＰＷＭサイクル信号が入力すると、そ
の立ち上がり時フリップフロップＦ１０の出力Ｑが再び
ハイレベルとなり、その反転出力はローレベルとなるの
で、アンドゲートＡ１２の出力はローレベルとなり、電
界効果トランジスタＱ３へのゲートバイアス信号はロー
レベルとなる。ＰＷＭサイクル信号が立ち下がると、上
記したようにアンドゲートＡ１０が開き、再び電界効果
トランジスタＱ１へのゲートバイアス信号が発生する。
の立ち上がり時フリップフロップＦ１０の出力Ｑが再び
ハイレベルとなり、その反転出力はローレベルとなるの
で、アンドゲートＡ１２の出力はローレベルとなり、電
界効果トランジスタＱ３へのゲートバイアス信号はロー
レベルとなる。ＰＷＭサイクル信号が立ち下がると、上
記したようにアンドゲートＡ１０が開き、再び電界効果
トランジスタＱ１へのゲートバイアス信号が発生する。
【００１６】即ち、電界効果トランジスタＱ１へのゲー
トバイアス信号がローレベルになってから、ＰＷＭデュ
ティ信号のパルス幅（図５においてｔ１）だけ遅れて電
界効果トランジスタＱ３へのゲートバイアス信号が発生
し、また、電界効果トランジスタＱ３へのゲートバイア
ス信号がローレベルになってから、ＰＷＭサイクル信号
のパルス幅（図５においてｔ３）だけ遅れて電界効果ト
ランジスタＱ１へのゲートバイアス信号が発生すること
となる。
トバイアス信号がローレベルになってから、ＰＷＭデュ
ティ信号のパルス幅（図５においてｔ１）だけ遅れて電
界効果トランジスタＱ３へのゲートバイアス信号が発生
し、また、電界効果トランジスタＱ３へのゲートバイア
ス信号がローレベルになってから、ＰＷＭサイクル信号
のパルス幅（図５においてｔ３）だけ遅れて電界効果ト
ランジスタＱ１へのゲートバイアス信号が発生すること
となる。
【００１７】なお、上記実施例においては、ダイオード
Ｄ１，Ｄ２，Ｄ３，Ｄ４が組み込まれている電界効果ト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を用いるものについ
て示したが、必ずしもこれに限定されるものではなく、
電界効果トランジスタにダイオードを外付けしたものに
適用しても同様な効果がえられることは言うまでもな
い。
Ｄ１，Ｄ２，Ｄ３，Ｄ４が組み込まれている電界効果ト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を用いるものについ
て示したが、必ずしもこれに限定されるものではなく、
電界効果トランジスタにダイオードを外付けしたものに
適用しても同様な効果がえられることは言うまでもな
い。
【００１８】
【発明の効果】以上の説明から明らかなように、この発
明によれば、Ｈブリツジ方式の駆動回路の回路素子の発
熱を、従来のものに較べ、大幅に減少させることができ
るので、回路素子の容量を小さくすることができるとと
もに、装置の小型化をはかることができる。また、ＰＷ
Ｍデューティ信号のパルス幅とＰＷＭサイクル信号のパ
ルス幅により、一方の電界効果トランジスタがオフにな
ってから、該トランジスタに直列に接続された他方の電
界効果トランジスタがオンになるまでの遅れ時間を設定
することができるので、同時導通の危険度の高いＨブリ
ッジ方式の駆動回路において、遅延回路等を付加するこ
となく、電界効果トランジスタの同時導通の危険性を確
実に回避することができる。 特に、比較的高速に動作す
る電界効果トランジスタにおいては、素子毎に、あるい
はゲートドライブ条件等により動作速度に差異が生ずる
場合があるが、本発明においては、ＰＷＭデューティ信
号のパルス幅とＰＷＭサイクル信号のパルス幅により上
記遅れ時間を定めることができるので、上記動作速度の
差異に柔軟に対応することができる。
明によれば、Ｈブリツジ方式の駆動回路の回路素子の発
熱を、従来のものに較べ、大幅に減少させることができ
るので、回路素子の容量を小さくすることができるとと
もに、装置の小型化をはかることができる。また、ＰＷ
Ｍデューティ信号のパルス幅とＰＷＭサイクル信号のパ
ルス幅により、一方の電界効果トランジスタがオフにな
ってから、該トランジスタに直列に接続された他方の電
界効果トランジスタがオンになるまでの遅れ時間を設定
することができるので、同時導通の危険度の高いＨブリ
ッジ方式の駆動回路において、遅延回路等を付加するこ
となく、電界効果トランジスタの同時導通の危険性を確
実に回避することができる。 特に、比較的高速に動作す
る電界効果トランジスタにおいては、素子毎に、あるい
はゲートドライブ条件等により動作速度に差異が生ずる
場合があるが、本発明においては、ＰＷＭデューティ信
号のパルス幅とＰＷＭサイクル信号のパルス幅により上
記遅れ時間を定めることができるので、上記動作速度の
差異に柔軟に対応することができる。
【図１】この発明の前提となるＨブリッジ方式の駆動回
路図である。
路図である。
【図２】この発明のゲートバイアス・タイミングチャー
トである。
トである。
【図３】この発明におけるゲートバイアス信号生成回路
の１例を示す図である。
の１例を示す図である。
【図４】従来のゲートバイアス・タイミングチャートで
ある。
ある。
【図５】従来のゲートバイアス信号生成回路図である。
１ 電源 ２ コンデンサ ３ 負荷 Ｑ１ 電界効果トランジスタ Ｑ２ 電界効果トランジスタ Ｑ３ 電界効果トランジスタ Ｑ４ 電界効果トランジスタ Ｄ１ ダイオード Ｄ２ ダイオード Ｄ３ ダイオード Ｄ４ ダイオード ＦＦ１０ フリップフロップ Ｉ１０ インバータ Ｉ１１ インバータ Ａ１０ アンドゲート Ａ１１ アンドゲート Ａ１２ アンドゲート
Claims (1)
- 【請求項１】 ソース、ドレイン間にダイオード（D1,D
2,D3,D4)を接続した第１、第２、第３、第４の電界効果
トランジスタ(Q1,Q2,Q3,Q4) と、 第１の電界効果トランジスタ(Q1)と第３の電界効果トラ
ンジスタ(Q3)を直列接続した第１の直列回路と、 第２の電界効果トランジスタ(Q2)と第４の電界効果トラ
ンジスタ(Q4)を直列接続した第２の直列回路と、 第１、第２の直列回路を並列に接続し電源(1) に接続す
るとともに、第１、第３の電界効果トランジスタ(Q1,Q
3) の接続点と第２、第４の電界効果トランジスタ(Q2,Q
4) の接続点間に負荷(3) を接続し、 第４の電界効果トランジスタ(Q4)のオン時、第１の電界
効果トランジスタ(Q1)を所定の周期でオンオフ制御し、
また、第３の電界効果トランジスタ(Q3)のオン時、第２
の電界効果トランジスタ(Q2)を所定の周期でオンオフ制
御して負荷電流を制御するＨブリツジ方式の駆動回路の
ゲート制御回路において、所定の時間幅を持つＰＷＭサイクル信号の立ち下がり時
にハイレベルとなり、所定の時間幅を持つＰＷＭデュー
ティ信号の立ち上がり時にローレベルとなる第１および
第２のゲートバイアス信号と、上記ＰＷＭデューティ信
号の立ち下がり時にハイレベルとなり、上記ＰＷＭサイ
クル信号の立ち上がり時にローレベルとなる第３および
第４のゲートバイアス信号を出力するゲートバイアス信
号生成回路を設け、 第４の電界効果トランジスタ(Q4)のオン時、上記第１の
ゲートバイアス信号により 第１の電界効果トランジスタ
(Q1)をオンオフ制御するとともに、第１の電界効果トラ
ンジスタ(Q1)のオフ期間中に上記第３のゲートバイアス
信号により第３の電界効果トランジスタ(Q3)を所定時間
オンとし、 また、第３の電界効果トランジスタ(Q3)のオン時、上記
第２のゲートバイアス信号により第２の電界効果トラン
ジスタ(Q2)をオンオフ制御するとともに、第２の電界効
果トランジスタ(Q2)のオフ期間中に、上記第４のゲート
バイアス信号により第４の電界効果トランジスタ(Q4)を
所定時間オンにする ことを特徴とするＨブリツジ方式の負荷駆動回路のゲー
ト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216061A JP2610069B2 (ja) | 1991-08-01 | 1991-08-01 | 負荷駆動回路のゲート制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216061A JP2610069B2 (ja) | 1991-08-01 | 1991-08-01 | 負荷駆動回路のゲート制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537326A JPH0537326A (ja) | 1993-02-12 |
| JP2610069B2 true JP2610069B2 (ja) | 1997-05-14 |
Family
ID=16682666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216061A Expired - Lifetime JP2610069B2 (ja) | 1991-08-01 | 1991-08-01 | 負荷駆動回路のゲート制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610069B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112968635A (zh) * | 2019-11-29 | 2021-06-15 | 圣邦微电子（北京）股份有限公司 | 一种感性负载续流过程中的开关管保护电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1215501B (it) * | 1987-05-18 | 1990-02-14 | Sgs Microelettronica Spa | Circuito a ponte a transistori moscon ricircolo veloce di corrente abassa diddipazione. |
-
1991
- 1991-08-01 JP JP3216061A patent/JP2610069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537326A (ja) | 1993-02-12 |
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