JP2692438B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレーム同期回路に関す
るものである。

【０００２】

【従来の技術】従来のフレーム同期回路においては、フ
レーム同期パターンは回路設計時に固定されるか，ある
いは任意に設定可能な構成にした場合、１フレームの長
さに応じた数のスイッチ等が必要であった。

【０００３】

【発明が解決しようとする課題】この従来のフレーム同
期回路では、フレーム同期パターンを任意に設定可能な
構成とした場合、１フレーム長に応じてスイッチ等が必
要となり、１フレーム長が長い場合、回路規模が大きく
なるという課題があった。

【０００４】

【課題を解決するための手段】本発明のフレーム同期回
路は、フレーム同期パターンデータおよびフレーム同期
パターンとして有効なビット位置を指定するための有効
ビット指定データを書き込んだメモリと、フレーム同期
パターンデータと外部から入力されるフレーム同期パタ
ーンを含むフレーム同期信号とを入力とする排他的否定
論理和回路、排他的否定論理和回路の出力と上記有効ビ
ット指定データとを入力とする論理和回路を備え、この
論理和回路の出力をメモリの内容とフレーム同期信号の
比較結果として出力する比較部と、この比較部の出力を
毎フレーム監視する監視部と、上記比較部の出力および
同期状態情報を入力しフレーム同期信号に合わせたメモ
リアドレスを発生するフレームカウンタ部と、このフレ
ームカウンタ部のアドレス出力から上記比較部と上記監
視部を含む各部の制御信号を出力するタイミング発生部
と、上記監視部の出力を入力し規定数の保護をかけるフ
レーム同期保護部からなるものである。

【０００５】

【作用】本発明においては、フレーム同期パターンをメ
モリより読み出し、同期を確立する。

【０００６】

【実施例】図１は本発明の一実施例を示す回路構成図
で、１６マルチフレーム同期回路の構成例を示すもので
ある。この図１（ａ）において、１はフレーム同期パタ
ーンデータおよび有効ビットを指定するデータを書き込
んだメモリ、２はこのメモリ１の内容と入力するフレー
ム同期信号とを比較する比較部、３はこの比較部２の出
力を毎フレーム監視する監視部、４は比較部２の出力お
よび同期状態情報を入力しフレーム同期信号に合わせた
メモリアドレスを発生するフレームカウンタ部、５はこ
のフレームカウンタ部４のアドレス出力から比較部２と
監視部３を含む各部の制御信号を出力するタイミング発
生部、６は監視部３の出力を入力し規定数の保護をかけ
るフレーム同期保護部である。図１（ｂ）はクロックに
係る部分を抽出して示したものである。

【０００７】図２は図１に示す実施例での１６マルチフ
レーム構成を示す説明図で、ａ〜ｆはフレーム同期パタ
ーンを示す。

【０００８】図３は図１に示す実施例で使用するメモリ
の内容を示す説明図で、ｘは「０」または「１」を示
す。

【０００９】つぎに図１に示す実施例の動作を説明す
る。まず、比較部２は、外部より入力されるフレーム同
期パターンを含んだ信号（以下、フレーム同期信号と呼
称する）とメモリ１より読み出されるフレーム同期パタ
ーンデータおよびフレーム同期パターンとして有効なビ
ット位置を指定するためのデータ（以下、有効ビット指
定データと呼称する）を入力し、各データを１ビット毎
に比較する。つぎに、フレームカウンタ部４は入力した
フレーム同期信号とメモリ出力の同期パターンデータが
一致するまでカウンタは停止していて、上述の２つの信
号が一致するか，または有効ビット指定データによって
同期パターンとして指定されていなければ、カウンタは
１つカウントアップして次のビット同士を比較する。こ
のように比較結果が一致であればカウントアップし、不
一致であれば停止したままで、不一致の度にフレーム同
期信号に対しメモリアドレスを１つずつ位相をずらして
行き、互いの位相が一致するまで繰り返される。

【００１０】そして、監視部３はフレームカウンタ部４
の一周期（１フレーム期間）の中で不一致の有無を判定
し、その判定結果をフレーム同期保護部６へ出力する。
このフレーム同期保護部６は監視部３より出力から規定
数の保護をかけて同期確立状態情報（ＲＥＣ／ＳＹＮ
Ｃ）を出力する。

【００１１】

【発明の効果】以上説明したように本発明は、フレーム
同期パターンをメモリより読み出し、同期を確立するよ
うにしたので、メモリ内容を書き換えることによって任
意のフレーム同期パターンに設定することができる効果
がある。また、ハードウエア規模の小さいフレーム同期
回路を実現することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図である。

【図２】図１に示す実施例での１６マルチフレーム構成
を示す説明図である。

【図３】図１に示す実施例で使用するメモリの内容を示
す説明図である。

【符号の説明】

１ メモリ ２ 比較部 ３ 監視部 ４ フレームカウンタ部 ５ タイミング発生部 ６ フレーム同期保護部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 フレーム同期パターンデータおよびフレ
   ーム同期パターンとして有効なビット位置を指定するた
   めの有効ビット指定データを書き込んだメモリと、前記フレーム同期パターンデータと外部から入力される
   フレーム同期パターンを含むフレーム同期信号とを入力
   とする排他的否定論理和回路、排他的否定論理和回路の
   出力と前記有効ビット指定データとを入力とする論理和
   回路を備え、この論理和回路の出力をメモリの内容とフ
   レーム同期信号の比較結果として出力する 比較部と、 この比較部の出力を毎フレーム監視する監視部と、 前記比較部の出力および同期状態情報を入力しフレーム
   同期信号に合わせたメモリアドレスを発生するフレーム
   カウンタ部と、 このフレームカウンタ部のアドレス出力から前記比較部
   と前記監視部を含む各部の制御信号を出力するタイミン
   グ発生部と、 前記監視部の出力を入力し規定数の保護をかけるフレー
   ム同期保護部からなることを特徴とするフレーム同期回
   路。