JP2689728B2 - データ・インターフェース・システム - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、自動車のエンジンなどの制御用に、マイク
ロコンピュータ・ユニット（MCU）とともに用いるデー
タ・インターフェース・システムに関する。

（従来の技術および解決しようとする課題） 自動車のエンジンの制御システムは、通常複数のイン
ターフェース・デバイス（装置）と通信をすることので
きる制御用マイクロコンピュータ・ユニット（MCU）か
ら構成されている。インターフェース装置は、ステップ
モータなどのエンジンの、たとえば車内のエアコンディ
ショニングや室温を制御することができる操作部と結合
しているので、これらの操作部をMCUによって監視およ
び制御することができる。インターフェース装置は、MC
Uから受信したデータを格納し、これらのデータはエン
ジンの関連する操作部に出力される。インターフェース
装置はまた、エンジンの関連する操作部から受信したデ
ータを格納し、それを選択的にMCUに出力することがで
きる。SPIおよびSCIシステムなどのMUCに結合された周
辺装置を有する、既知のシステムは、シリアル・バスを
用いて、MCUとインターフェース装置との相互接続を行
っており、このときMUCはクロック，データおよびイネ
イブル・ラインまたは転送および受信ラインをそれぞれ
介して、各インターフェース装置に結合している。MCU
がインターフェース装置にデータを書き込んで、エンジ
ンの特定の部分を制御しようとする場合は、その特定の
インターフェース装置のアドレスは、書き込みビットお
よびデータ・ビットに先立つMCUによって、定義され転
送される。

MCUがインターフェース装置からデータを読み取る
と、特定のインターフェース装置のアドレスは読み込み
ビットに先立つMCUによって定義され、転送される。そ
れによりMCUはアドレスされたインターフェース装置か
らデータを読む。

読み取りまたは書き込み動作を実行するためには、読
み書きを開始する前に、ストップ・ビットまたはアイド
ル・タイム（idle time）をバス上で転送しなければな
らない。

このような制御システムが、書き込み動作に続いて、
読み取りを行うためには、操作のタイプを指定する複雑
なプロトコルが必要になるという大きな欠点がある。さ
らに、各操作にはかなりの実行時間が必要であり、制御
システムの操作には向いていない。たとえば、書き込み
動作が完了し、読み取り動作が開始されるまでに、イン
ターフェース装置の１つから読み取られたデータがMCU
による制御動作をすぐに必要とする場合は、MCUはデー
タの読み取り時間を「見逃して」しまって、エンジンの
操作部を効率よく制御することができなくなる。

（発明を解決するための手段および作用） 本発明により、プロセッサに結合されて監視および制
御機能を果たし、複数の装置に結合されて監視および制
御されるデータ・インターフェース・システムを設け
る。該データ・インターフェース・システムは： 前記複数の装置に結合する複数のインターフェース手
段であって、前記インターフェース手段のそれぞれは第
１および第２データラッチ手段から構成され、前記第１
データラッチ手段は前記プロセッサによって前記複数の
インターフェースにプッシュされ、前記複数の装置に選
択的に出力されるデータを保持し、前記第２データラッ
チ手段は、前記複数の装置から受信され、前記プロセッ
サにプルされるデータを保持するところの複数のインタ
ーフェース手段；および 前記プロセッサと前記複数インターフェース手段とに
結合されたデータ通信手段であって、前記インターフェ
ース手段は前記プロセッサに応答してプッシュ／プル動
作を開始するように配列されており、このプッシュ／プ
ル動作は、データ信号が前記プロセッサから前記の複数
インターフェース手段へとプッシュされ、前記複数イン
ターフェースのうち選択された１つの手段の第１データ
ラッチ手段に保持される第１手順と、データ信号が前記
複数のインターフェース手段のうち、前記選択された１
つの手段の第２データラッチ手段から、前記プロセッサ
へとプルされる第２手順とから構成されているところ
の、データ通信手段； から構成されることを特徴とする。

本発明の好ましい第１実施例においては、データ通信
手段は前記複数の装置の１つに出力する複数のインター
フェース手段のそれぞれに結合された１本のバス・ライ
ンから構成されることが好ましい。プロセッサは、バス
・ライン上でたとえば10個のデータを発生させ、送るこ
とによってプッシュ／プル動作を開始する。これらは各
インターフェース装置のプッシュ／プル機能検出器によ
って検出され、複数のインターフェース装置のそれぞれ
においてプッシュ／プル動作が開始される。

または、第２の実施例においては、通信手段はプッシ
ュ／プル・ラインおよびデータ・ラインとから構成され
てもよく、この場合、プッシュ／プル動作は、プロセッ
サが信号を発生させ、プッシュ／プル・ライン上の各イ
ンターフェース装置に送ったときに開始される。この実
施例においては、データは次にデータ・ライン上を送信
されるが、プッシュ／プル動作はプッシュ／プル・ライ
ン上の信号によって制御される。

これら２つの実施例では、インターフェース装置は、
プロセッサによって発生されたビット・アドレスを用い
て、それを各インターフェース装置に割り当てられた所
定のアドレスと比較することによって選択される。

本発明の第３の実施例においては、通信手段は、各イ
ンターフェース装置のプッシュ／プル・ラインおよびデ
ータ・ラインとから構成されてもよい。これによって、
プロセッサはデータ・ラインの１つを選択することによ
ってインターフェース装置の１つを選択することができ
るので、あらかじめアドレスを割り当てる必要がなくな
る。

本発明の第４の実施例においては、通信手段は、プッ
シュ／プルライン，インターフェース装置間に相互結合
されたデータ・ラインおよびチェーンとクロック・ライ
ンに配列されたプロセッサとから構成される。データ信
号は、プッシュ手順中に、プロセッサからインターフェ
ース装置のチェーンを通じて送信され、次にデータ信号
はプロセッサへのプル手順中にインターフェース装置か
ら、インターフェース装置のチェーンを通じてプルバッ
クされる。インターフェース装置はクロック・ライン上
の信号により選択される。

このように、ここで解説されている本発明によるデー
タ・インターフェース・システムはそれぞれ、１つの完
全なサイクル内でプロセッサがインターフェース装置を
選択し、選択したインターフェース装置にデータを書き
込み、次にインターフェース装置に記憶されたデータを
読み取ることができることをご理解いただけるであろ
う。これにより、インターフェース装置にデータを書き
込み、さらにインターフェースからデータを読み取るの
に必要な実行時間は、大幅に短くなる。また制御用MCU
が即座に制御動作が必要な出来事を「見逃す」可能性も
少なくなる。

（実施例） 第１図は好適な実施例において、車両用エンジンの複
数のステップモータ（図示されず）を制御および監視す
るために用いられるデータ・インターフェース・システ
ム２である。データ・インターフェース・システム２
は、マイクロコンピュータユニット（MCU）4,複数のイ
ンターフェース装置6a−ｈおよびMCUバス８とから構成
されている。MCUバス８はインターフェース装置6a−ｈ
のそれぞれをMCU4に結合させている。好適な実施例は、
８個のステップモータに結合された８個のインターフェ
ース装置によって解説されるが、当業者であれば、本発
明がこれに制約されるものでないことはご理解いただけ
るであろう。

インターフェース装置6a−ｈのそれぞれは、ステップ
モータ（図示されず）に結合する２本のバス・ライン10
a−ｈと11a−ｈとを有している。データは、インターフ
ェース装置6a−ｈから、バス・ライン10a−ｈを介して
ステップモータに送信され、バス・ライン11a−ｈを介
してステップモータから受信される。本発明によるデー
タ・インターフェース・システム２は、プッシュ／プル
・モードの動作によってMCU4と通信するように配列され
ており、これにより、１回の完全なサイクルで、データ
は、インターフェース装置6a−ｈのうち選択されたイン
ターフェース装置に書き込まれ、即座に、インターフェ
ース装置のうち選択された装置から読み取ることができ
る：すなわちプッシュ手順のすぐ後に、プル手順が行わ
れる。

データ・インターフェース・システム２のプッシュ／
プル・モードの動作に関して、インターフェース装置の
１つ、たとえばインターフェース装置6aを示す第２図を
参照して、詳しく解説する。

インターフェース装置6aは、MCUバス８に結合する入
力／出力ノード22,入力／出力ノード22に結合されたシ
リアルイン／パラレルアウト・レジスタ（SPR）24およ
びこれも入力／出力ノード22に結合されたパラレルイン
／シリアルアウト・レジスタ（PSR）20とから構成され
ている。

SPR24は、入力／出力ノード22を介してMCUバス８から
データを受信し、次に５本のパラレル・バス・ライン28
-36を介してラッチ26にデータをパラレルに出力して格
納する。ラッチ26は、バス・ライン28-36に対応する出
力44-52を有しており、これらは第１図のデータ・バス1
0aを形成して、関連のステップモータ（図示されず）と
結合している。

PSR20は、ステップモータ（図示されず）の１つと結
合する第１図のデータ・バス11aを形成する４本のパラ
レル入力60-66を有している。PSR20は、パラレル入力ラ
イン60-66を介して、関連するステップモータ（図示さ
れず）からパラレルに受信したデータを格納する。次に
このデータは、プル手順中に入力／出力ノード22を介し
て、MCUバス８にシリアルに出力される。

ここに解説されている好適な実施例では、MCUバス８
上のデータはセキュリティのためと、信号対雑音比を高
めるために、BIフェーズ・コードにしたがってコード化
されている。BIフェーズおよびノイズの検出器84は、送
信されたデータのBIフェースコード化を検出し、さらに
MCUバス８上のノイズも検出する。コード化が正確で、
ノイズがシステムの制限範囲内にあれば、データ送信妥
当性信号が妥当性制御回路91に出力される。送信データ
内にビット・エラーが検出されると、エラー信号が発生
され、妥当性制御回路91に出力され、プッシュ手順の終
了まで記憶される。BIフェーズコード化を用いることに
よって、MCU4は、プッシュ／プル・モードの動作を開始
させるためには、開始ビットを発生させてMCUバス８上
にあるすべてのビットを阻止して、MCUバス８を異なる
論理状態に強制的に設定するだけでよい。MCUバス８の
論理状態の変化は、各インターフェース装置のプッシュ
／プル機能検出器76により検出され、それによってさら
にインターフェース装置のプッシュ／プル・モードの動
作が実行される。ただし、他のコードを用いることもで
きる点に留意されたい。

インターフェース装置6a−ｈのそれぞれは、あらかじ
め定められた特定のアドレスを有しており、このアドレ
スはプログラミングされたアドレス・メモリ90に格納さ
れている。８個のインターフェース装置があるので、各
アドレスはそれぞれ３ビットから構成される。インター
フェース装置6a−ｈのうちから特定の１つを選択するに
は、MCU4が選択するインターフェース装置の特定のアド
レスを定義して、それをMCUデータ・バス８上に送る。
送られたアドレスと、あらかじめ定められたアドレス
が、比較器92を用いて、それぞれのインターフェース装
置内で比較される。

特定のアドレスに、それぞれのインターフェース装置
を個別にプログラミングするためには、プログラミング
手順が必要である。これはメーカあるいはシステムのエ
ンドユーザによって行われる。インターフェース装置の
うちから１つを選択するには、他の方法もあることに留
意されたい。たとえば、ジャンパまたはサンブル（thum
ble）スイッチを用いてピンを選択する方法を実行する
こともできる。

インターフェース装置6aはまた、たとえば、第3b図に
示されるようなクロック信号を発生させる内部発振器78
から構成することもできる。この発振器により、インタ
ーフェース装置6aのプッシュ／プル・モードの動作をク
ロックさせる。他のセラミック製の共振器周波数を用い
ることもでき、この周波数は、データ・インターフェー
ス・システムによって用いられるビット率周波数に応答
してMCU4によって自動的に選択される。

プッシュ／プル・モードの動作のプッシュ手順中に、
内部発振器78は２つの別々のクロック信号ａおよびｂを
発生させる２台のカウンタ80および82をクロックさせ
る。これらの２つのクロック信号ａおよびｂは、BIフェ
ーズ・コードおよびノイズ検出器84によって用いられ
て、MCU4によって送られたBIフェーズコード化されたデ
ータの半ビット（または半時間スロット）をサンプリン
グする。データ転送によって、エラー信号か、データ転
送妥当性信号が妥当性制御回路91に出力され、プッシュ
手順の終了まで記憶される。

プッシュ／プル・モードの動作のプル手順中は、内部
発振器78は他の２つのカウンタ86および88をクロックさ
せる。カウンタ86によって発生されるクロック信号ｄ
は、PSR20に記憶されているデータのMCUバス８に対する
出力をクロックするために用いられる。クロック信号ｃ
は、内部発振器78によって発生した信号の周波数の約数
である周波数を有する信号を出力するために用いられ
る。

第3a図および第3c図には、プッシュ／プル・モードの
動作の間に、MCU4とインターフェース装置6a−ｈとの間
でデータが通信される方法を解説してある。

インターフェース装置6a−ｈにデータを書き込むため
には、MCUは開始ビットを発生させることにより、プッ
シュ／プル・モードの動作のプッシュ手順を開始させ
る。または好適な実施例における場合のように、３個の
開始ビット100を発生させて、MCUバス８がバスを他の論
理状態に強制的に設定するのを阻止する。

インターフェース装置6a−ｈのそれぞれのプッシュ／
プル機能検出器76は、バスの論理状態の変化を検出し
て、それにより各インターフェース装置のプッシュ／プ
ル・モードの動作が可能になる。MCU4の制御論理素子
（図示されず）は、BIフェース・コードによってコード
化され、データをインターフェース装置6a−ｈにプッシ
ュするように設定される。

第3c図は、MCUバス８によってプッシュ／プル・モー
ドの動作中に送信されるデータ信号の一例を示す。３個
の開始ビット100の次には、９個のBIフェーズコード化
されたビットが続き、このビットは、内部発振器78によ
ってインターフェース装置にデータ送信を同期させる同
期ビット101,8台の異なるインターフェース装置6a−ｈ
から１つを選択するための３個のアドレスビット102,10
3,104および選択されたインターフェース装置のラッチ2
6の５個の出力44-52を制御するための、５個のデータビ
ット105-109とから構成される。

インターフェース装置6a−ｈのそれぞれは、イネーブ
ルになると、MCUバス８によって送信されたアドレスお
よびデータ・ビットを受信する。各インターフェース装
置のBIフェーズおよびノイズ検出器は、データをサンプ
リングして、もしデータ送信が妥当であれば、確認制御
回路に、データ送信妥当性信号を出力する。受信された
３ビットのアドレスは、プログラミングされたアドレス
・メモリ90に格納されているあらかじめプログラミング
されているアドレスと比較される。１台の比較器によ
り、アドレス同士の一致が検出されると、一致信号が、
選択されたインターフェース装置の比較器92から確認制
御回路91に出力される。

プッシュ手順は、内部発振器78によりクロックされる
が、この内部発振器は、内部クロック信号ａおよびｂの
数が、アドレスおよびデータ・ビットの数と対応するよ
うに配置されており、すべてのデータをSPRにプッシュ
するための充分なクロック・サイクルを確保できるよう
になっている。このため、アドレスおよびデータ・ビッ
トの数は、内部クロック信号ａおよびｂに応じて計数さ
れ、プッシュ／プル機能検出器76をプッシュ・モードか
ら、プル・モードに切り替える準備が行われる。この切
り替えは、次のビットである、MCUバス８上のアドレス
およびデータ・ビットに続く、プル同期ビット121に応
答して実行される。

ストロボ信号Ｓ（第3a図参照）は、アドレスの一致が
検出された場合、およびBIフェーズおよびノイズ検出器
がデータ送信を妥当とした場合にのみ、プル同期ビット
121に応答して、確認制御回路91により発生される。ス
トロボ信号Ｓは、ラッチ26に送られ、SPR24の内容を、
ライン28-36を介して、ラッチ26に記憶させる。エラー
信号が確認制御回路に格納されている場合は、ストロボ
信号の発生は禁止されて、ラッチ26にはデータを格納す
ることができない。残りの７台の選択されていないイン
ターフェース装置は、そのインターフェース装置が選択
されて、ストロボ・パルスがそのインターフェース装置
に対して発生されるまで、それぞれのラッチに以前格納
されていたデータ・ビットを保持する。

プッシュ手順は、通常475マイクロ秒かかり、開始ビ
ットにはさらに75マイクロ秒が必要となる。プッシュ手
順が完了すると、インターフェース装置のプッシュ／プ
ル機能検出器76はリセットされて、プル手順が開始さ
れ、このあいだに、アドレスされたインターフェース装
置のPSRに記憶されていたデータは、クロック信号ｄに
従って、MCUバス８を介してMCU4にプルされる。

MCUバス８上のデータは、内部発振器78によってMCU4
にデータ送信を同期させるプル同期ビット121から構成
される。アドレスされたインターフェース装置のPSRか
らのデータは、３個のデータ・ビットから構成され、ア
ドレスされた装置の内部ステータスを示す。これは、た
とえば、MCUバスの送信のステータス，ステップモータ
の出力ドライバステージの行い，ステップモータ接続の
状態、またはインターフェース装置のPROMアドレス・メ
モリに新たにプログラミングされたアドレスの妥当性な
どに関連する。ステータス・データ・ビット122の後に
は、約数の周波数信号125が続き、これはこの好適な実
施例においては、16で割り切れる内部発振器周波数であ
る。アドレスされたインターフェース装置のPSRからの
データをプルするために必要なクロック・サイクルが完
了すると、MCU4は、次のプッシュ／プル・モードの動作
を開始することができ、ここで他のインターフェース装
置がアドレスされる。

約数周波数信号125により、MCU4は、インターフェー
ス装置から受信したデータが妥当であるか否か、またそ
れによりMCUバス８が正確に作動しているか否かを確認
することができる。また、約数周波数信号125は、時間
と共に変化する内部発振器の周波数を表すものである。
このように、MCUはクロック信号の周波数変化を即座に
検出して、それに応じて周波数を調整して、プッシュ／
プル・モードの動作が同期から外れないようにすること
ができる。

MCU4がインターフェース装置のSPRにデータをプッシ
ュしているとき、全てのインターフェース装置のPSRは
パラレル入力ライン60-66を介して独自の入力情報を継
続的に捕捉する。このときこの入力ラインは入力／出力
ピン（図示されず）からのものであっても、内部ステー
タスビットであってもよい。

第４図を参照すると、本発明を内蔵する、第２データ
・インターフェース・システム200は、第１図，第２図
および第3a図ないし第3c図で解説されている、第１デー
タ・インターフェース・システムに、データ・インター
フェース・システム200がプッシュ／プル・モードの動
作によってMCU204と通信するように配列されているとい
う点で似ている。しかし、データ・インターフェース・
システム200は２本のライン、プッシュ／プル・ライン2
10とデータ・ライン212とを用いて、MCU204を複数のイ
ンターフェース装置206a−ｈに結合させている。データ
・インターフェース・システム200は、MCU204によって
発生しプッシュ／プル・ライン210上で送信される信号
を用いて、インターフェース装置206a−ｈのそれぞれに
おいてプッシュ／プル・モードの動作を実行する。

第５図も参照すると、この図には206aだけが詳細に示
されているが、インターフェース装置206a−ｈの構造と
機能は、インターフェース装置6aのものと、同様であ
る。また第２図の部品と同様の部品には、同じ参照番号
に200を加えたものがつけられている。プッシュ／プル
・ライン210上の信号はインターフェース装置206a−ｈ
のそれぞれにおいてプッシュ／プル・モードの動作を開
始するので、プッシュ／プル機能検出器76の必要はなく
なる。プッシュ／プル・ライン210はノード225を介して
PSR220,妥当性制御回路291,BIフェースおよびノイズ検
出器284および内部発振器カウンタ280,282,286,288とに
結合されている。

プッシュ／プルモードの動作がプッシュ／プル・ライ
ン210上の信号によって開始されると、データ信号はMCU
204によってデータ・ライン212上の複数のインターフェ
ース装置206a−ｈに対してプッシュされる。データ信号
は、インターフェース装置206a−ｈのうち１台を選択す
るための３個のアドレス・ビットから構成されており、
その後にデータ・ビットがついている。

データ・インターフェース・システム200の動作は、
上記に詳細に解説されているデータ・インターフェース
・システム２と同じである。動作は内部発振器278によ
ってクロックされ、プッシュ／プル・ライン210上の信
号をリセットすることによりプル手順が開始される。こ
のように、１回の完全なサイクルで、選択された１台の
インターフェース装置にデータをプッシュし、次に選択
された１台のインターフェース装置からデータをプルす
ることができる。

プッシュ／プル・モードの動作をイネーブルにするた
めの開始ビットが必要ないので、データ・ライン212上
を送信される信号の長さは、MCUバス８上の対応する信
号よりも短いことがご理解いただけるであろう。

第６図を参照すると、本発明を内蔵している第３のデ
ータ・インターフェース・システム300は、データ・イ
ンターフェース・システム300が２本のライン321および
312を用いてプッシュ／プル・モードの動作によってMCU
304と通信できるように配列されているという点で、第
１データ・インターフェース・システム２および第２デ
ータ・インターフェース・システム200と似ている。た
だし、複数インターフェース装置306a−ｈのそれぞれ
は、専用のデータ・ライン312a−ｈを用いて、MCU304と
通信し、プッシュ／プル・ライン310を用いてインター
フェース装置306a−ｈのそれぞれにおいて、プッシュ／
プル・モードの動作を実行している。また第７図を参照
すると、ここでは306aしか示されていないが、インター
フェース装置306a−ｈの構造と機能は、インターフェー
ス装置206a−ｈのものと同様である。ただし、インター
フェース装置306a−ｈは、１台のインターフェース装置
を選択するためのプログラミングされたアドレス・メモ
リ90や、比較器92を必要としない。第２図と同様の部品
は、同じ参照番号に300を加えた番号がつけられてい
る。

プッシュ／プル・モードの動作を開始するには、MCU3
04によって発生した信号を、プッシュ／プル・ライン31
0上で各インターフェース装置に送信する。MCU304は、
データ・ライン312a−ｈから１本を選択して、選択した
ラインを介して、データ信号を選択した１台のインター
フェース装置にプッシュする。MCU304はプッシュ／プル
・ライン310上の信号をリセットして、プル手順を開始
する。ここでデータは、選択されたインターフェース装
置のPSR320から、選択されたデータ・ラインを介してMC
Uにプルされる。

このように第５のデータ・インターフェース・システ
ム300は、インターフェース装置306a−ｈのうち１台を
選択するために、定義されたビット・アドレスを必要と
せず、そのため、データ・ライン312a−ｈのうち１本の
ライン上に送信される信号の長さは、データ・ライン21
2上の対応する信号よりも短くなる。通常プッシュ手順
には275マイクロ秒かかる。選択されなかったインター
フェース装置は、未定義の、BIフェーズコード化された
のではない、コード化したデータを受信する。たとえ
ば、11111または00000から構成されるデータ（半時間ス
ロット）である。このようなコード化されたデータを受
け取ると、BIフェーズ・コード検出器384はストロボ・
パルスを禁止するので、新しいデータはラッチ326には
格納されない。

第８図を参照すると、本発明を内蔵するデータ・イン
ターフェース・システム400は、データ・インターフェ
ース・システム400がプッシュ／プル・モードの動作に
よってMCU404と通信できるように配列されているという
点で、第１データ・インターフェース・システム２と似
ている。ただし、データ・インターフェース・システム
400は３本のライン、すなわちプッシュ・プル・ライン4
10,クロック・ライン412およびデータ・ライン414とか
ら構成され、MCU404を複数のインターフェース装置406a
−ｈと結合させている。インターフェース装置406a−ｈ
はデータ・ライン414を介して、チェーン状に結合され
ており、このデータ・ラインは、さらに第１インターフ
ェース装置406aをMCUに結合させている。

データ・インターフェース・システム400は、MCU4に
よって発生され、プッシュ／プル・ライン410上を転送
される信号を用いて、第２および第３データ・インター
フェース・システム200および300の場合と同様に、複数
インターフェース装置406a−ｈのそれぞれにおいて、プ
ッシュ／プル・モードの動作を実行する。ただし、上述
された３種類のシステム2,200および300と異なり、各イ
ンターフェース・デバイスのプッシュ／プル・モードの
動作が各インターフェース装置406a−ｈに結合されたク
ロック・ライン412上の信号によって同期されている。
そのためインターフェース装置406a−ｈは、自身の内部
発振器を必要としない。

プッシュ手順中に、MCUはインターフェース装置のチ
ェーンを通じてデータをプッシュする。インターフェー
ス装置はクロック・ライン412上のクロック信号に応じ
て選択されるが、これはチェーン内のインターフェース
装置の数と、チェーン内でインターフェース装置にデー
タをプッシュするためにかかるサイクル・タイムに依存
している。

１台以上のインターフェース装置を同じプッシュ・モ
ードの動作内で更新することができる。このためプッシ
ュ手順中に、選択されたインターフェース装置はそのデ
ータを更新することができ、一方選択されなかった装置
は、ラッチ426に前回格納された同じデータを受信す
る。

第９図はデータ・インターフェース・システム400の
１台のインターフェース装置406aのブロック結線図であ
る。第２図と同じ部品には、同一の参照番号に400を加
えた番号をつけてある。

インターフェース装置406aは、第１スイッチ装置427
を介してデータ入力／出力ノード421に結合された入力
を有し、前記プロセッサからシリアルにデータ信号を受
信するSPR424と、これも第１スイッチ装置427を介して
データ入力／出力ノード421に結合された出力を有し、
データ信号をシリアルに出力するPSR420とから構成され
ている。第１スイッチ装置の状態により、データ入力／
出力ノードはSPR424の入力と、PSR420の出力とのいずれ
かに切り替わることができる。データ入力／出力ノード
421はデータ・ライン414に結合されており、チェーン内
の次のインターフェース装置と結合している。または、
チェーン内の第１装置の場合は、プロセッサ404に結合
している。

第１実施例のインターフェース装置２のSPR24の場合
と同様に、SPR424はパラレル・バス・ライン444-452を
有するラッチ426に結合されており、バス・ライン444-4
52は、第８図のデータ・バス410aを形成している。SPR4
24は、第２スイッチ装置429を介して、データ入力／出
力ノード431に結合された出力を有している。

PSR420は４本のパラレル入力460-466を有し、第８図
のデータ・バス411aを形成している。PSR420は、第２ス
イッチ装置429を介してデータ入力／出力ノード431に結
合された入力を有している。第２スイッチ装置429の状
態によって、データ入力／出力ノードはSPRの出力また
はPSRの入力のいずれかに、切り替わることができる。

プッシュ／プル・ライン410は、ノード425を介して第
１および第２スイッチ装置427,429とさらに、SPRおよび
PSRに結合されている。

MCU404がプッシュ手順を開始すると、プッシュ／プル
・ライン上の信号は第１スイッチ装置を切り替えて、デ
ータ入力／出力ノード421がSPR424の入力に結合され、
第２スイッチ装置を切り替えてデータ入力／出力ノード
431がインターフェース装置406a−ｈのそれぞれのSPRの
出力に結合される。このため、データは、クロック信号
に応じて、インターフェース装置のチェーンのSPRを通
じてMCU404からプッシュされる。

クロック信号が設けられて、選択されるインターフェ
ース装置は、データがその装置のデータ入力／出力ノー
ド421にプッシュされるまでに、クロック入力423上の特
殊な信号を受信する。特殊クロック信号を受信すると、
そのデータはデータ入力／出力ノード431から出力され
ずに、ラッチ426にラッチされる。次のクロック・サイ
クルで、プッシュ／プル・ライン410上の信号は、リセ
ットされてプル手順が開始される。

MCUは、所定の数のクロックを送るが、これはチェー
ン・インターフェース内に与えられたビット数に対応す
る。この後、プッシュ／プル・ライン40がリセットされ
てプル手順が開始される。

プル手順中は、プッシュ／プル・ライン410上の信号
は第１スイッチ装置427を切り替えて、データ入力／出
力ノード421はPSRの出力に結合され、さらに第２スイッ
チ装置429を切り替えて、データ入力／出力ノード431は
PSR420の入力に結合される。このため、インターフェー
ス装置のチェーンのPSRに保持されているデータは、PSR
を通じてMCU404にプルされることになる。

プッシュ／プル・モードの動作を内蔵した、多くのさ
まざまなデータ・インターフェース・システムを構築す
ることができる。本発明の第2,第３および第４の実施例
にみられるように、２本または３本のラインを用いて、
MCUをインターフェース装置と相互結合させることの利
点は、第１実施例の１本のラインを用いた場合と対比す
ると、操作のプロトコルが簡単であることである。ま
た、第３および第４実施例の追加のラインを用いると、
プログラミング手順を用いてプログラミングされたアド
レス・メモリにアドレスをプログラミングさせる必要が
なくなる。しかし、第１実施例の大きな利点は、１本の
バス・ラインを用いてMCUを複数のインターフェース装
置に結合させることである。

ここで解説した本発明による、それぞれのデータ・イ
ンターフェース・システムによって、MCUが１回の完全
なサイクルでインターフェース装置を選択し、データを
選択されたインターフェース装置に書き込み、さらにイ
ンターフェース装置に格納されたデータを読み取ること
ができることが、ご理解いただけるであろう。これによ
り、インターフェース装置にデータを書き込み、さらに
インターフェースからデータを読み取るために必要な実
行時間が、大幅に短縮される。また制御用MCUが、即座
に制御動作を必要とするような出来事を「見逃す」可能
性も小さくなる。

好適な実施例において、インターフェース装置をMCU
に結合させるために必要な、バス・ラインは従来のシス
テムで用いられていたバスよりも、かなり安価である点
評価されたい。

従来のシステムに対して、本発明のデータ・インター
フェース・システムの他の利点は、本発明のデータ・イ
ンターフェース・システムはソフトウェアによって制御
することができる簡単な操作プロトコルで済むというこ
とである。これにより、本発明は市販のどのようなMCU
とも併用することができ、初期化の時だけプログラミン
グすればよい。

本発明による４種類のデータ・インターフェース・シ
ステムは、添加の図面とともに解説されたが、これらは
あくまでも例に過ぎない。

【図面の簡単な説明】

第１図は、本発明による第１データ・インターフェース
・システムの簡略なブロック結線図である。 第２図は、第１図のデータ・インターフェース・システ
ムのうち、１つのインターフェース装置のブロック結線
図である。 第3a図は、第２図のインターフェース装置によって内部
に発生するストロボ信号を図解したものである。 第3b図は、第２図のインターフェース装置によって発生
するクロック信号を図解したものである。 第3c図は、第１図のデータ・インターフェース・システ
ムのバス上を送信されるデータ信号を図解したものであ
る。 第４図は、本発明による第２データ・インターフェース
・システムの簡略なブロック結線図である。 第５図は、第４図のデータ・インターフェース・システ
ムのうち、１つのインターフェース装置のブロック結線
図である。 第６図は、本発明による第３データ・インターフェース
・システムの簡略なブロック結線図である。および 第７図は、第６図のデータ・インターフェース・システ
ムのうち、１つのインターフェース装置のブロック結線
図である。 第８図は、本発明による第４データ・インターフェース
・システムの簡略なブロック結線図である。および 第９図は、第８図のデータ・インターフェース・システ
ムのうち、１つのインターフェース装置のブロック結線
図である。 2,200,300,400……データ・インターフェース・システ
ム、４……マイクロコンピュータ・ユニット（MCU）、
６……インターフェース装置、８……MCUバス、10,11…
…バス・ライン、20……パラレルイン／シリアルアウト
・レジスタ（PSR）、22……入力／出力ノード、24……
シリアルイン／パラレルアウト・レジスタ（SPR）、26
……ラッチ、78……発振器、80,82,86,88……カウン
タ、84……BIフェーズおよびノイズ検出器、90……アド
レス・メモリ、91……妥当性制御回路、92……比較器、
210,310,410……プッシュ／プル・ライン、212,312,414
……データ・ライン、412……クロック・ライン、427,4
29……スイッチ装置。

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】監視および制御機能用のプロセッサおよび
   監視および制御される複数の装置に結合されたデータ・
   インターフェース・システムにおいて： 前記複数装置に結合するための複数のインターフェース
   手段であって、前記インターフェース手段の各々は第１
   および第２データラッチ手段から構成され、前記第１デ
   ータラッチ手段は、前記プロセッサによって前記複数イ
   ンターフェース手段にプッシュされるとともに前記複数
   の装置に選択的に出力されるデータを保持し、前記第２
   データラッチ手段は、前記複数の装置から受信されると
   ともに前記プロセッサにプルされるデータを保持すると
   ころの、複数インターフェース手段；および 前記プロセッサと前記複数インターフェースとに結合さ
   れたデータ通信手段であって、該通信手段は、前記プロ
   セッサに応答してプッシュ／プル動作を開始するために
   配置されており、このプッシュ／プル動作は、データ信
   号が前記プロセッサから前記複数インターフェース手段
   にプッシュされ、前記複数インターフェース手段のうち
   選択された一台の第１データラッチ手段に保持され、前
   記複数の装置のうちの１台に出力される第１手順と、デ
   ータ信号が前記複数のインターフェース手段のうちの前
   記選択された１台の第２データラッチ手段から、前記プ
   ロセッサにプルされる第２手順とから構成されるところ
   のデータ通信手段； から構成されることを特徴とするデータ・インターフェ
   ース・システム。
2. 【請求項２】前記通信手段が前記複数インターフェース
   手段の各々に結合された１本のバス・ラインから構成さ
   れることを特徴とする、請求項１記載のデータ・インタ
   ーフェース・システム。
3. 【請求項３】データ・インターフェース・システムにお
   いて： 前記データ・インターフェース・システムは、前記１本
   のバス・ライン上で前記プロセッサによってプッシュさ
   れる前記データ信号がプッシュ／プル動作を開始する少
   なくとも１個の開始ビット，前記複数のインターフェー
   ス手段のうち１台を選択するアドレス・ビットおよび少
   なくとも１個のデータ語から構成され、前記複数のイン
   ターフェース手段の各々は、さらにプッシュ／プル動作
   を開始する前記の少なくとも１個の開始ビットを検出す
   るプッシュ／プル動作検出器から構成され、それに応答
   して前記複数インターフェース手段の各々においてプッ
   シュ／プル動作を開始するところの、請求項２記載のデ
   ータ・インターフェース・システム。
4. 【請求項４】データ・インターフェース・システムにお
   いて、前記複数インターフェース手段がさらに： 前記複数インターフェース手段の各々に特有のあらかじ
   め定義されたアドレス・ビットを格納するプログラミン
   グ可能なアドレス手段；および 格納されたアドレスを、プッシュされたデータ信号の前
   記アドレス・ビットと比較する比較器であって、該比較
   器がアドレスの一致を検出するのに応答して、起動信号
   を発生し、前記複数インターフェース手段のうち選択さ
   れた１台が、その第１データラッチ手段内で、第１手順
   中に前記データ信号の前記アドレス語に続く少なくとも
   １個のデータ語を受信し、保持するところの比較器； から構成されることを特徴とする、請求項３記載のデー
   タ・インターフェース・システム。
5. 【請求項５】データ・インターフェース・システムにお
   いて： 前記複数インターフェース手段の各々が、さらにクロッ
   ク信号発生手段から構成され、プッシュ／プル動作を同
   期させるクロック信号を設け、前記クロック信号の周波
   数の約数であるところの周波数を有する約数周波数信号
   を設けることを特徴とする、上記請求項１項ないし４項
   記載のデータ・インターフェース・システム。
6. 【請求項６】データ・インターフェース・システムにお
   いて： 前記の選択されたインターフェース装置手段からプルさ
   れたデータ信号が、前記複数の置から前記第２データラ
   ッチ手段によって受信されたデータおよび前記約数周波
   数信号とから構成され、前記約数周波数信号によって、
   前記プロセッサがプルされた情報が妥当であることを確
   認できることを特徴とする、請求項５記載のデータ・イ
   ンターフェース・システム。
7. 【請求項７】前記複数の装置に結合されたプロセッサを
   用いて、前記複数の装置の制御と監視とをデータ・イン
   ターフェース・システムによって行う方法であって、前
   記データ・インターフェース・システムは、複数のイン
   ターフェース手段と、前記プロセッサおよび前記複数の
   インターフェース手段とに結合された通信手段とから構
   成され、前記複数のインターフェース手段は各々、第１
   および第２データラッチ手段から構成され、前記第１デ
   ータラッチ手段は、前記プロセッサによって前記複数の
   インターフェース手段にプッシュされたデータを保持
   し、前記複数の装置に書き込み、前記第２データラッチ
   手段は、前記複数の装置から受信され、前記プロセッサ
   にプルされるデータを保持するところの方法であって、
   前記方法は、第１手順およびそれに続く第２手順とから
   構成され、 前記複数のインターフェース手段の各々においてプッシ
   ュ／プル動作を開始する段階； 前記複数のインターフェース手段のうち１台を選択し
   て、前記複数のインターフェース手段のうち選択された
   前記１台を起動させ、前記通信手段を介して前記プロセ
   ッサによりプッシュされたデータ信号を受信する段階；
   および 前記複数のインターフェース手段のうちの選択された前
   記１台の前記第１データラッチ手段内の前記データ信号
   を保持して、前記複数の装置のうちの１台に書き込む段
   階； とからなる前記第１手順： 前記第２データラッチ手段から、前記通信手段を介し
   て、前記プロセッサにデータ信号をプルする段階であっ
   て、前記データ信号は前記複数の装置のうちの前記１台
   から、前記第２データラッチ手段によって受信されたデ
   ータによって構成されるところの前記第２手順； から構成されることを特徴とする方法。