JPS60100248A - 入出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、制御装置と被制御装置間でデータのやりとり
をするための入出力装置に関する。

［従来技術］ マイクロプロセッサ等を用いた制御装置で数多くの電気
部品を制御する装置（例えば複写機等）では、従来、制
御装置から各電気部品にそｈぞれ信号線を配線していた
。

このため、場合によってはこの（ｐＪ号線数が５０数本
程度も必要になることがあり、信号線の総延長が数Ｋｍ
に及ぶことがある。また、制御装置から各電気部品に信
号線を接続するためのコネクタの数が多くなり、装置の
ゴスト高の原因となることがある。

また、コネクタの接点数も多くなるため接触不良事故が
発生する可能性も高くなる等の欠点があった。

［目的］ 本発明は、上述した従来技術の欠点を解決するためにな
されたものであり、名電気部品にアドレスを割り付ける
ことで信号線の数を減少できる入出力装置を提供するこ
とを目的どする。

［ｆ＋９成］ 以下、添付図面を参照しながら本発明の実施例を詳細に
説明する。

本実施例では、第１図に示した形式のシリアル４３号を
用いて制御装置と各電気部品とのデータのやりとりを制
御している。

このシリアル信号は、スタートパルスＰｓとこのスター
トパルスＰＳに続いたアドレス信号ＡＤ　（６ビツト）
、入出力制御信号■０およびデータ信号ＤＡから構成さ
れている。

スター１−パルスＰＳは他の信号パルスの２倍程度のパ
ルス幅に設定されていて、他の信号パルスと識別しやす
いようになっている。

また、アドレス信号ＡＤの各ビへトＡ１−八６、入出力
制御信号工０およびデータイ目シ）１）＾は、図示のよ
うにパルス幅の大きい状態がデータ″１であり、パルス
幅の小さい状態がデータ゛′０″である。

入出力制御信号１０の状態がデータ”　１　”のときは
制御装置からデータを出力することを示し、データＩＩ
　ＯｇＨのときは制御装置がデータを入力することを示
す。また、データ信号ＤＡは制御装置がデータを出力す
るさいにそのデータの状態が設定され、データを入力す
るさいには常にデータｒｒ　Ｏｎにされる。したがって
、本発明はオンオフ動作する電気部品（例えば、モータ
やスイッチ等）を制御したり、その状態を検出するよう
な場合に適用できる。

第２図は、本発明の一実施例を示すブロック図である。

同図において、Ｔ１は制御装＠（図示略）からのシリア
ル信号が加わるとともに後述のように制御装置へデータ
を出力する端子、Ｔ２は電気部品（図示略）に制御信号
を出力する端子、Ｔ３は電気部品のオンオフ状態信号が
加わる端子、１”４〜１゛９は電気部品に設定されたア
ドレスデータが加わる端子である。

端子Ｔ１に加えられたイ、１号ｓ１は、インバータ１に
より反転されたのち、インバータ２および３を介してス
タートパルスＰｓを検出する積分回路４およびデータ゛
′１″の信号パルスを検出する積分回路５に加えられる
とともに、アンド回路６の１入力端に加えられ、さらに
、インバータ７を介して２桁のシフトレジスタ８のクロ
ック入力端ＣＩ＋に加えられている。

積分回路４の出力信号ｓ２は−ｒンバータ９により波形
整形されて信号Ｐ１に変換され、この信号ＰＩは３桁の
２進カウンタ１ｏをリセノ１−する。

積分回路５の出力信号ｓ３はｆンバータ１１により波形
整形されて信号Ｐ２に変換され、この信号Ｐ２は６桁の
シフトレジスタ１２の入力端Ｄ、ラッチ回路１３の入力
端りおよびアンド回路１４の１入力端に加えられる。

アンド回路６の他入力端に番Ｊカウンタ１ｏの計数値が
６になったときその出力（ｎ号ｓ４が論理レベルｒＬＪ
になるナンド回路１５の出力が加えられており、このア
ンド回路６の出力信号はインバータ１６を介してカウン
タ１０のクロック入力端ＣＫおよびシフ１−レジスタ１
２のクロック入力端ＣＫに加えられる。また、ナンド回
路１５の出力信号Ｓ４はインバータ１７を介してアンド
回路１８の１入力端に加えられる。

コンパレータ２０は、端子１４〜１′９に加えられるア
ドレスデータとシフトレジスタ１２の出力とを比較し、
一致したときに一致信号Ｓ５を出力する。

この一致信号Ｓ５はアンド回路１８の他入力端に加えら
れる。

アンド回路１８の出力はシフトレジスタ８の入力端りお
よびアンド回路２１の１入力端に加えられる。

シフトレジスタ８の１ビット目の出力端Ｑ＋の信号Ｓ＋
ｏはラッチ回路１３のクロック入力端Ｃにに、２ビツト
目の出力端０２の信号Ｓ＋＋はラッチ回路２２のクロッ
ク入力端ＣＫおよびアンド回路２１の他入力端に加えら
れている。

ラッチ回路１３の出力信号５１２はアンド回路１４の他
入力端に加えられるとともにインバータ２３で反転され
信号Ｓｔ可としてアンド回路２１のさらに他の入力端に
加えられる。

アンド回路１４の出力信号はラッチ回路２２の入力端り
に加えられ、ラッチ回路２２の出力信号Ｓ１３はｌ−ラ
ンジスタ２４をオンオフする。このトランジスタ２４の
オンオフ状態で端ＦＴ２の論理状態が変化する。

アンド回路２１の出力はアンド回路２５の１入力端に加
えられ、アンド回路２５の他入力端には端子Ｔ３に加わ
る信号が加えＱ、９でおり、アンド回路２５の出力信号
でトランジスタ２Ｇがオンオフされる。

この１−ランジスタ２６の出力信号は信号Ｓ＋とじてイ
ンバータ１に加えられる。

いま、制御装置がアドレス（ｔｏｏｔｏｏ）の電気部品
に制御信号を出力する場合を考えると、制御装置は第３
図（ａ）に示したようなシリアル信号（Ｓ　Ｉ）を出力
する。なお、この実施例１フはｆ−夕は負論理で伝送さ
れるため、このシリアル信号は第１図に示した信号を反
転した波形になっている。

スタートパルスＰＳにより、積イ）回路４の出力信号Ｓ
２ｏおよび積分回路５の出力４ｎ号５２１はそれぞれ第
３図（ｄ）および（ｂ）に示したように変化し。

時定数の小さい積分回路５の出力信号５２＋が先にイン
バータのスレッショルドレベルＴＨより小さくなって信
号Ｐ２（第３図（ｃ）参照）が論理レベル［１１Ｊにな
り、その後時定数の大きい積分回路４の出力信％Ｓ２ｏ
がインバータのスレッショルドレベル１１１より小さく
なって信号Ｐ＋（第３図（ｅ）参照）が論理レベル「■
」になる。この信号Ｐ＋の立ち上がりでカウンタ１０が
リセットされ、アドレスデータの取り込み動作が開始さ
れる。

この状態では、信号Ｓ４の論理レベルが「１１」なので
アンド回路６は動作可能状態になっており、インバータ
１６を介して信号Ｓ１と同波形の信号がカウンタ１０と
シフ１〜レジスタ１２のタロツク入力端Ｃにに加わる。

したがって、カウンタ１０およびシフトレジスタＩ２は
この信号ＳＩの立ち」二がり緑すなわち各信号パルスの
１周期の終りに同期して作動する。

信号Ｓ１の各信号がデータ１１１　Ｈをあられす場合、
各信号パルスの１周期の終りでは積分回路５の出力信号
５２１は論理レベル「旧になっており、逆にデータ゛１
０″をあられす場合日輪理レベル「しＪになっている。

したがって、カウンタ１０の月１数１１αが「６」にな
ってナンド回路１５が作動し、４１１号Ｓ４の論理レベ
ルがｒＬＪになってアンド回路６の作動が禁止された時
点で、シフトレジスタ１２にはアドレス信号ＡＤが記憶
される。

その結果、コンパレータ２０Ｊ、り一致信号Ｓｓ（第３
図（ｆ）参照）が出力されてアンド回路１８が動作可能
となる。また、このときのインバータ１７の出力（Ｓ　
４　）は論理レベル［旧なので、シフトレジスタ８０入
力端りにはデータ゛′１″が加わり、アン１−回路２Ｉ
の１人力が論理レベル「旧となる。なお、シフトレジス
タ８も各信号パルスの１周７１１１の終りに同期して作
動する。

このようにして、この後のカウンタｌＯおよびシフトレ
ジスタ１２の動作が禁止さ］し、信号Ｓ５の論理レベル
「旧の状態が保持される。

このときの入出力制御信号］０はデータ゛′１″だかは
「１１ノでありアンド回路１４が動作可能にされ、同時
にシフトレジスタ８が作動して信号５ｈｏ（第３図（ｈ
）参照）が論理レベル「旧に立ち上がるから、この立ち
上がり縁でラッチ回路１３が作動してその出力信号５１
２（第３図（ｊ）参照）の論理レベルが「１１」になる
。

これにより、信号５１２（第３図（Ｑ）参照）の論理レ
ベルがｒＬＪになってアンド回路２１は動作禁止状態に
され、さらに、アンド回路２５も動作禁止状態にされる
。

データ信号ＯＡがデータ”　ｉ　”のとき、この信号パ
ルスの終りで信号Ｐ２の論理レベルがＩ１１封こなるか
ら、アンド回路１４の出力が論理レベル「１１」になり
、同時にシフｌ−レジスタ８が作動して信号Ｓ＋＋（第
３図（ｉ）参照）の論理レベルが「（１」に立ち上がる
から。

この立ち上がり緑でラッチ回路２２が作動してその出力
信号５１３（第３図（ｋ）参照）の論理レベルが「１１
」になる。

したがって、トランジスタ２４がオンして端子の結果当
該電気部品がオンすンシ。

このようにして、制御装置で指定した電気部品にオンオ
フ制御（ｆｆ号が出力される。

次に、制御装置がアドレス（１００１Ｄｏ）の電気部品
のオンオフ状態を入力する場合について説明する。

この場合、制御装置は、第４図（＋、）に示したように
入出力制御信号ＩＯおよびデータ信号ＤＡがいずれもデ
ータ”　ｏ　”である信号を出力する。

したがって、アドレス信号Ａｌｌが全ビット出力された
状態で上述と同様にしてずｎＩすＳ４（第４図（ｇ）参
照）の論理レベルが「シ」になるどともに信号Ｓｓ（第
４図（ｆ）参照）の論理レベルが〔旧になるため、カウ
ンタ１０どシフトレジスタ１２のｙＪｊ作が禁止されて
信号Ｓ５の論理状態が保持され、その結果、アンド回路
１８の出力論理レベル「１１」状態が保持されてアンド
回路２１が動作可能にされる。

また、入出力制御信号工０とデータ信号ＤＡがともにデ
ータｒｒ　Ｏｎなので、上述と同様にシフトレジスタ８
が作動して信号５１ｏ（第４Ｉ刈（１−）参照）が立ち
上がった時点では信号石（第４図（Ｃ）参照）の論理レ
ベルがｒＬＪだから、信号５１２は論理レベル「１．」
になり、したがって信号Ｓ＋　２（第４図（、ｊ）参照
）は論理レベル「旧のまま変化しない。

そして、データ信号ＤＡでシフトレジスタ８が作動して
信号Ｓ’＋＋（第４図（ｊ）参照）が立ち上がった時点
でアンド回路２】の出力論理レベルが「１１」になり、
これによってアンド回路２５が動作可能状態になる。

このとき、電気部品がオン作動していて端子Ｔ３に加わ
っている信号すなわちオンオフ状態信号ＤＩ（第４図（
Ｑ）参照）の論理レベルが「１１」のとき。

アンド回路２５の出力信号５３０（第４図（ｋ）参照）
が論理レベル「旧になり、これによって端子１’＋の論
理状態がｒＬ」になる。

したがって、制御装置は、第４図（ａ）に示したような
シリアル信号を出力し終えた直後に、端子Ｔ＋の状態を
センスすることにより、当該電気部品のオンオフ状態を
知ることができる。

なお、トランジスタ２６の出力信号は信号Ｓ１としても
作用するため、信号Ｓ３ｏが立ち上がって積分回路４が
作動し、インバータ！）の出方信号Ｐ１（第４図（ｅ）
参照）が論理レベル「１１」になり、カウンタｌＯがリ
セットされる。したがって、それまでの時間Ｔのあいだ
に、制御装置は端ＦＴ＋の状態をセンスする必要がある
。

なお、第４図（ｂ）は積分回路５の出方波形を示し、同
図（ｄ）は積分回路４の出力波形を示す。

ところで、コンパレータ２ｏにｌｊ、えるアドレスデー
タは、次のようにして設定できる。

第５図に示したように、６連のγイブスイッチ２７を端
子１４〜Ｔ８に外付けすることで、任意のアドレスデー
タを設定できる。

また、第６図に示したように予めアドレスパタン部３０
を形成しておき、各パタンＣＬ＋〜ＣＬ６を切断するこ
とで、アドレスデータを設定してもよい。

なお、第２図に波線で囲った部分を１チツプの集積回路
に形成すれば、入出力部を小形にできて装置を小形化で
きる。この場合は、上述したアドレスパタン部３０を形
成して外付は部品を不要にする以上説明した入出力装置
を用いて構築された制御システム例を、第７図に示す。

同図において、制御部１００はマイクロコンピュータを
用いて構成しており、その入出力部に接続した１本の線
路りに、複数の入出力装置を並列接続している。

このように、１本の線路りで全ての電気部品を制御でき
るため、装置内の配線が容易になり、また接触不良等の
事故を防止できる。

なお、上述した実施例ではアドレスデータを６ビツトと
したが、このデータ幅はこれに限らない。

そのシステムで制御する要素の数に対応して設定すれば
よい。

また、制御装置が負論理でシリアル信号を構成している
が、正論理にしてもよい。さらに、シリアル信号のデー
タＩＩ　ＯＩ＋と”　１　”のパルス幅の関係を逆転し
てもよい。

［効果］ 以上説明したように１本発明によれば制御装置体を安価
にできる。また、コネクタ等の接続器を大幅に減少でき
るので、接触不良事故等を防止できるという利点を得る
。

【図面の簡単な説明】

第１図は本発明に用いるシリアル信号を例示した波形図
、第２図は本発明の一実施例を示すブロック図、第３図
（ａ）〜（ｆｌ）はデータ出力時の各部動作を示した波
形図、第４図（ａ）〜（Ｑ）はデータ入力時の各部動作
を示した波形図、第５図はアドレスデータ設定手段の一
例を示した回路図、第６図はアドレスデータの設定手段
の他の例を示した回路図、第７図は制御システムの一例
を示したブロック図である。 １．２，３，９，１１，１６，１７．２３・・・　イン
バータ、４，５・・積分回路、６，１４．１８，２１．
２５・・・アンド回路、８，１２・・・シフトレジスタ
、１０・・・カウンタ、１３．２２ラッチ回路、２４．
２６・・・　トランジスタ、２７・・・ディプスイッチ
、３０・・・アドレスバタン部。 第４図 Ｉ−Ｉ−Ｉ 第５図 第６図 ｒｒ

Claims (1)

【特許請求の範囲】
1. 制＃ｌｌ装置と機器の間に介在し゛Ｃ信号のやりとりを
   行なう入出力装置において、ｆ−１号パルスよりもパル
   ス幅が大きいスタートパルスを検出するスター１−パル
   ス検出手段と、スタートパルスに続く所定ピッ１〜数の
   アドレス信号および人出力制御信号およびデータ信号の
   状態を判別側る信号判別手段と、上記スタートパルス検
   出手段がスタートパルスを検出してから作動を開始して
   アドレス信号が予め設定されているアドレ２、と一致す
   るか否かを判別するアドレス判別手段と、このアドレス
   判別手段が一致信号を出力したときに入出力制御信号に
   対応した」二記信号判別手段の出力に基づいて入出力状
   態を判別する入出力判別手段と、この入出力判別手段が
   出力状態を判別したときに機器に制御信号を出力する信
   号出力手段と、１−記入出力判別手段が人力状態を判別
   したときに機器からの信号を制御装置に入力する信号入
   力手段を備えたことを特徴とする入出力装置。