JP2686909B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2686909B2
JP2686909B2 JP6031931A JP3193194A JP2686909B2 JP 2686909 B2 JP2686909 B2 JP 2686909B2 JP 6031931 A JP6031931 A JP 6031931A JP 3193194 A JP3193194 A JP 3193194A JP 2686909 B2 JP2686909 B2 JP 2686909B2
Authority
JP
Japan
Prior art keywords
silicon chip
insulator
semiconductor integrated
integrated circuit
lower silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6031931A
Other languages
English (en)
Other versions
JPH06209072A (ja
Inventor
和正 菅野
Original Assignee
和正 菅野
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 和正 菅野 filed Critical 和正 菅野
Priority to JP6031931A priority Critical patent/JP2686909B2/ja
Publication of JPH06209072A publication Critical patent/JPH06209072A/ja
Application granted granted Critical
Publication of JP2686909B2 publication Critical patent/JP2686909B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10157Shape being other than a cuboid at the active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路の構造
の改良に関する発明である。
【0002】
【従来の技術】従来の半導体集積回路は、1個の半導体
にシリコンチップが1枚のみ存在する構造である。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
半導体技術では、電子ビーム、X線等でシリコンチップ
上にパターンを描いたとしても、限界があるために超L
SI以上の半導体を作ることが無理であった。また、現
在開発中であるLSIの立体化(3次元)は大量生産に
対応できない。更に、従来のような1枚のシリコンチッ
プの構造の半導体集積回路では、容量が少ないとの欠点
があった。
【0004】本発明は、上記の課題を解決するるため
に、従来の半導体集積回路に比し、超LSI以上に容量
が大きく、しかも一気にハンダ付けでき、今までのハン
ダ付機でも対応可能となり、大量生産に対応可能となる
半導体集積回路を提供することを目的とするものであ
る。
【0005】
【課題を解決するための手段】本発明は、表面に突出部
を形成した下シリコンチップ上に、表面及び裏面に嵌合
溝が形成されているとともに前記下シリコンチップより
小さく形成された絶縁体を、前記下シリコンチップに形
成されている突出部を前記絶縁体の裏面に形成されてい
る嵌合溝に嵌合させて固定し、前記絶縁体上に前記絶縁
体より小さく形成された上シリコンチップの下面に形成
されている突出部を前記絶縁体の表面に形成されている
嵌合溝に嵌合させ固定し、前記上シリコンチップと下シ
リコンチップをリード線により接続したことを特徴とす
る半導体集積回路の構成とした。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明である半導体集積回路のキャップを取
り外した状態の平面図、図2は本発明である半導体集積
回路のキャップの一部を切り欠いた斜視図である。図1
に示すように、本願発明である半導体集積回路1では、
キャップ8内に収納されている絶縁体3は、下シリコン
チップ4より両端が小さく形成されているとともに、上
シリコンチップ2は前記絶縁体3より両端が小さく形成
されている。よって、上シリコンチップ2と絶縁体3と
下シリコンチップ4との間には段差が形成されている。
【0007】符号1は、半導体集積回路を示し、この半
導体集積回路1はの構造は、前記図1及び図2に示すよ
うに、載置板5上には下シリコンチップ4を、前記下シ
リコンチップ4上には絶縁体3を、前記絶縁体3上には
上シリコンチップ2を固定する。
【0008】そして、上シリコンチップ2と下シリコン
チップ4とをリード線6、6、6、6・・により接続さ
せると共に、上シリコンチップ2とリード脚7、7、
7、7・・・とをリード線6、6、6、6・・・により
接続する。
【0009】上シリコンチップ2は、絶縁体3の長さよ
りやや短く形成し、絶縁体3の長さは下シリコンチップ
4よりやや短く形成する。このように、上シリコンチッ
プ2と下シリコンチップ3がリード線6、6、6、6・
・・により接続されると共に、上シリコンチップ2とリ
ード脚が接続された後にキャップ8を取り付ける。
【0010】上シリコンチップ2と下シリコンチップ4
間に設けられた絶縁体3の素材としては合成樹脂を使用
したものが良いが、必ずしも合成樹脂に限定されるもの
ではなく、その他の素材を絶縁体としてもよい。
【0011】図3は本発明である半導体集積回路の一部
を切り欠いた一部縦断面図、図4は本発明である半導体
集積回路の一部拡大縦断面図である。
【0012】図3及び図4に示すように、上シリコンチ
ップ2の下面には、突出部2aが形成され、絶縁体3の
表面には前記突出部2が嵌合可能な嵌合溝3bが形成さ
れている。前記突出部2aが前記嵌合溝3bに嵌合させ
ることにより絶縁体3上の上シリコンチップ2がズレる
ことがなくなる。
【0013】同様に、絶縁体3の裏面には嵌合溝3aが
形成され、下シリコンチップ4の表面には、前記嵌合溝
3aに嵌合可能な突出部4aが形成されていて、突出部
4aが嵌合溝3aに嵌合することにより下シリコンチッ
プ4と絶縁体3がズレることがない。即ち、振動しても
上シリコンチップ2と絶縁体3と下シリコンチップ4が
ズレることがなくなるのである。
【0014】
【発明の効果】以上説明したように、上シリコンチップ
と下シリコンチップの間に絶縁体を設け、前記上シリコ
ンチップと下シリコンチップをリード線により接続した
構成であるので、従来の半導体回路に比較し、容量を大
幅に増加させることができるとの効果がある。また、上
シリコンチップと絶縁体と下シリコンチップにズレが生
じることがないので、故障することがなく長時間使用す
ることができるとの効果がある。
【図面の簡単な説明】
【図1】本発明である半導体集積回路のキャップを取り
外した状態の平面図である。
【図2】本発明である半導体集積回路のキャップの一部
を切り欠いた斜視図である。
【図3】本発明である半導体集積回路の一部を切り欠い
た一部縦断面図である。
【図4】本発明である半導体集積回路の一部拡大縦断面
図である。
【符号の説明】
1 半導体集積回路 2 上シリコンチップ 2a 突出部 3 絶縁体 3a 嵌合溝 3b 嵌合溝 4 下シリコンチップ 4a 突出部 5 載置板 6 リード線 7 リード脚 8 キャップ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 表面に突出部を形成した下シリコンチッ
    プ上に、表面及び裏面に嵌合溝が形成されているととも
    に前記下シリコンチップより小さく形成された絶縁体
    を、前記下シリコンチップに形成されている突出部を前
    記絶縁体の裏面に形成されている嵌合溝に嵌合させて固
    定し、前記絶縁体上に前記絶縁体より小さく形成された
    上シリコンチップの下面に形成されている突出部を前記
    絶縁体の表面に形成されている嵌合溝に嵌合させ固定
    し、前記上シリコンチップと下シリコンチップをリード
    線により接続したことを特徴とする半導体集積回路。
JP6031931A 1994-02-03 1994-02-03 半導体集積回路 Expired - Fee Related JP2686909B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6031931A JP2686909B2 (ja) 1994-02-03 1994-02-03 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6031931A JP2686909B2 (ja) 1994-02-03 1994-02-03 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH06209072A JPH06209072A (ja) 1994-07-26
JP2686909B2 true JP2686909B2 (ja) 1997-12-08

Family

ID=12344724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6031931A Expired - Fee Related JP2686909B2 (ja) 1994-02-03 1994-02-03 半導体集積回路

Country Status (1)

Country Link
JP (1) JP2686909B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123544U (ja) * 1985-01-23 1986-08-04
JP2918574B2 (ja) * 1989-09-29 1999-07-12 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
JPH06209072A (ja) 1994-07-26

Similar Documents

Publication Publication Date Title
JPH0621260U (ja) 半導体集積回路
JP3482702B2 (ja) プラスチックパッケージ内のヒートシンクとして機能する基台
JP2686909B2 (ja) 半導体集積回路
JPH0936151A (ja) 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置
KR950025966A (ko) 볼 그리드 어레이 리드프레임
JPH02133942A (ja) セラミックチップキャリア型半導体装置
JP2507852B2 (ja) 半導体装置
JPS60234335A (ja) 半導体装置
JPS60127747A (ja) 樹脂封止型半導体装置
KR0133386Y1 (ko) 반도체 패키지
KR0137068B1 (ko) 리드 프레임
JPS5828369Y2 (ja) 可変容量ダイオ−ド装置
JPH0645494A (ja) 半導体集積回路用パッケージ
KR0123058Y1 (ko) 시스템 확장형 반도체소자
KR20010046078A (ko) 리드 온 칩 타입 반도체 패키지
JPH04318959A (ja) 半導体装置
JP2504901B2 (ja) 複数の電子部品パッケ―ジの製造方法
JPH0510367Y2 (ja)
KR0141945B1 (ko) 방열판을 갖는 리드 프레임 및 이를 이용한 반도체 패키지
JPH04147661A (ja) 半導体集積回路装置のリードフレーム
JPH056787A (ja) Plccソケツトとその基板への実装方法
JPS59111040U (ja) 半導体製造用治具
JPH04343257A (ja) 半導体集積回路のパッケージ
KR970030726A (ko) 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR960002778A (ko) 다이 열방출 패키지

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees