JP2682259B2 - 積層型バリスタの製造方法 - Google Patents
積層型バリスタの製造方法Info
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- JP2682259B2 JP2682259B2 JP3099517A JP9951791A JP2682259B2 JP 2682259 B2 JP2682259 B2 JP 2682259B2 JP 3099517 A JP3099517 A JP 3099517A JP 9951791 A JP9951791 A JP 9951791A JP 2682259 B2 JP2682259 B2 JP 2682259B2
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- Japan
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- laminated
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- Thermistors And Varistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタの製造方法に関し、特に内部
電極と半導体セラミックス層との界面で電圧非直線特性
を得るようにした場合の、上記半導体セラミックス層の
絶縁性を高めて漏れ電流を低減できるようにした製造方
法に関する。
て機能する積層型バリスタの製造方法に関し、特に内部
電極と半導体セラミックス層との界面で電圧非直線特性
を得るようにした場合の、上記半導体セラミックス層の
絶縁性を高めて漏れ電流を低減できるようにした製造方
法に関する。
【０００２】
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く採
用されている。このようなバリスタの電気的特性は、 Ｉ／ｉ＝（Ｖ／Ｖi ）a で表される。 上記Ｉは素子に流れる電流，Ｖは印加電圧，Ｖi は素子
にｉＡの電流が流れたときの端子間電圧で、通常１ｍＡ
の値をとりバリスタ電圧Ｖ1mAと称されている。また、
上記ａは電圧非直線係数であり、バリスタを電気回路に
組み込んだ際に電圧がいかに制御されるかを示すもの
で、このａ値が大きいほど電圧制御に優れている。ま
た、近年の通信機等に採用される電子機器の分野におい
ては、小型化，ＩＣ化，集積化が急速に進んでおり、こ
れに伴ってバリスタにおいても実装密度の向上を図るた
めの超小型化，あるいは低電圧化の要求が強くなってい
る。このような要求に対応するものとして、従来、ディ
スク型に代わる積層型バリスタが提案されている（例え
ば、特公昭58-23921号公報参照) 。この積層型バリスタ
は、半導体セラミックス層と内部電極とを交互に重ねて
積層体を形成するとともに、該積層体の両端面に上記各
内部電極の一端面が接続される外部電極を形成した構造
である。この積層型バリスタによれば、上記半導体セラ
ミックス層の結晶粒子を巨大に成長させることなく内部
電極間の粒界数を小さくすることが可能であることか
ら、動作電圧の低電圧化が実現でき、小型化にも対応で
きる。また、上記公報の積層型バリスタの改良型とし
て、上記内部電極間のセラミックス層内に上記外部電極
に接続されない非接続内部電極を配設してなる積層型バ
リスタが提案されている（特願平１-302496 号参照) 。
この積層型バリスタは、内部電極，及び非接続内部電極
間に挟まれたセラミックスの粒界数を２以下としたこと
から、上述の従来公報に比べてバリスタ電圧のばらつき
を低減でき、さらにバリスタ電圧が４〜16V と低電圧作
動でありながらサージ耐量を向上できる。
線的に変化する電圧非直線抵抗体（以下、バリスタと称
す）は、サージ吸収素子，電圧安定化素子として広く採
用されている。このようなバリスタの電気的特性は、 Ｉ／ｉ＝（Ｖ／Ｖi ）a で表される。 上記Ｉは素子に流れる電流，Ｖは印加電圧，Ｖi は素子
にｉＡの電流が流れたときの端子間電圧で、通常１ｍＡ
の値をとりバリスタ電圧Ｖ1mAと称されている。また、
上記ａは電圧非直線係数であり、バリスタを電気回路に
組み込んだ際に電圧がいかに制御されるかを示すもの
で、このａ値が大きいほど電圧制御に優れている。ま
た、近年の通信機等に採用される電子機器の分野におい
ては、小型化，ＩＣ化，集積化が急速に進んでおり、こ
れに伴ってバリスタにおいても実装密度の向上を図るた
めの超小型化，あるいは低電圧化の要求が強くなってい
る。このような要求に対応するものとして、従来、ディ
スク型に代わる積層型バリスタが提案されている（例え
ば、特公昭58-23921号公報参照) 。この積層型バリスタ
は、半導体セラミックス層と内部電極とを交互に重ねて
積層体を形成するとともに、該積層体の両端面に上記各
内部電極の一端面が接続される外部電極を形成した構造
である。この積層型バリスタによれば、上記半導体セラ
ミックス層の結晶粒子を巨大に成長させることなく内部
電極間の粒界数を小さくすることが可能であることか
ら、動作電圧の低電圧化が実現でき、小型化にも対応で
きる。また、上記公報の積層型バリスタの改良型とし
て、上記内部電極間のセラミックス層内に上記外部電極
に接続されない非接続内部電極を配設してなる積層型バ
リスタが提案されている（特願平１-302496 号参照) 。
この積層型バリスタは、内部電極，及び非接続内部電極
間に挟まれたセラミックスの粒界数を２以下としたこと
から、上述の従来公報に比べてバリスタ電圧のばらつき
を低減でき、さらにバリスタ電圧が４〜16V と低電圧作
動でありながらサージ耐量を向上できる。
【０００３】
【発明が解決しようとする課題】ところで、上記内部電
極，あるいは非接続内部電極と半導体セラミックス層と
の界面でバリスタ特性を得るようにした従来の積層型バ
リスタでは、電圧抑制能力は優れているものの漏れ電流
が大きいという問題があり、この点での改善が要請され
ている。この漏れ電流が生じる原因は、上記セラミック
ス層の厚さ方向における結晶粒界数が極めて小さいこと
から上記界面付近にポアが存在するとこのポア部分の絶
縁性が低下し、これにより電流が漏れると考えられる。
また、上記内部電極間のセラミックス結晶粒界の個数が
ゼロの箇所では、内部電極に対して垂直方向の絶縁が不
充分となり、この部分からも電流が漏れると考えられ
る。ここで、上記漏れ電流を改善するには、例えば酸化
ビスマスの添加量を増加することが一般的に知られてい
る。しかしながら、この酸化ビスマスの添加量を増加さ
せて素子の組成を改良するだけでは、それほど漏れ電流
の改善効果が得られない。
極，あるいは非接続内部電極と半導体セラミックス層と
の界面でバリスタ特性を得るようにした従来の積層型バ
リスタでは、電圧抑制能力は優れているものの漏れ電流
が大きいという問題があり、この点での改善が要請され
ている。この漏れ電流が生じる原因は、上記セラミック
ス層の厚さ方向における結晶粒界数が極めて小さいこと
から上記界面付近にポアが存在するとこのポア部分の絶
縁性が低下し、これにより電流が漏れると考えられる。
また、上記内部電極間のセラミックス結晶粒界の個数が
ゼロの箇所では、内部電極に対して垂直方向の絶縁が不
充分となり、この部分からも電流が漏れると考えられ
る。ここで、上記漏れ電流を改善するには、例えば酸化
ビスマスの添加量を増加することが一般的に知られてい
る。しかしながら、この酸化ビスマスの添加量を増加さ
せて素子の組成を改良するだけでは、それほど漏れ電流
の改善効果が得られない。
【０００４】 本発明は上記従来の状況に鑑みてなされ
たもので、バリスタ電圧の低電圧化を図りながら、漏れ
電流を低減できる積層型バリスタの製造方法を提供する
ことを目的としている。
たもので、バリスタ電圧の低電圧化を図りながら、漏れ
電流を低減できる積層型バリスタの製造方法を提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】本件発明者らは、上記漏
れ電流を改善するためには上記ポアやセラミックス結晶
粒界数がゼロの箇所を絶縁物で埋めることが有効である
ことを見出した。そしてポア等の絶縁物で埋める方法と
して、焼結体の外表面部分にガラス膜をコーティングし
てなる積層型バリスタに着目した。このガラス膜を被覆
した積層型バリスタは、湿度等に対する耐環境性に優
れ、半田付け時のフラックスや還元性雰囲気により焼結
体の表面が還元されるのを防止して漏れ電流等を改善で
きるようにしたものである。本件発明者らは、上記ガラ
スを焼結体の表面部分にコーティングした積層型バリス
タをＸ線マイクロアラナイザーで分析したところ、ガラ
スはセラミックス結晶粒界に沿って焼結体内部に浸透拡
散していることが確認された。このことから、ガラスを
コーティングする際の熱処理条件を最適化すれば、焼結
体の中心部までガラスを浸透拡散でき、ひいては上記ポ
ア等を絶縁物で埋めることができることに想到し、本発
明を成したものである。
れ電流を改善するためには上記ポアやセラミックス結晶
粒界数がゼロの箇所を絶縁物で埋めることが有効である
ことを見出した。そしてポア等の絶縁物で埋める方法と
して、焼結体の外表面部分にガラス膜をコーティングし
てなる積層型バリスタに着目した。このガラス膜を被覆
した積層型バリスタは、湿度等に対する耐環境性に優
れ、半田付け時のフラックスや還元性雰囲気により焼結
体の表面が還元されるのを防止して漏れ電流等を改善で
きるようにしたものである。本件発明者らは、上記ガラ
スを焼結体の表面部分にコーティングした積層型バリス
タをＸ線マイクロアラナイザーで分析したところ、ガラ
スはセラミックス結晶粒界に沿って焼結体内部に浸透拡
散していることが確認された。このことから、ガラスを
コーティングする際の熱処理条件を最適化すれば、焼結
体の中心部までガラスを浸透拡散でき、ひいては上記ポ
ア等を絶縁物で埋めることができることに想到し、本発
明を成したものである。
【０００６】 そこで請求項１の発明は、積層型バリス
タの製造方法であり、半導体セラミックス層と内部電極
とを交互に重ねてなる積層体を一体焼成した後、該焼結
体をガラス粉末とともに容器内に収容し、該容器を回転
させつつ上記ガラスの軟化点以上の温度で加熱したこと
を特徴としている。ここで、本発明の積層型バリスタに
は、内部電極の一端面を交互に積層体の端面に露出させ
たもの、及びさらに上記内部電極間のセラミックス層内
に外部電極に接続されない非接続内部電極を内蔵したも
のが含まれ、要は半導体セラミックス層と内部電極との
界面で電圧非直線性特性を得るようにしたものであれば
いずれにも適用できる。
タの製造方法であり、半導体セラミックス層と内部電極
とを交互に重ねてなる積層体を一体焼成した後、該焼結
体をガラス粉末とともに容器内に収容し、該容器を回転
させつつ上記ガラスの軟化点以上の温度で加熱したこと
を特徴としている。ここで、本発明の積層型バリスタに
は、内部電極の一端面を交互に積層体の端面に露出させ
たもの、及びさらに上記内部電極間のセラミックス層内
に外部電極に接続されない非接続内部電極を内蔵したも
のが含まれ、要は半導体セラミックス層と内部電極との
界面で電圧非直線性特性を得るようにしたものであれば
いずれにも適用できる。
【０００７】
【作用】請求項１の発明に係る製造方法によれば、半導
体セラミックス層と内部電極とを交互に重ねてなる焼結
体とガラス粉末とを容器内に収容し、該容器を回転させ
つつ上記ガラスの軟化点以上の温度で加熱したので、上
記ガラス粉末の添加量, 加熱時間, あるいは加熱温度等
と共に容器の回転速度を適宜設定することにより、熱処
理条件の最適化が可能となり、ガラスが焼結体の表面か
ら中心部まで浸透拡散して上記セラミックス層のポア等
を埋めることとなる。これにより漏れ電流が改善された
積層型バリスタを容易に, かつ安価に製造できる。
体セラミックス層と内部電極とを交互に重ねてなる焼結
体とガラス粉末とを容器内に収容し、該容器を回転させ
つつ上記ガラスの軟化点以上の温度で加熱したので、上
記ガラス粉末の添加量, 加熱時間, あるいは加熱温度等
と共に容器の回転速度を適宜設定することにより、熱処
理条件の最適化が可能となり、ガラスが焼結体の表面か
ら中心部まで浸透拡散して上記セラミックス層のポア等
を埋めることとなる。これにより漏れ電流が改善された
積層型バリスタを容易に, かつ安価に製造できる。
【０００８】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタの製造方法を説明するための図である。図におい
て、１は本実施例の積層型バリスタである。このバリス
タ１は直方体状のもので、酸化亜鉛を主成分とする半導
体セラミックス層２と白金からなる内部電極３とを交互
に積層し、該積層体を一体焼成して焼結体４を形成して
構成されている。上記各内部電極３の一端面３ａは焼結
体４の左, 右端面４ａ, ４ｂに交互に導出されており、
他の端面はセラミックス層２の内側に位置して焼結体４
内に封入されている。また上記焼結体４の左, 右端面に
はＡｇ／Ｐｄからなる外部電極５が形成されており、該
外部電極５は上記各内部電極３の一端面３ａに電気的に
接続されている。なお、上記焼結体４の上, 下面にはダ
ミーとしてのセラミックス層６が配設されている。
る。図１及び図２は本発明の一実施例による積層型バリ
スタの製造方法を説明するための図である。図におい
て、１は本実施例の積層型バリスタである。このバリス
タ１は直方体状のもので、酸化亜鉛を主成分とする半導
体セラミックス層２と白金からなる内部電極３とを交互
に積層し、該積層体を一体焼成して焼結体４を形成して
構成されている。上記各内部電極３の一端面３ａは焼結
体４の左, 右端面４ａ, ４ｂに交互に導出されており、
他の端面はセラミックス層２の内側に位置して焼結体４
内に封入されている。また上記焼結体４の左, 右端面に
はＡｇ／Ｐｄからなる外部電極５が形成されており、該
外部電極５は上記各内部電極３の一端面３ａに電気的に
接続されている。なお、上記焼結体４の上, 下面にはダ
ミーとしてのセラミックス層６が配設されている。
【０００９】そして、上記焼結体４の半導体セラミック
ス層２，６内にはガラスが浸透拡散されており、これは
上記焼結体４とガラス粉末とを耐熱性容器内に収容し、
この容器を回転しながら上記ガラス粉末の軟化点以上の
温度に加熱処理することによって形成されたものであ
る。これにより上記セラミックス層２の結晶粒界に存在
するポアや内部電極３間における粒界数のゼロ箇所はガ
ラスに埋められており、かつ焼結体４の表面部分もガラ
スで覆われている。
ス層２，６内にはガラスが浸透拡散されており、これは
上記焼結体４とガラス粉末とを耐熱性容器内に収容し、
この容器を回転しながら上記ガラス粉末の軟化点以上の
温度に加熱処理することによって形成されたものであ
る。これにより上記セラミックス層２の結晶粒界に存在
するポアや内部電極３間における粒界数のゼロ箇所はガ
ラスに埋められており、かつ焼結体４の表面部分もガラ
スで覆われている。
【００１０】このように本実施例によれば、焼結体４に
ガラスを浸透拡散させて半導体セラミックス層２内のポ
アや内部電極３間における粒界数のゼロ箇所を埋めたの
で、セラミックス層２の絶縁性を向上でき、その結果低
電圧化を図りながら漏れ電流を低減できる。また、本実
施例では、焼結体４の表面部分もガラスで覆われている
ことから、湿度等に対する耐環境性を向上でき、半田付
け時のフラックスや還元性雰囲気等による焼結体の還元
を防止でき、この点からも漏れ電流を低減できるととも
に、サージ耐量を向上できる。なお、上記実施例では、
半導体セラミックス層２と内部電極３とからなる積層型
バリスタ１に適用した場合を例にとって説明したが、本
発明はこれに限られるものではなく、例えば上記内部電
極間に外部電極に接続されない非接続内部電極を配設し
てなる構造のものにも勿論適用できる。
ガラスを浸透拡散させて半導体セラミックス層２内のポ
アや内部電極３間における粒界数のゼロ箇所を埋めたの
で、セラミックス層２の絶縁性を向上でき、その結果低
電圧化を図りながら漏れ電流を低減できる。また、本実
施例では、焼結体４の表面部分もガラスで覆われている
ことから、湿度等に対する耐環境性を向上でき、半田付
け時のフラックスや還元性雰囲気等による焼結体の還元
を防止でき、この点からも漏れ電流を低減できるととも
に、サージ耐量を向上できる。なお、上記実施例では、
半導体セラミックス層２と内部電極３とからなる積層型
バリスタ１に適用した場合を例にとって説明したが、本
発明はこれに限られるものではなく、例えば上記内部電
極間に外部電極に接続されない非接続内部電極を配設し
てなる構造のものにも勿論適用できる。
【００１１】次に、上記積層型バリスタの製造方法につ
いて説明する。まず、主成分材料である酸化亜鉛に対し
て、酸化プラセオジウム, 酸化コバルト, 酸化マグネシ
ウム, 酸化クロム, 炭酸カリウムを、それぞれプラセオ
ジウム, コバルト, マグネシウム, クロム, カリウムに
換算して0.5 wt％,2.0wt％,0.1wt％,0.1wt％,0.1wt％の
組成比率となるよう秤量して原料を作成する。
いて説明する。まず、主成分材料である酸化亜鉛に対し
て、酸化プラセオジウム, 酸化コバルト, 酸化マグネシ
ウム, 酸化クロム, 炭酸カリウムを、それぞれプラセオ
ジウム, コバルト, マグネシウム, クロム, カリウムに
換算して0.5 wt％,2.0wt％,0.1wt％,0.1wt％,0.1wt％の
組成比率となるよう秤量して原料を作成する。
【００１２】次いで、上記原料をイオン交換水を用いて
24時間混合し、この後ろ過して乾燥させ、これを800 ℃
で２時間仮焼成する。この仮焼結体を再びボールミルで
充分粉砕した後、これに有機バインダを混合してドクタ
ーブレード法により厚さ20μm 程度のグリーンシートを
形成し、このグリーンシートを矩形状に切断して多数の
セラミックス層２を形成する。
24時間混合し、この後ろ過して乾燥させ、これを800 ℃
で２時間仮焼成する。この仮焼結体を再びボールミルで
充分粉砕した後、これに有機バインダを混合してドクタ
ーブレード法により厚さ20μm 程度のグリーンシートを
形成し、このグリーンシートを矩形状に切断して多数の
セラミックス層２を形成する。
【００１３】次に、白金にビヒクルを混合してなる電極
ペーストを作成し、該ペーストを上記セラミックス層２
の上面に印刷して内部電極３を形成する。この場合、内
部電極３の一端面３ａのみがセラミックス層２の外縁ま
で延び、他の端面は内側に位置するようにする。
ペーストを作成し、該ペーストを上記セラミックス層２
の上面に印刷して内部電極３を形成する。この場合、内
部電極３の一端面３ａのみがセラミックス層２の外縁ま
で延び、他の端面は内側に位置するようにする。
【００１４】次に、図２に示すように、上記セラミック
ス層２と内部電極３とが交互に重なり、かつ各内部電極
３の一端面３ａがセラミックス層２の両外縁に交互に位
置するよう積層し、さらにこれの上面，下面にセラミッ
クス層６を重ねる。次いでこれの積層方向に２ton/cm2
の圧力を加えて積層体を形成し、この積層体を空気中に
て1200℃で２時間焼成して焼結体４を得る。
ス層２と内部電極３とが交互に重なり、かつ各内部電極
３の一端面３ａがセラミックス層２の両外縁に交互に位
置するよう積層し、さらにこれの上面，下面にセラミッ
クス層６を重ねる。次いでこれの積層方向に２ton/cm2
の圧力を加えて積層体を形成し、この積層体を空気中に
て1200℃で２時間焼成して焼結体４を得る。
【００１５】そして、外径50mmφ, 内径40mmφ, 深さ40
mmのアルミナ磁器ポット内に、上記焼結体４を収容する
とともに、所定量のガラス粉末を添加する。そして上記
ポットを20rpm で回転させながら、上記ガラス粉末の融
点以上の700 ℃に加熱し、10分間熱処理を行う。すると
ガラス粉末が焼結体４の表面から中心部に浸透拡散し、
これにより積層型バリスタ層２内に存在するポア等を埋
めることとなる。
mmのアルミナ磁器ポット内に、上記焼結体４を収容する
とともに、所定量のガラス粉末を添加する。そして上記
ポットを20rpm で回転させながら、上記ガラス粉末の融
点以上の700 ℃に加熱し、10分間熱処理を行う。すると
ガラス粉末が焼結体４の表面から中心部に浸透拡散し、
これにより積層型バリスタ層２内に存在するポア等を埋
めることとなる。
【００１６】最後に、上記焼結体４の両端面４ａ，４ｂ
にＡｇペーストを塗布し、この後800 ℃で焼き付けて外
部電極５を形成する。これにより、図１に示す構造の積
層型バリスタ１が製造される。
にＡｇペーストを塗布し、この後800 ℃で焼き付けて外
部電極５を形成する。これにより、図１に示す構造の積
層型バリスタ１が製造される。
【００１７】
【表１】
【００１８】このようにして得られた積層型バリスタ１
の、バリスタ電圧Ｖ1mA ，制限電圧比Ｖ10A ／Ｖ1mA ，
サージ耐量Ａ，及び絶縁抵抗値ＭΩを測定した。上記絶
縁抵抗とは、バリスタ電圧の50％の電圧を30秒間印加し
たときの素子の抵抗値である。なお、比較するためにガ
ラスを浸透拡散していない従来の積層型バリスタについ
ても同様の測定を行った。表１は、その結果を示す。同
表からも明らかなように、本実施例試料，及び従来試料
ともバリスタ電圧はそれぞれ4.0,3.9V、制限電圧比は2.
1,2.2 、サージ耐量は50A とほとんど差がなく、満足で
きる特性が得られている。また、従来試料の場合、絶縁
抵抗値は7.5 ×102 Ωと低く漏れ電流が大きい。これに
対して本実施例試料の場合、絶縁抵抗値は3.8 ×106 Ω
と高くなっており、漏れ電流が改善されていることがわ
かる。
の、バリスタ電圧Ｖ1mA ，制限電圧比Ｖ10A ／Ｖ1mA ，
サージ耐量Ａ，及び絶縁抵抗値ＭΩを測定した。上記絶
縁抵抗とは、バリスタ電圧の50％の電圧を30秒間印加し
たときの素子の抵抗値である。なお、比較するためにガ
ラスを浸透拡散していない従来の積層型バリスタについ
ても同様の測定を行った。表１は、その結果を示す。同
表からも明らかなように、本実施例試料，及び従来試料
ともバリスタ電圧はそれぞれ4.0,3.9V、制限電圧比は2.
1,2.2 、サージ耐量は50A とほとんど差がなく、満足で
きる特性が得られている。また、従来試料の場合、絶縁
抵抗値は7.5 ×102 Ωと低く漏れ電流が大きい。これに
対して本実施例試料の場合、絶縁抵抗値は3.8 ×106 Ω
と高くなっており、漏れ電流が改善されていることがわ
かる。
【００１９】
【発明の効果】以上のように、請求項１の発明に係る積
層型バリスタの製造方法によれば、焼結体とガラス粉末
とを容器内に収容し、該容器を回転させつつ上記ガラス
の軟化点以上の温度で加熱したので、漏れ電流が改善さ
れた積層型バリスタを容易に、かつ安価に製造できる効
果がある。
層型バリスタの製造方法によれば、焼結体とガラス粉末
とを容器内に収容し、該容器を回転させつつ上記ガラス
の軟化点以上の温度で加熱したので、漏れ電流が改善さ
れた積層型バリスタを容易に、かつ安価に製造できる効
果がある。
【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。
するための断面図である。
【図２】上記実施例の積層型バリスタの製造方法を説明
するための分解斜視図である。
するための分解斜視図である。
１ 積層型バリスタ ２ 半導体セラミックス層 ３ 内部電極 ４ 焼結体（積層体）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 昭57−99706（ＪＰ，Ａ) 特開 昭62−263609（ＪＰ，Ａ) 特開 昭51−73256（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 半導体セラミックス層と内部電極とを交
互に重ねてなる積層体を一体焼成し、該焼結体をガラス
粉末とともに容器内に収容し、この後容器を回転させつ
つ上記ガラスの軟化点以上の温度で加熱し、これにより
上記内部電極間の半導体セラミックス層内にガラスを浸
透拡散させたことを特徴とする積層型バリスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099517A JP2682259B2 (ja) | 1991-04-03 | 1991-04-03 | 積層型バリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3099517A JP2682259B2 (ja) | 1991-04-03 | 1991-04-03 | 積層型バリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306802A JPH04306802A (ja) | 1992-10-29 |
| JP2682259B2 true JP2682259B2 (ja) | 1997-11-26 |
Family
ID=14249446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3099517A Expired - Lifetime JP2682259B2 (ja) | 1991-04-03 | 1991-04-03 | 積層型バリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682259B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799706A (en) * | 1980-12-11 | 1982-06-21 | Matsushita Electric Ind Co Ltd | Method of producing chip-shaped varistor |
| JPH0770373B2 (ja) * | 1986-05-09 | 1995-07-31 | 松下電器産業株式会社 | 積層型チツプバリスタの製造方法 |
-
1991
- 1991-04-03 JP JP3099517A patent/JP2682259B2/ja not_active Expired - Lifetime
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| JPH04306802A (ja) | 1992-10-29 |
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