JP2677359B2 - 電源回路 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、チョッパ回路とインバータ回路とを組み合
わせた電源回路に関するものである。 （背景技術） 第５図はハーフブリッジ式のインバータ回路を用いた
従来の電源回路の回路図である。インバータ回路IVの入
力端には、トランジスタよりなるスイッチ素子Q₁,Q₂の
直列回路とコンデンサC₂,C₃の直列回路とが並列接続さ
れている。スイッチ素子Q₁,Q₂の接続点とコンデンサC₂,
C₃の接続点との間には、負荷ｌが接続されている。ま
た、各スイッチ素子Q₁,Q₂の両端には、夫々ダイオードD
₁,D₂が逆並列接続されている。スイッチ素子Q₁,Q₂の制
御極には、スイッチ素子Q₁,Q₂を交互にオンさせるよう
な制御信号が夫々入力されている。交流電源Vinには全
波整流回路DBの交流入力端が接続され、全波整流回路DB
の直流出力端には、スイッチ素子Q₁とダイオードD₃を介
してインダクタンスL₁が接続されている。インダクタン
スL₁の両端にはダイオードD₂,D₃の直列回路を介してコ
ンデンサC₁が接続されている。前記インバータ回路IVの
入力端には、全波整流回路DBの直流出力端とコンデンサ
C₁との直列回路が接続されている。 この従来例にあっては、インバータ回路IVにおけるス
イッチ素子Q₁とダイオードD₂を、チョッパ回路CHの構成
要素としても用いており、部品点数が少なく、簡略な回
路構成である。また、電源電流は常に流れるので高入力
力率であり、コンデンサC₁に電源電圧が直接加わらない
ので突入電流が流れず、しかも、コンデンサンC₁の電圧
と全波整流回路DBの電圧とを加えた電圧がインバータ回
路IVに印加されるので、高出力化が達成できる。 以下、その動作について説明する。まず、スイッチ素
子Q₁がオンした時、チョッパ回路CHにおいては、全波整
流回路DBの正出力端から、スイッチ素子Q₁、ダイオード
D₃、インダクタンスL₁、全波整流回路DBの負出力端の経
路で電流が流れ、インダクタンスL₁にエネルギーが蓄え
られる。このとき、インバータ回路IVでは、コンデンサ
C₂の蓄積電荷がスイッチ素子Q₁を介して負荷ｌに放電さ
れると共に、全波整流回路DBの正出力端から、スイッチ
素子Q₁、負荷ｌ、コンデンサC₃、コンデンサC₁の経路で
電流が流れる。 次に、スイッチ素子Q₁がオフすると、チョッパ回路CH
では、スイッチ素子Q₁がオンしている間にインダクタン
スL₁に蓄えられていたエネルギーが、コンデンサC₁、ダ
イオードD₂,D₃を介して放出され、コンデンサC₁が充電
される。スイッチ素子Q₂がオンすると、インバータ回路
IVにおいては、コンデンサC₃の蓄積電荷がスイッチ素子
Q₂を介して負荷ｌに放電されると共に、全波整流回路DB
の正出力端から、コンデンサC₂、負荷ｌ、スイッチ素子
Q₂、コンデンサC₁の経路で電流が流れる。そして次に、
スイッチ素子Q₂がオフされ、スイッチ素子Q₁が再びオン
されて、以下、この動作が高周波で繰り返されるもので
ある。 第６図に上記回路の動作波形を示す。ここで、交流電
源Vinの電源電圧をAsinωｔ、コンデンサC₁に蓄積され
る電圧をＥとする。第６図（ａ）は、チョッパ回路CHの
出力電圧であり、直流成分Ｅと脈流成分|Asinωt|との
和の波形となり、この電圧がインバータ回路IVの入力電
圧となる。負荷電流波形は第６図（ｂ）に示すような波
形となる。つまり、この回路では高周波出力の包絡線が
完全にフラットにはならず、定常成分と脈動成分とを加
え合わせた包絡線となる。そのために、スイッチングレ
ギュレータや直流安定化電源、複写機やファクシミリの
光源用の出力等には利用できないという欠点がある。ま
た、脈流成分の振幅Ａに比べて、コンデンサC₁の電圧Ｅ
が大きい場合には、あまり問題はないが、コンデンサC₁
の電圧Ｅが小さくなるにつれて、完全にフラットな直流
電圧（Ａ＋Ｅ）の場合と比較して光出力などは一般に減
少するという問題がある。 そこで、電源電圧の脈流成分を検出し、その信号を元
にスイッチ素子Q₁のオン信号幅を制御することが考えら
れる。その制御方法を第７図を用いて説明する。同図
（ａ）は、全波整流回路DBの出力電圧|Asinωt|を規格
化係数Ｘで割った電圧|Asinωt|/Xと基準電圧V_Aを示
す。ここで、規格化係数Ｘは分圧抵抗などを用いて、全
波整流回路DBの出力電圧を降圧するための係数である。
同図（ｂ）は、同図（ａ）に示す電圧|Asinωt|/Xを基
準電圧V_Aから差し引いた電圧（V_A−|Asinωt|/X）の波
形である。同図（ｃ）はスイッチ素子Q₁のオン信号幅を
示す波形であり、同図（ｂ）に示す電圧の瞬時値に比例
したオン信号幅としている。すなわち、脈流電圧の山の
部分ではスイッチ素子Q₁のオンデュティを小さくし、谷
の部分ではスイッチ素子Q₁のオンデュティを大きくする
ように制御するものである。ここで、オンデュティと
は、（オン期間）／（オン期間＋オフ期間）を意味す
る。 上記の制御を行った場合のチョッパ回路CHの出力波形
及びインバータ回路IVの出力波形を、それぞれ第８図
（ａ），（ｂ）に示す。同図に示すように、この場合に
おいても完全にフラットな出力波形は得られない。その
理由は、スイッチ素子Q₁がオンした時、インダクタンス
L₁には脈流電圧分のみが印加されるため、脈流成分の谷
の部分（例えば０（Ｖ）の部分）では、スイッチ素子Q₁
のオンデュティが大きくても、インダクタンスL₁にはエ
ネルギーが蓄えられないからである。すなわち、脈流成
分の谷の部分でスイッチ素子Q₁のオンデュティを大きく
したからといって、コンデンサC₁の電圧Ｅが上がるとい
うものではなく、出力波形をある程度フラットにするこ
とはできても、完全にフラットにすることはできないの
である。 （発明の目的） 本発明は上述のような点に鑑みてなされたものであ
り、その目的とするところは、高入力力率で高出力化を
達成でき、突入電流がなく、しかも、出力波形が完全に
フラットになる電源回路を提供することにある。 （発明の開示） 本発明に係る電源回路にあっては、上記の目的を達成
するために、第１図に示すように、交流電源Vinと、交
流電源Vinに入力端を接続された全波整流回路DBと、全
波整流回路DBの出力端に第１のスイッチ素子Q₁を介して
接続され第１のスイッチ素子Q₁のオン時にエネルギーを
蓄えられるインダクタンスL₁と、インダクタンスL₁の両
端にダイオードD₂,D₃を介して接続され第１のスイッチ
素子Q₁のオフ時にインダクタンスL₁からの電流で充電さ
れるコンデンサC₁と、第１のスイッチ素子Q₁と第２のス
イッチ素子Q₂との直列回路を、前記全波整流回路DBの出
力端とコンデンサC₁の直列回路に並列接続され、各スイ
ッチ素子Q₁,Q₂のオンデュティに応じた電力を負荷ｌに
供給するインバータ回路と、全波整流回路DBの出力端に
得られる脈流電圧が高くなるにつれて第１及び第２のス
イッチ素子Q₁,Q₂のオンデュティを小さくするように制
御する制御回路とを有して成ることを特徴とするもので
ある。 つまり、本発明にあっては、第５図の従来例回路にお
いて、チョッパ回路CHのスイッチ素子Q₁のオンデュティ
を変化させると共に、インバータ回路IVのスイッチ素子
Q₂のオンデュティをも変化させているものである。その
オンデュティの制御方式を第３図により説明する。第３
図（ａ）は、交流電源Vinを全波整流した脈流波形を示
す。この脈流波形の谷の部分では、同図（ｂ）に示すよ
うに、スイッチ素子Q₁のオンデュティを大きくすると共
に、同図（ｃ）に示すように、スイッチ素子Q₂のオンデ
ュティも大きくするように制御する。また、前記脈流波
形の山の谷の部分では、同図（ｄ）に示すように、スイ
ッチ素子Q₁のオンデュティを小さくすると共に、同図
（ｅ）に示すように、スイッチ素子Q₂のオンデュティも
小さくするように制御する。ここで、スイッチング周波
数は一定である。 このように、脈流波形の谷の部分では、スイッチ素子
Q₁のオンデュティが大きくなることにより、インダクタ
ンスL₁に蓄えられるエネルギーが増加し、コンデンサC₁
の電圧Ｅが上昇して、インバータ回路IVの入力電圧が高
くなると共に、インバータ回路IVにおいても、両スイッ
チ素子Q₁,Q₂のオンデュティが大きくなるので、負荷電
流が増大する。逆に、脈流波形の山の部分では、スイッ
チ素子Q₁のオンデュティが小さくなることにより、チョ
ッパ回路CHのインダクタンスL₁に蓄えられるエネルギー
が少なくなり、コンデンサC₁の電圧Ｅが低下して、イン
バータ回路IVの入力電圧が低くなると共に、インバータ
回路IVにおいても両方のスイッチ素子Q₁,Q₂のオンデュ
ティが小さくなるので、負荷電流が抑えられる。 以上のように、スイッチ素子Q₁,Q₂のオンデュティを
制御することにより、従来例で示した、ある程度平滑さ
れたチョッパ回路の出力波形（第８図（ａ）参照）に対
して、インバータ回路IVの出力波形の包絡線を完全にフ
ラットにすることができる。それは、インバータ回路IV
の上記制御により、第８図（ａ）に示す出力波形におけ
る低い電圧部分ではインバータ回路IVの高周波出力を増
大させ、高い電圧部分ではインバータ回路IVの高周波出
力を抑えるように制御することができるからである。 以下、本発明の実施例について説明する。 実施例１ 第１図は本発明の一実施例に係る電源回路の回路図で
ある。本実施例において、主回路の構成については、第
５図従来例と同じであるので、第５図従来例と同一の機
能を有する部分には同一の符号を付して重複する説明は
省略する。スイッチ素子Q₁,Q₂はバイポーラトランジス
タよりなり、その制御回路は、駆動回路1,2と、脈流波
形検出回路３と、三角波発生回路４と、オンデュティ設
定回路５と、分周回路６よりなる。 以下、各回路の構成について説明する。脈流波形検出
回路３は、全波整流回路DBの出力電圧を分圧して検出電
圧を得る抵抗R₁,R₂と、コンデンサC₁の両端電圧Ｅを分
圧して基準電圧を得る抵抗R₃,R₄と、各分圧抵抗にて得
られた検出電圧と基準電圧とを差動増幅するオペアンプ
OP（例えば、NEC製μPC1251）と、その帰還抵抗R₇より
なる。抵抗R₁,R₂の直列回路は、全波整流回路DBの直流
出力端に接続されている。また、抵抗R₃,R₄の直列回路
は、コンデンサC₁の両端に接続されている。抵抗R₁,R₂
の接続点は、オペアンプOPの非反転入力端子に接続され
ている。抵抗R₃,R₄の接続点は、オペアンプOPの反転入
力端子に接続されている。オペアンプOPの出力端子は、
帰還抵抗R₇を介して反転入力端子に接続されている。な
お、交流電源Vinに降圧トランスを接続して、その降圧
出力を全波整流して、脈流検出電圧を得るようにしても
良い。 三角波発生回路４は、汎用のタイマーIC（例えば、シ
グネティックス製NE555）tmを含む。このタイマーICは
周知のように、トリガ端子（２番ピン）が（1/3）Vcc以
下になると、トリガされて出力端子（３番ピン，図示せ
ず）が“High"レベルとなり、放電端子（７番ピン）は
高インピーダンスとなる。また、スレショルド端子（６
番ピン）が（2/3）Vccになると出力端子（３番ピン）が
“Low"レベルとなり、放電端子（７番ピン）も“Low"レ
ベルとなる。電源端子（８番ピン）とリセット端子（４
番ピン）は電源ラインに接続され、アース端子（１番ピ
ン）はアースラインに接続され、周波数制御端子（５番
ピン）はデカップリングコンデンサC₆を介してアースラ
インに接続されている。タイマーICtmの時定数回路を構
成するコンデンサC₅の一端はアースラインに接続され、
他端は、タイマーICtmのトリガ端子（２番ピン）とスレ
ショルド端子（６番ピン）と放電端子（７番ピン）に接
続されている。 トランジスタQ₃,Q₄は各エミッタを制御部電源電圧Vcc
に接続され、各ベースを共通接続されて、カレントミラ
ー回路を構成しており、抵抗R₈を介してトランジスタQ₃
に流れるのと同じ電流を、トランジスタQ₄を介してコン
デンサC₅にも流す。したがって、コンデンサC₅は定電流
で充電され、その両端電圧V_Qは直線的に増加する。コン
デンサC₅の電圧V_Qが（2/3）Vccに達すると、タイマーIC
tmの放電端子（７番端子）が“Low"レベルとなり、コン
デンサC₅の充電電荷は放電される。これによって、コン
デンサC₅の電圧が（1/3）Vcc以下となり、タイマーICtm
はトリガされて、放電端子（７番端子）は高インピーダ
ンス状態となる。以下、同じ動作を繰り返し、このタイ
ターICtmの発振周波数は抵抗R₈とコンデンサC₅の時定数
で決定される。 オンデュティ設定回路５は、スイッチ素子Q₁,Q₂のオ
ンデュティを設定する回路であり、CPはコンパレータ
（例えば、NEC製μPC272）である。コンパレータCPのマ
イナス側入力端子には、抵抗R₉を介して、脈流波形検出
回路３におけるオペアンプOPの出力電圧V_Pが印加されて
いる。また、コンパレータCPのプラス側入力端子には、
三角波発生回路４におけるコンデンサC₅の電圧V_Qが印加
されている。コンパレータCPの出力端子は、抵抗R₁₀を
介して制御部電源電圧Vccに接続されている。コンデン
サC₅の電圧V_Qが電圧V_Pよりも小さいときには、コンパレ
ータCPの出力端子はアースラインと短絡されており、該
出力端子の電圧V_Rは“Low"レベルである。コンデンサC₅
の電圧V_Qが電圧V_Pを越えると、コンパレータCPの出力端
子はアースラインから開放された状態となり、該出力端
子の電圧V_Rは“High"レベルとなる。この電圧V_Rが“Hig
h"レベルである期間によって、スイッチ素子Q₁及びQ₂の
オン期間の幅が決まる。 分周回路６はＤフリップフロップFFを含む。オンデュ
ティ設定回路５の出力電圧V_Rは、ＤフリッフプロップFF
のクロック入力Ｃに入力されると共に、ANDゲートの２
入力を短絡したバッファ回路G₁に入力されている。バッ
ファ回路G₁の出力には、他のバッファ回路G₂が縦続接続
されており、遅延回路を構成している。バッファ回路G₂
の出力は、抵抗R₁₁を介してANDゲートG₃,G₄の一方の入
力に接続されている。ＤフリップフロップFFのＱ出力及
び出力は、AND回路G₄,G₃の他方の入力に夫々接続され
ている。ＤフリップフロップFFのデータ入力Ｄには、そ
の出力が接続され、バイナリーカウンタ回路を構成し
ている。AND回路G₃,G₄の出力は、それぞれ駆動回路1,2
に入力され、スイッチ素子Q₁,Q₂を駆動する信号とな
る。 第２図は上記回路の動作波形図であり、同図（ａ）は
脈流波形検出回路３の出力電圧V_Pの波形、同図（ｂ），
（ｆ）は脈流波形検出回路３の出力電圧V_Pと三角波発生
回路４の出力電圧V_Qの波形、同図（ｃ），（ｇ）はオン
デュティ設定回路５の出力電圧V_Rの波形、同図（ｄ），
（ｈ）はスイッチ素子Q₁のオン信号の波形、同図
（ｅ），（ｉ）はスイッチ素子Q₂のオン信号の波形を夫
々示している。なお、同図（ａ）は時間的に商用周波数
と同期しており、低周波での動作波形を示している。ま
た、同図（ｂ）〜（ｉ）は高周波での動作波形を示して
いる。 以下、第２図（ａ）〜（ｉ）を参照しながら、制御回
路の動作について説明する。ここでは、説明の都合上、
第２図（ｂ）又は（ｆ）に示すように、脈流波形検出回
路３の脈流検出電圧V_Pが略一定である瞬間を考える。上
述のように、三角波発生回路４においては、コンデンサ
C₅と抵抗R₈の時定数によって決まる一定の発振周波数で
三角波電圧V_Qを発生している。三角波電圧V_Qが脈流検出
電圧V_Pよりも低いときには、コンパレータCPの出力電圧
V_Rは"Low"レベルであり、三角波電圧V_Qが脈流検出電圧V
_P以上となったときには、コンパレータCPの出力電圧V_R
は"High"レベルとなる（第２図（ｃ），（ｇ）参照）。 コンパレータCPの出力が“Low"レベルから“High"レ
ベルに変化すると、ＤフリップフロップFFのクロック入
力が“Low"レベルから“High"レベルに立ち上がるの
で、Ｑ出力と出力は反転する。今、Ｑ出力が“High"
レベルになったとすると、バッファ回路G₁,G₂を含む遅
延回路の出力が“High"レベルとなった時点で、ANDゲー
トG₄の出力は“High"レベルとなる。その後、コンパレ
ータCPの出力が“High"レベルから“Low"レベルに変化
すると、前記遅延回路の出力も“Low"レベルとなるの
で、このとき、ANDゲートG₄の出力が“Low"レベルとな
る。出力が“High"レベルとなった場合も同様であ
り、前記遅延回路の出力が“High"レベルとなった時点
で、ANDゲートG₃の出力は“High"レベルとなり、その
後、前記遅延回路の出力が“Low"レベルとなった時点で
“Low"レベルとなる。したがって、ANDゲートG₃,G₄の出
力は、コンパレータCPの出力電圧V_Rが"High"レベルとな
るのと同じ長さの期間だけ、交互に“High"レベルとな
るものであり、この出力により、スイッチ素子Q₁,Q₂が
オン状態に駆動されるものである。 ここで、脈流検出電圧V_Pが低い場合（第２図（ｂ）参
照）には、コンパレータCPの出力電圧V_Rが“High"レベ
ルとなる期間は、第２図（ｃ）に示すように長くなる。
このため、スイッチ素子Q₁,Q₂のオン期間は、第２図
（ｄ），（ｅ）に示すように長くなる。逆に、脈流検出
電圧V_Pが高い場合（第２図（ｆ）参照）には、コンパレ
ータCPの出力電圧V_Rが“High"レベルとなる期間は、第
２図（ｇ）に示すように短くなる。このため、スイッチ
素子Q₁,Q₂のオン期間は、第２図（ｈ），（ｉ）に示す
ように短くなる。このとき、スイッチ素子Q₁,Q₂のオフ
期間は、三角波発生回路４の発振周波数が一定であるの
で、相対的に長くなる。 したがって、従来例で示した第８図（ａ）の波形にお
いて、谷の部分ではインバータ回路の出力を上げる方向
に、山の部分ではインバータ回路の出力を下げる方向に
制御することができ、完全にフラットな出力波形を得る
ことが可能となる。 なお、第１図の実施例回路において、コンデンサC₅と
抵抗R₈による時定数を制御して、発振周波数をも変化さ
せるようにすれば、出力波形をフラットにする制御をさ
らに容易に行うことができる。また、本実施例では、ス
イッチ素子Q₁,Q₂のオンデュティを等しく設定したが、
これは特に等しくなくてもよく、要するに、脈流波形の
山の部分でスイッチ素子Q₁,Q₂のオンデュティを小さく
し、谷の部分でオンデュティを大きくするような制御を
行えばよいものである。さらに、スイッチ素子Q₁,Q₂と
しては、バイポーラトラジスタを例示したが、電力用の
MOSFETを用いても良い。 実施例２ 第４図は本発明の他の実施例に係る電源回路の回路図
である。本実施例において、チョッパ回路の構成につい
ては、第５図従来例と同じであるので、同一の機能を有
する部分には同一の符号を付して重複する説明は省略す
る。また、インバータ回路の構成については、本実施例
では、直列インバータ回路を用いている。すなわち、片
側のスイッチ素子Q₁の両端に、結合用のコンデンサC₂を
介して負荷ｌを接続した構成となっている。 このインバータ回路の動作について簡単に説明する
と、スイッチ素子Q₁がオフ状態で、スイッチ素子Q₂がオ
ン状態のときには、全波整流回路DBの正出力端からコン
デンサC₂、負荷ｌ、スイッチ素子Q₂、コンデンサC₁を介
して全波整流回路DBの負出力端に戻る経路で電流が流
れ、スイッチ素子Q₁がオン状態で、スイッチ素子Q₂がオ
フ状態のときには、コンデンサC₂の蓄積電荷がスイッチ
素子Q₁を介して負荷にｌに放電されるものであり、これ
によって、負荷ｌには交互に逆方向に電流が流れるもの
である。 本実施例にあっては、スイッチ素子Q₁のオンデュティ
の制御を第１の検出回路3Aの検出出力にて行い、また、
スイッチ素子Q₂のオンデュティの制御に第２の検出回路
3Bの検出出力にて行うようにしている。第１の検出回路
3Aは、全波整流回路DBの出力端に接続され、脈流成分を
検出している。制御回路７においては、第１の検出回路
3Aにて検出された脈流成分に基づいて、その山の部分で
スイッチ素子Q₁のオンデュティを小さくし、谷の部分で
スイッチ素子Q₁のオンデュティを大きくするように制御
している。一方、第２の検出回路3Bは、全波整流回路DB
とコンデンサC₁との直列回路の両端に接続され、インバ
ータ回路の入力電圧を検出している。制御回路７におい
ては、第２の検出回路3Bにて検出された入力電圧の変動
に応じて、その山の部分でスイッチ素子Q₂のオンデュテ
ィを小さくし、谷の部分でスイッチ素子Q₂のオンデュテ
ィを大きくするように制御している。このような制御方
式を用いても、実施例１と同様に、負荷ｌへの出力波形
の包絡線を完全にフラットにすることが可能である。 （発明の効果） 本発明は上述のように、第１のスイッチ素子のオンデ
ュティに応じた電圧が充電されるコンデンサの電圧と全
波整流回路の出力電圧とを加えた電圧を、第１及び第２
のスイッチ素子の直列回路に印加し、各スイッチ素子の
オンデュティに応じた電力を負荷に供給するようにした
インバータ回路において、全波整流回路の出力端に得ら
れる脈流電圧が高くなるにつれて第１及び第２のスイッ
チ素子のオンデュティを小さくするように制御したの
で、負荷への出力波形の包絡線を完全にフラットになる
ように制御することができるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例の回路図、第２図及び第３図
は同上の動作波形図、第４図は本発明の他の実施例の回
路図、第５図は従来例の回路図、第６図乃至第８図は同
上の動作波形図である。 Vinは交流電源、DBは全波整流回路、Q₁,Q₂はスイッチ素
子、D₂,D₃はダイオード、L₁はインダクタンス、C₁はコ
ンデンサ、ｌは負荷である。

Claims (1)

1. (57)【特許請求の範囲】 １．交流電源と、交流電源に入力端を接続された全波整
   流回路と、全波整流回路の出力端に第１のスイッチ素子
   を介して接続され第１のスイッチ素子のオン時にエネル
   ギーを蓄えられるインダクタンスと、インダクタンスの
   両端にダイオードを介して接続され第１のスイッチ素子
   のオフ時にインダクタンスからの電流で充電されるコン
   デンサと、第１のスイッチ素子と第２のスイッチ素子と
   の直列回路を、前記全波整流回路の出力端とコンデンサ
   の直列回路に並列接続され、各スイッチ素子のオンデュ
   ティに応じた電力を負荷に供給するインバータ回路と、
   全波整流回路の出力端に得られる脈流電圧が高くなるに
   つれて第１及び第２のスイッチ素子のオンデュティを小
   さくするように制御する制御回路とを有して成ることを
   特徴とする電源回路。