JP2677358B2

JP2677358B2 - 電源回路

Info

Publication number: JP2677358B2
Application number: JP62211788A
Authority: JP
Inventors: 晃司山田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1987-08-26
Filing date: 1987-08-26
Publication date: 1997-11-17
Anticipated expiration: 2012-11-17
Also published as: JPS6455080A

Description

【発明の詳細な説明】（技術分野）本発明は、チョッパ回路とインバータ回路とを組み合
わせた電源回路に関するものである。（背景技術）第６図は直列インバータ回路を用いた従来の電源回路
の回路図である。インバータ回路IVの入力端には、トラ
ンジスタよりなるスイッチ素子Q₁,Q₂の直列回路と高周
波バイパス用のコンデンサC₄が並列接続されている。ス
イッチ素子Q₁の両端には、共振用のコンデンサC₃と負荷
ｌの並列回路が、結合用のコンデンサC₂と共振用のイン
ダクタンスL₂を介して接続されて、LC直列共振回路を用
いた直列インバータ回路を構成している。ここで、コン
デンサC₂,C₃の容量は、C₂≫C₃の関係があり、コンデン
サC₂は共振には関与しない。また、各スイッチ素子Q₁,Q
₂の両端には、夫々ダイオードD₁,D₂が逆並列接続されて
いる。スイッチ素子Q₁,Q₂の制御極には、スイッチ素子Q
₁,Q₂を交互にオンさせるような制御信号が夫々入力され
ている。交流電源Ｖinには全波整流回路DBの交流入力端
が接続され、全波整流回路DBの直流出力端には、スイッ
チ素子Q₁とダイオードD₃を介してインダクタンスL₁が接
続されている。インダクタンスL₁の両端にはダイオード
D₂,D₃の直列回路を介してコンデンサC₁が接続されてい
る。前記インバータ回路IVの入力端には、全波整流回路
DBの直流出力端とコンデンサC₁との直列回路が接続され
ている。コンデンサC₁,C₄の容量は、C₁≫C₄の関係があ
り、コンデンサC₄は平滑には関与しない。この従来例にあっては、インバータ回路IVにおけるス
イッチ素子Q₁とダイオードD₂を、チョッパ回路CHの構成
要素としても用いており、部品点数が少なく、簡略な回
路構成である。また、電源電流は常に流れるので高入力
力率であり、コンデンサC₁に電源電圧が直接加わらない
ので突入電流が流れず、しかも、コンデンサC₁の電圧と
全波整流回路DBの電圧とを加えた電圧がインバータ回路
IVに印加されるので、高出力化が達成できる。以下、その動作について説明する。インバータ回路IV
のスイッチング周波数は、LC直列共振回路の固有振動周
波数よりも高い（いわゆる遅相モード）とする。まず、スイッチ素子Q₁がオンした時、チョッパ回路CH
においては、全波整流回路DBの正出力端から、スイッチ
素子Q₁、ダイオードD₃、インダクタンスL₁、全波整流回
路DBの負出力端の経路で電流が流れ、インダクタンスL₁
にエネルギーが蓄えられる。このとき、インバータ回路
IVでは、コンデンサC₂の蓄積電荷が、スイッチ素子Q₁、
インダクタンスL₂、コンデンサC₃及び負荷ｌの経路で放
電される。次に、スイッチ素子Q₁がオフすると、チョッパ回路CH
では、スイッチ素子Q₁がオンしている間にインダクタン
スL₁に蓄えられていたエネルギーが、コンデンサC₁、ダ
イオードD₂,D₃を介して放出され、コンデンサC₁が充電
される。このとき、インバータ回路IVにおいては、イン
ダクタンスL₂の残留エネルギーが、コンデンサC₃及び負
荷ｌ、コンデンサC₂、コンデンサC₄、ダイオードD₂の経
路で放出される。ここで、コンデンサC₄は上記経路を構
成するためのもので、コンデンサC₁と比べると、C₁≫C₄
の関係にあり、平滑にほとんど影響しない値である。スイッチ端子Q₂がオンすると、インバータ回路IVにお
いては、全波整流回路DBの正出力端から、コンデンサ
C₂、コンデンサC₃及び負荷ｌ、インダクタンスL₂、スイ
ッチ素子Q₂、コンデンサC₁の経路で電流が流れる。最後
にスイッチ素子Q₂がオフすると、上記スイッチ素子Q₁が
オフした場合と同様に、インダクタンスL₂の残留エネル
ギーが、ダイオードD₁、コンデンサC₂、コンデンサC₃及
び負荷ｌの経路で放出される。そして次に、スイッチ素
子Q₁が再びオンされて、以下、この動作が高周波で繰り
返されるものである。第７図に上記回路の動作波形を示す。ここで、交流電
源Ｖinの電源電圧をAsinωｔ、コンデンサC₁に蓄積され
る電圧をＥとする。第７図（ａ）は、チョッパ回路CHの
出力電圧であり、直流成分Ｅと脈流成分|Asinωt|との
和の波形となり、この電圧がインバータ回路IVの入力電
圧となる。負荷出力波形は負荷ｌが抵抗の場合には、電
圧電流とも第７図（ｂ）に示すような波形となり、負荷
ｌが蛍光灯などの場合には、ランプ電流が第７図（ｂ）
に示すような波形となり、ランプ電圧は同図（ｃ）に示
すような波形となる。これは、蛍光灯に負特性があるか
らである。いずれにせよ、この回路では高周波出力の包
絡線が完全にフラットにはならず、定常成分と脈動成分
とを加え合わせた包絡線となる。そのために、スイッチ
ングレギュレータや直流安定化電源、複写機やファクシ
ミリの光源用の出力等には利用できないという欠点があ
る。また、脈動の振幅Ａに比べて、コンデンサC₁の電圧
Ｅが大きい場合には、あまり問題はないが、コンデンサ
C₁の電圧Ｅが小さくなるにつれて、完全にフラットな直
流電圧（Ａ＋Ｅ）の場合と比較して光出力などは一般に
減少するという問題がある。そこで、電源電圧の脈流成分を検出し、その信号を元
にスイッチ素子Q₁のオン信号幅を制御することが考えら
れる。その制御方法を第８図を用いて説明する。同図
（ａ）は、全波整流回路DBの出力電圧|Asinωt|を規格
化係数Ｘで割った電圧|Asinωt|/Xと基準電圧V_Aを示
す。ここで、規格化係数Ｘは分圧抵抗などを用いて、全
波整流回路DBの出力電圧を降圧するための係数である。
同図（ｂ）は、同図（ａ）に示す電圧|Asinωt|/Xを基
準電圧V_Aから差し引いた電圧（V_A−|Asinωt|/X）の波
形である。同図（ｃ）はスイッチ素子Q₁のオン信号幅を
示す波形であり、同図（ｂ）に示す電圧の瞬時値に比例
したオン信号幅としている。すなわち、脈流電圧の山の
部分ではスイッチ素子Q₁のオンデュティを小さくし、谷
の部分ではスイッチ素子Q₁のオンデュティを大きくする
ように制御するものである。ここで、オンデュティと
は、（オン期間）／（オン期間＋オフ期間）を意味す
る。上記の制御を行った場合のチョッパ回路CHの出力波形
及びインバータ回路IVの出力波形を、それぞれ第９図
（ａ），（ｂ）に示す。同図に示すように、この場合に
おいても完全にフラットな出力波形は得られない。その
理由は、スイッチ素子Q₁がオンした時、インダクタンス
L₁には脈流電圧分のみが印加されるため、脈流成分の谷
の部分（例えば０（Ｖ）の部分）では、スイッチ素子Q₁
のオンデュティが大きくても、インダクタンスL₁にはエ
ネルギーが蓄えられないからである。すなわち、脈流成
分の谷の部分でスイッチ素子Q₁のオンデュティを大きく
したからといって、コンデンサC₁の電圧Ｅが上がるとい
うものではなく、出力波形をある程度フラットにするこ
とはできても、完全にフラットにすることはできない。（発明の目的）本発明は上述のような点に鑑みてなされたものであ
り、その目的とするところは、高入力力率で高出力化を
達成でき、突入電流がなく、しかも、出力波形が完全に
フラットになる電源回路を提供することにある。（発明の開示）本発明に係る電源回路にあっては、上記の目的を達成
するために、第１図に示すように、交流電源Ｖinと、交
流電源Ｖinに入力端を接続された全波整流回路DBと、全
波整流回路DBの出力端に第１のスイッチ素子Q₁を介して
接続され第１のスイッチ素子Q₁のオン時にエネルギーを
蓄えられるインダクタンスL₁と、インダクタンスL₁の両
端にダイオードD₂,D₃を介して接続され第１のスイッチ
素子Q₁のオフ時にインダクタンスL₁からの電流で充電さ
れるコンデンサC₁と、第１のスイッチ素子Q₁と第２のス
イッチ素子Q₂との直列回路を、前記全波整流回路DBの出
力端とコンデンサC₁の直列回路に並列接続され、いずれ
かのスイッチ素子Q₁の両端電圧を結合コンデンサC₂を介
して負荷ｌに印加して成るインバータ回路と、全波整流
回路DBの出力端に得られる脈流電圧が高くなるにつれて
第１のスイッチ素子Q₁のオンデュティを小さくすると共
に、第２のスイッチ素子Q₂のオンデュティを大きくする
ように制御する制御回路とを有して成ることを特徴とす
るものである。つまり、本発明にあっては、第６図の従来例回路にお
いて、チョッパ回路CHのスイッチ素子Q₁のオンデュティ
を変化させると共に、インバータ回路IVのスイッチ素子
Q₂のオンデュティをも変化させているものである。その
オンデュティの制御方式を第３図により説明する。第３
図（ａ）は、交流電源Ｖinを全波整流した脈流波形を示
す。この脈流波形の山の部分では、同図（ｂ）に示すよ
うに、スイッチ素子Q₁のオンデュティを小さくすると共
に、同図（ｃ）に示すように、スイッチ素子Q₂のオンデ
ュティを大きくするように制御する。また、前記脈流波
形の谷の部分では、同図（ｄ）に示すように、スイッチ
素子Q₁のオンデュティを大きくすると共に、同図（ｅ）
に示すように、スイッチ素子Q₂のオンデュティを小さく
するように制御する。要するに、脈流波形の山の部分で
は、スイッチ素子Q₁のオンデュティを小さくすることに
より、コンデンサC₁の電圧を下げると共に、スイッチ素
子Q₂のオン期間をスイッチ素子Q₁のオン期間とアンバラ
ンスにすることにより、インバータ回路IVの出力を抑え
るように制御するものであり、脈流波形の谷の部分では
逆の制御を行うものである。ここで、スイッチング周波
数は一定である。インバータ回路IVにおいて、スイッチ素子Q₁のオン期
間と、スイッチ素子Q₂のオン期間を、第３図（ｂ），
（ｃ）に示すようにアンバランスにすることにより、出
力を抑えられるという原理について、第４図を用いて簡
単に説明する。第４図に示す回路において、スイッチ素
子Q₁,Q₂のオン期間を第５図（ａ），（ｂ）に示すよう
に等しく制御すると、スイッチ素子Q₁の両端電圧e₁、コ
ンデンサC₂の両端電圧e₂、負荷ｌへの印加電圧e₂の波形
は、第５図（ｃ），（ｄ）に示すようになる。また、ス
イッチ素子Q₁,Q₂のオン期間を第５図（ｅ），（ｆ）に
示すようにアンバランスとなるように制御すると、同図
（ｇ）に示すように、コンデンサC₂に分担される直流電
圧e₂が高くなり、負荷ｌへの印加電圧e₃は同図（ｈ）に
示すようになる。この出力波形は、同図（ｄ）の出力波
形と比較すると、実効値が小さくなっていることが分か
る。したがって、スイッチ素子Q₁,Q₂のオン期間をアン
バランスにすることにより、出力を抑えることができる
（詳しくは特願昭60−113716号参照）。このように、スイッチ素子Q₁,Q₂のオンデュティを制
御することにより、従来例で示した、ある程度平滑され
た電源回路の出力波形（第９図（ａ））に対して、イン
バータ回路IVの出力波形の包絡線を完全にフラットにす
ることができる。それは、インバータ回路IVの上記制御
により、第９図（ａ）に示す出力波形における低い電圧
部分ではインバータ回路IVの高周波出力を増大させ、高
い電圧部分ではインバータ回路IVの高周波出力を抑える
ように制御することができるからである。以下、本発明の実施例について説明する。実施例第１図は本発明の一実施例に係る電源回路の回路図で
ある。本実施例において、主回路の構成については、第
６図従来例と同じであるので、第６図従来例と同一の機
能を有する要素には同一の符号を付して重視する説明は
省略する。スイッチ素子Q₁,Q₂はバイポーラトランジス
タよりなり、その制御回路は、駆動回路1,2と、脈流波
形検出回路３と、三角波発生回路４と、オンデュティ設
定回路５と、デッドオフタイム設定用のパルス回路６
と、切替回路７よりなる。以下、各回路の構成について説明する。脈流波形検出
回路３は、全波整流回路DBの出力電圧を分圧して検出電
圧を得る抵抗R₁,R₂と、コンデンサC₁の両端電圧Ｅを分
圧して基準電圧を得る抵抗R₃,R₄と、各分圧抵抗にて得
られた検出電圧と基準電圧とを差動増幅するオペアンプ
OP（例えば、NEC製μPC1251）と、その付属抵抗R₅,R₆,R
₇よりなる。抵抗R₁,R₂の直列回路は、全波整流回路DBの
直流出力端に接続されている。また、抵抗R₃,R₄の直列
回路は、コンデンサC₁の両端に接続されている。抵抗
R₁,R₂の接続点は、抵抗R₅を介してオペアンプOPの非反
転入力端子に接続されている。抵抗R₃,R₄の接続点は、
抵抗R₆を介してオペアンプOPの反転入力端子に接続され
ている。オペアンプOPの出力端子は、帰還抵抗R₇を介し
て反転入力端子に接続されている。三角波発生回路４は、汎用のタイマーIC（例えば、シ
グネティックス製NE555）tmを含む。このタイマーICは
周知のように、トリガ端子（２番ピン）が（1/3）Vcc以
下になると、トリガされて出力端子（３番ピン，図示せ
ず）が“High"レベルとなり、放電端子（７番ピン）は
高インピーダンスとなる。また、スレショルド端子（６
番ピン）が（2/3）Vccになると出力端子（３番ピン）が
“Low"レベルとなり、放電端子（７番ピン）も“Low"レ
ベルとなる。電源端子（８番ピン）とアース端子（１番
ピン）は、制御部電源電圧Vccに接続されており、リセ
ット端子（４番ピン）は、電源ラインに接続され、周波
数制御端子（５番ピン）は、デカップリングコンデンサ
C₆を介してアースラインに接続されている。タイマーIC
tmの時定数回路を構成するコンデンサC₅の一端はアース
ラインに接続され、他端は、タイマーICtmのトリガ端子
（２番ピン）とスレショルド端子（６番ピン）と放電端
子（７番ピン）に接続されている。トランジスタQ₃,Q₄は各エミッタを制御部電源電圧Vcc
に接続され、各ベースを共通接続されて、カレントミラ
ー回路を構成しており、抵抗R₈を介してトラジスタQ₃に
流れるのと同じ電流を、トランジスタQ₄を介してコンデ
ンサC₅にも流す。したがって、コンデンサC₅は定電流で
充電され、その両端電圧V_Qは直線的に増加する。コンデ
ンサC₅の電圧V_Qが（2/3）Vccに達すると、タイマーICtm
の放電端子（７番端子）が“Low"レベルとなり、コンデ
ンサC₅の充電電荷は放電される。これによって、コンデ
ンサC₅の電圧が（1/3）Vcc以下となり、タイマーICtmは
トリガされて、放電端子（７番端子）は高インピーダン
ス状態となる。以下、同じ動作を繰り返し、このタイマ
ーICtmの発振周波数は抵抗R₈とコンデンサC₅の時定数で
決定される。オンデュティ設定回路５は、スイッチ素子Q₁,Q₂のオ
ンデュティを設定する回路であり、CPはコンパレータ
（例えば、NEC製μPC272）である。コンパレータCPのマ
イナス側入力端子には、抵抗R₉を介して、脈流波形検出
回路３におけるオペアンプOPの出力電圧V_Pが印加されて
いる。また、コンパレータCPのプラス側入力端子には、
三角波発生回路４におけるコンデンサC₅の電圧V_Qが印加
されている。コンパレータCPの出力端子は、抵抗R₁₀を
介して制御部電源電圧Vccに接続されている。コンデン
サC₅の電圧V_Qが電圧V_Pよりも小さいときには、コンパレ
ータCPの出力端子はアースラインと短絡されており、該
出力端子の電圧V_Rが“Low"レベルである。コンデンサC₅
の電圧V_Qが電圧V_Pを越えると、コンパレータCPの出力端
子はアースラインから開放された状態となり、該出力端
子の電圧V_Rは“High"レベルとなる。この電圧V_Rが“Hig
h"レベルである期間によって、スイッチ素子Q₁のオン期
間の幅が決まる。デッドオフタイム設定用のパルス回路６は、NOT回路N
₁〜N₆と、コンデンサC₇,C₈、抵抗R₁₁,R₁₂、及びAND回路
G₁よりなり、スイッチ素子Q₁,Q₂が同時にオフとなるデ
ッドオフタイムを設定している。オンデュティ設定回路
５の出力電圧V_Rは、NOT回路N₁に入力されている。NOT回
路N₁の出力はNOT回路N₂,N₃に入力されている。NOT回路N
₂の出力は、コンデンサC₇の一端に接続されている。コ
ンデンサC₇の他端は抵抗R₁₁を介して制御部電源電圧Vcc
に接続されると共に、NOT回路N₄の入力に接続されてい
る。NOT回路N₄の出力は、NOT回路N₅にて反転されて、AN
D回路G₁の一方の入力となっている。NOT回路N₃の出力
は、コンデンサC₈の一端に接続されている。コンデンサ
C₈の他端は抵抗R₁₂を介してアースレベルに接続される
と共に、NOT回路N₆の入力に接続されている。NOT回路N₆
の出力は、AND回路G₁の他方の入力となっている。切替回路７は、NOT回路N₇〜N₉と、コンデンサC₉,C₁₀,
NAND回路G₂,G₃よりなり、スイッチ素子Q₁,Q₂を交互にオ
ンさせる信号を発生する。NOT回路N₁の出力は、切替回
路７におけるNAND回路G₃の一方の入力に接続されると共
に、NOT回路N₇を介してNAND回路G₂の一方の入力に接続
されている。NAND回路G₂,G₃の他方の入力には、AND回路
G₁の出力が接続されている。NAND回路G₂の出力はコンデ
ンサC₉の一端に接続されると共に、NOT回路N₈の入力に
接続されている。コンデンサC₉の他端はアースレベルに
接続されている。NOT回路N₈の出力は、駆動回路１に入
力され、駆動回路１の出力によりスイッチ素子Q₁がスイ
ッチングされる。一方、NAND回路G₃の出力はコンデンサ
C₁₀の一端に接続されると共に、NOT回路N₉の入力に接続
されている。コンデンサC₁₀の他端はアースレベルに接
続されている。NOT回路N₉の出力は、駆動回路２に入力
され、駆動回路２の出力によりスイッチ素子Q₂がスイッ
チングされる。第２図は上記回路の動作波形図であり、同図（ａ）は
脈流波形検出回路３の出力電圧V_Pと三角波発生回路４の
出力電圧V_Qの波形、同図（ｂ）はオンデュティ設定回路
５の出力電圧V_Rの波形、同図（ｃ）はコンデンサC₇と抵
抗R₁₁で決まるデッドオフ信号の波形、同図（ｄ）はコ
ンデンサC₈と抵抗R₁₂で決まるデッドオフ信号の波形、
同図（ｅ），（ｆ）はスイッチ素子Q₁,Q₂のオン信号の
波形を夫々示している。以下、第２図（ａ）〜（ｆ）を参照しながら、制御回
路の動作について説明する。ここでは、説明の都合上、
第２図（ａ）に示すように、脈流波形検出回路３の脈流
検出電圧V_Pが略一定である瞬間を考える。上述のよう
に、三角波発生回路４においては、コンデンサC₅と抵抗
R₈の時定数によって決まる一定の発振周波数で三角波電
圧V_Qを発生している。三角波電圧V_Qが脈流検出電圧V_Pよ
りも低いときには、コンパレータCPの出力電圧V_Rは“Lo
w"レベルであり、三角波電圧V_Qが脈流検出電圧V_P以上と
なったときには、コンパレータCPの出力電圧V_Rは“Hig
h"レベルとなる（第２図（ｂ）参照）。今、コンパレータCPの出力電圧V_Rが“High"レベルか
ら“Low"レベルに変化したとすると、NOT回路N₂の出力
が“High"レベルから“Low"レベルに変化し、コンデン
サC₇を介して、NOT回路N₄の入力が"Low"レベルとなり、
その出力は“High"レベルとなる。その後、コンデンサC
₇と抵抗R₁₁の時定数で決まる時間後にNOT回路N₄の入力
はスレショルドレベルを越え、このとき、NOT回路N₄の
出力は“Low“レベルに戻る。したがって、NOT回路N₄の
出力は、コンパレータCPの出力電圧V_Rが“High"レベル
から“Low"レベルに変化してからコンデンサC₇と抵抗R
₁₁の時定数で決まる所定時間だけ“High"レベルとな
り、その後、“Low"レベルに戻る。この動作によって決
まるデッドオフ信号は、第２図（ｃ）に示すようにな
る。また、NOT回路N₅の出力は、このデッドオフ信号を
反転した出力となる。次に、コンパレータCPの出力電圧V_Rが“Low"レベルか
ら“High"レベルに変化したとすると、NOT回路N₃の出力
が“Low"レベルから“High"レベルに変化し、コンデン
サC₈を介して、NOT回路N₆の入力が“High"レベルとな
り、その出力は“Low"レベルとなる。その後、コンデン
サC₈と抵抗R₁₂の時定数で決まる時間後にNOT回路N₅の入
力はスレショルドレベル以下となり、このとき、NOT回
路N₆の出力は“High"レベルに戻る。したがって、NOT回
路N₆の出力は、コンパレータCPの出力電圧V_Rが“Low"レ
ベルから“High"レベルに変化してコンデンサC₈と抵抗R
₁₂の時定数で決まる所定時間だけ"Low"レベルとなり、
その後、“High"レベルに戻る。この動作によって決ま
るデッドオフ信号（NOT回路N₆の出力とは逆相）は、第
２図（ｄ）に示すようになる。 AND回路G₁の各入力には、NOT回路N₅の出力とNOT回路N
₆の出力とが接続されているので、AND回路G₁の出力は、
第２図（ｃ），（ｄ）に示すデッドオフ信号の発生期間
中は"Low"レベルとなり、その他の期間中は“High"レベ
ルとなる。このAND回路G₁の出力は、切替回路７におけ
る各AND回路G₂,G₃に入力されているので、デッドオフ信
号の発生期間中は、NAND回路G₂,G₃は信号が通過できな
い状態となり、このため、スイッチ素子Q₁,Q₂は共にオ
フとなる。デッドオフ信号の発生していない期間においては、コ
ンパレータCPの出力電圧V_Rが“High"レベルのときに
は、NOT回路N₁の出力が“Low"レベル、NOT回路N₇の出力
が“High"レベル、NAND回路G₂の出力が“Low"レベル、N
OT回路N₈の出力が"High"レベルとなるので、駆動回路１
を介して、スイッチ素子Q₁がオン状態とされる。このス
イッチ素子Q₁のオン信号は、第２図（ｅ）に示すように
なる。逆に、コンパレータCPの出力電圧V_Rが“Low"レベルの
ときには、NOT回路N₁の出力が“High"レベル、NAND回路
G₃の出力が“Low"レベル、NOT回路N₉の出力が“High"レ
ベルとなるので、駆動回路２を介して、スイッチ素子Q₂
がオン状態とされる。このスイッチ素子Q₂のオン信号
は、第２図（ｆ）に示すようになる。ここで、脈流波形検出回路３の脈流検出電圧V_Pが高く
なると、三角波電圧V_Qが脈流検出電圧V_Pを越えている期
間が短くなるので、コンパレータCPの出力電圧V_Rが“Hi
gh"レベルである期間、換言すれば、スイッチ素子Q₁の
オン期間は短くなる。このとき、三角波発生回路４の発
振周波数は一定であるので、コンパレータCPの出力電圧
V_Rが“Low"レベルである期間、換言すれば、スイッチ素
子Q₂のオン期間は長くなる。したがって、全波整流回路
DBから出力される脈流電圧が高くなるにつれて、スイッ
チ素子Q₁のオン期間は短くなり、スイッチ素子Q₂のオン
期間は長くなるものである。同様に、全波整流回路DBか
ら出力される脈流電圧が低くなるにつれて、スイッチ素
子Q₁のオン期間は長くなり、スイッチ素子Q₂のオン期間
は短くなるものである。なお、第１図の実施例回路において、コンデンサC₅と
抵抗R₈による時定数を制御して、発振周波数をも変化さ
せるようにすれば、出力波形をフラットにする制御をさ
らに容易に行うことができる。また、実施例回路においては、スイッチ素子Q₁,Q₂と
して、バイポーラトランジスタを例示したが、電力用の
MOSFETを用いても良い。（発明の効果）本発明は上述のように、第１のスイッチ素子のオンデ
ュティに応じた電圧が充電されるコンデンサの電圧と全
波整流回路の出力電圧とを加えた電圧を、第１及び第２
のスイッチ素子の直列回路に印加し、いずれかのスイッ
チ素子の両端電圧を結合コンデンサを介して負荷に印加
するようにしたインバータ回路において、全波整流回路
の出力端に得られる脈流電圧が高くなるにつれて第１の
スイッチ素子のオンデュティを小さくすると共に、第２
のスイッチ素子のオンデュティを大きくするように制御
したので、負荷への出力波形の包絡線が完全にフラット
になるように制御することができるという効果がある。

【図面の簡単な説明】第１図は本発明の一実施例に係る電源回路の回路図、第
２図及び第３図は同上の動作波形図、第４図は本発明の
原理説明のための回路図、第５図は同上の動作波形図、
第６図は従来例の回路図、第７図乃至第９図は同上の動
作波形図である。Ｖinは交流電源、DBは全波整流回路、Q₁,Q₂はスイッチ
素子、D₂,D₃はダイオード、L₁はインダクタンス、C₁,C₂
はコンデンサ、ｌは負荷である。

Claims

(57)【特許請求の範囲】１．交流電源と、交流電源に入力端を接続された全波整
流回路と、全波整流回路の出力端に第１のスイッチ素子
を介して接続され第１のスイッチ素子のオン時にエネル
ギーを蓄えられるインダクタンスと、インダクタンスの
両端にダイオードを介して接続され第１のスイッチ素子
のオフ時にインダクタンスからの電流で充電されるコン
デンサと、第１のスイッチ素子と第２のスイッチ素子と
の直列回路を、前記全波整流回路の出力端とコンデンサ
の直列回路に並列接続され、いずれかのスイッチ素子の
両端電圧を結合コンデンサを介して負荷に印加して成る
インバータ回路と、全波整流回路の出力端に得られる脈
流電圧が高くなるにつれて第１のスイッチ素子のオンデ
ュティを小さくすると共に、第２のスイッチ素子のオン
デュティを大きくするように制御する制御回路とを有し
て成ることを特徴とする電源回路。