JP3379596B2 - インバータ回路 - Google Patents
インバータ回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、例えば放電灯を点灯
するために用いられ、スイッチング素子としてＦＥＴや
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を使
用し、直流電力を交流電力に変換する定電流型インバー
タ回路に関する。
するために用いられ、スイッチング素子としてＦＥＴや
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を使
用し、直流電力を交流電力に変換する定電流型インバー
タ回路に関する。
【０００２】
【従来の技術】図４に提案されているこの種のインバー
タ回路を示す。トランス１１の１次巻線１２の中点はチ
ョークコイル１３を通じて整流回路１４の一方の出力端
１５に接続され、１次巻線１２の両端はスイッチング素
子、例えばＦＥＴ１６、１７を通じて整流回路１４の他
方の出力端１８に接続される。１次巻線１２の両端間に
共振用コンデンサ１９が接続され、トランス１１の帰還
巻線２１の両端はＦＥＴ１６、１７の制御電極、つまり
ゲートにそれぞれ接続される。
タ回路を示す。トランス１１の１次巻線１２の中点はチ
ョークコイル１３を通じて整流回路１４の一方の出力端
１５に接続され、１次巻線１２の両端はスイッチング素
子、例えばＦＥＴ１６、１７を通じて整流回路１４の他
方の出力端１８に接続される。１次巻線１２の両端間に
共振用コンデンサ１９が接続され、トランス１１の帰還
巻線２１の両端はＦＥＴ１６、１７の制御電極、つまり
ゲートにそれぞれ接続される。
【０００３】チョークコイル１３の一端、この例では１
次巻線１２側の端がダイオード２２を通じ、更に抵抗器
２３を通じて定電圧回路２４に接続され、定電圧回路２
４の両端に抵抗器２５、２６の直列回路と、抵抗器２
７、２８の直列回路とが接続され、抵抗器２５、２６の
接続点はＦＥＴ１６のゲートに接続され、抵抗器２７、
２８の接続点はＦＥＴ１７のゲートに接続される。なお
定電圧回路２４は、例えば抵抗器２３のダイオード２２
と反対側の端と、整流回路１４の出力端１８との間にコ
ンデンサ２９が接続され、コンデンサ２９と抵抗器２３
の接続点に抵抗器３１の一端が接続され、その抵抗器３
１の他端と整流回路１４の出力端１８との間にツェナー
ダイオード３２が接続され、更に必要に応じてツェナー
ダイオード３２の両端にコンデンサ３３が接続される。
このツェナーダイオード３２の両端電圧が定電圧回路２
４の出力電圧となる。またこの例においては、整流回路
１４として全波整流回路が用いられた場合である。
次巻線１２側の端がダイオード２２を通じ、更に抵抗器
２３を通じて定電圧回路２４に接続され、定電圧回路２
４の両端に抵抗器２５、２６の直列回路と、抵抗器２
７、２８の直列回路とが接続され、抵抗器２５、２６の
接続点はＦＥＴ１６のゲートに接続され、抵抗器２７、
２８の接続点はＦＥＴ１７のゲートに接続される。なお
定電圧回路２４は、例えば抵抗器２３のダイオード２２
と反対側の端と、整流回路１４の出力端１８との間にコ
ンデンサ２９が接続され、コンデンサ２９と抵抗器２３
の接続点に抵抗器３１の一端が接続され、その抵抗器３
１の他端と整流回路１４の出力端１８との間にツェナー
ダイオード３２が接続され、更に必要に応じてツェナー
ダイオード３２の両端にコンデンサ３３が接続される。
このツェナーダイオード３２の両端電圧が定電圧回路２
４の出力電圧となる。またこの例においては、整流回路
１４として全波整流回路が用いられた場合である。
【０００４】全波整流回路１４の入力側に商用電源３４
が接続され、これより図５Ａに示すような交流電圧が整
流回路１４に印加され、その整流回路１４の出力端１
５、１８間に図５Ｂに示すような全波整流出力が得られ
る。この整流出力はチョークコイル１３、ダイオード２
２を通じて定電圧回路２４に供給され、その定電圧回路
の出力によってＦＥＴ１６、１７に対し適性バイアス電
圧が与えられるようになると、ＦＥＴ１６、１７のゲー
ト、ソース間のしきい値電圧のばらつきにより、そのし
きい値電圧の小さい方のＦＥＴが先にオンになる。例え
ばＦＥＴ１６がオンになったとすると、整流回路１４か
らチョークコイル１３、１次巻線１２、ＦＥＴ１６を通
じて電流が流れると同時に、１次巻線１２及び共振用コ
ンデンサ１９の共振回路に共振電流が流れる。この共振
電流にもとづく電圧がトランス１１の帰還コイル２１に
正帰還されて、ＦＥＴ１６がオン状態を、ＦＥＴ１７が
オフ状態を続け、前記共振電流が反転するようになる
と、ＦＥＴ１６のゲート電圧がそのしきい値電圧以下と
なり、ＦＥＴ１６がオフとなり、ＦＥＴ１７のゲート電
圧がそのしきい値電圧以上となってオンとなり、ＦＥＴ
１７を流れる電流により共振電流が流れ、以下同様に動
作して発振状態になる。この発振は図５Ｃに示すように
各整流半サイクルごとに発生する。トランス１１の２次
巻線３５に、例えば放電管３６が負荷として接続され、
この２次巻線３５の電圧が放電管３６の放電電圧になる
と、発振電流が図５Ｄに示すように流れる。
が接続され、これより図５Ａに示すような交流電圧が整
流回路１４に印加され、その整流回路１４の出力端１
５、１８間に図５Ｂに示すような全波整流出力が得られ
る。この整流出力はチョークコイル１３、ダイオード２
２を通じて定電圧回路２４に供給され、その定電圧回路
の出力によってＦＥＴ１６、１７に対し適性バイアス電
圧が与えられるようになると、ＦＥＴ１６、１７のゲー
ト、ソース間のしきい値電圧のばらつきにより、そのし
きい値電圧の小さい方のＦＥＴが先にオンになる。例え
ばＦＥＴ１６がオンになったとすると、整流回路１４か
らチョークコイル１３、１次巻線１２、ＦＥＴ１６を通
じて電流が流れると同時に、１次巻線１２及び共振用コ
ンデンサ１９の共振回路に共振電流が流れる。この共振
電流にもとづく電圧がトランス１１の帰還コイル２１に
正帰還されて、ＦＥＴ１６がオン状態を、ＦＥＴ１７が
オフ状態を続け、前記共振電流が反転するようになる
と、ＦＥＴ１６のゲート電圧がそのしきい値電圧以下と
なり、ＦＥＴ１６がオフとなり、ＦＥＴ１７のゲート電
圧がそのしきい値電圧以上となってオンとなり、ＦＥＴ
１７を流れる電流により共振電流が流れ、以下同様に動
作して発振状態になる。この発振は図５Ｃに示すように
各整流半サイクルごとに発生する。トランス１１の２次
巻線３５に、例えば放電管３６が負荷として接続され、
この２次巻線３５の電圧が放電管３６の放電電圧になる
と、発振電流が図５Ｄに示すように流れる。
【０００５】
【発明が解決しようとする課題】ＦＥＴのゲート電圧に
対するドレイン電流特性は図５Ｅに示すように、ある電
圧ＶG1を越えると急にドレイン電流が流れだす、ＦＥＴ
１６、１７のゲートバイアスとしては、このゲート電圧
に対するドレイン電流特性の曲がり角付近に設定され
る。発振起動時の電源電圧が不安定な状態において、こ
のゲートバイアスがゲート電圧−ドレイン電流特性の曲
がりはじめＶG1の位置にあれば、不安定時において両Ｆ
ＥＴ１６、１７が同時にオンとなってもドレイン電流は
小さく抑えられ、スパイク電圧は発生しないが、前記ゲ
ート電圧ドレイン電流特性の曲がり角より少しバイアス
が大きく、図に示す特性曲線がある程度立ち上がったＶ
G2の点に設定されると電源電圧不安定時に両ＦＥＴ１
６、１７が同時にオンとなって、スパイク電圧が現れ、
つまり大きな電流がスパイク的に現れる。望ましいゲー
トバイアスの許容範囲は約０．５Ｖ程度の範囲しかない
が、実際のＦＥＴのゲートしきい値電圧のばらつき幅は
３Ｖ程度とかなり大きく、従って、ゲートバイアスがＶ
G2のような、ある程度立ち上がった所に設定されること
がある。
対するドレイン電流特性は図５Ｅに示すように、ある電
圧ＶG1を越えると急にドレイン電流が流れだす、ＦＥＴ
１６、１７のゲートバイアスとしては、このゲート電圧
に対するドレイン電流特性の曲がり角付近に設定され
る。発振起動時の電源電圧が不安定な状態において、こ
のゲートバイアスがゲート電圧−ドレイン電流特性の曲
がりはじめＶG1の位置にあれば、不安定時において両Ｆ
ＥＴ１６、１７が同時にオンとなってもドレイン電流は
小さく抑えられ、スパイク電圧は発生しないが、前記ゲ
ート電圧ドレイン電流特性の曲がり角より少しバイアス
が大きく、図に示す特性曲線がある程度立ち上がったＶ
G2の点に設定されると電源電圧不安定時に両ＦＥＴ１
６、１７が同時にオンとなって、スパイク電圧が現れ、
つまり大きな電流がスパイク的に現れる。望ましいゲー
トバイアスの許容範囲は約０．５Ｖ程度の範囲しかない
が、実際のＦＥＴのゲートしきい値電圧のばらつき幅は
３Ｖ程度とかなり大きく、従って、ゲートバイアスがＶ
G2のような、ある程度立ち上がった所に設定されること
がある。
【０００６】このように不安定が生じるのはドレイン電
圧が低い状態であって、従ってこのような状態が無いよ
うにすればよいが、つまり整流回路１４の出力端１５、
１８間に接続するコンデンサ３７の容量を大きくすれ
ば、最初の電源投入時にのみ不安定な状態となり、１回
だけスパイク電流が流れる恐れがあるだけである。しか
しこのコンデンサ３７の容量を大きくするとコンデンサ
の充電突入電流のため入力力率が悪くなる問題が生じ
る。また、このコンデンサ３７の容量が大きいと放電管
３６の輝度を制御するため、入力する交流の流通角を制
御するような調光器を用いても、その作用をしなくな
る。この為、通常はコンデンサ３７としては雑音を除く
ための非常に容量の小さいものが用いられ、この為、図
４Ｃに示すように入力交流電圧の半波ごとに、整流回路
１４の出力は０点に近い、即ちＦＥＴのしきい値電圧以
下のレベルとなり、発振がおこらない区間が現れ、入力
交流電圧の各半サイクルごとに発振の起動、停止が繰り
返され、その各発振開始時の電源不安定領域で、図５Ｄ
に示すようにスパイク電流３８が各半サイクルごとに生
じることがあった。このようなスパイク電流が生じる
と、ＦＥＴが発熱し効率が悪くなり、場合によっては破
壊する恐れもあった。よって、このような恐れのない、
余裕の大きなスイッチング素子を使用する必要があり、
それだけ高価なものとなっていた。
圧が低い状態であって、従ってこのような状態が無いよ
うにすればよいが、つまり整流回路１４の出力端１５、
１８間に接続するコンデンサ３７の容量を大きくすれ
ば、最初の電源投入時にのみ不安定な状態となり、１回
だけスパイク電流が流れる恐れがあるだけである。しか
しこのコンデンサ３７の容量を大きくするとコンデンサ
の充電突入電流のため入力力率が悪くなる問題が生じ
る。また、このコンデンサ３７の容量が大きいと放電管
３６の輝度を制御するため、入力する交流の流通角を制
御するような調光器を用いても、その作用をしなくな
る。この為、通常はコンデンサ３７としては雑音を除く
ための非常に容量の小さいものが用いられ、この為、図
４Ｃに示すように入力交流電圧の半波ごとに、整流回路
１４の出力は０点に近い、即ちＦＥＴのしきい値電圧以
下のレベルとなり、発振がおこらない区間が現れ、入力
交流電圧の各半サイクルごとに発振の起動、停止が繰り
返され、その各発振開始時の電源不安定領域で、図５Ｄ
に示すようにスパイク電流３８が各半サイクルごとに生
じることがあった。このようなスパイク電流が生じる
と、ＦＥＴが発熱し効率が悪くなり、場合によっては破
壊する恐れもあった。よって、このような恐れのない、
余裕の大きなスイッチング素子を使用する必要があり、
それだけ高価なものとなっていた。
【０００７】
【課題を解決するための手段】請求項１の発明によれ
ば、定電圧回路の正側の出力端は順方向ダイオードを通
じて１次巻線の中点に接続される。
ば、定電圧回路の正側の出力端は順方向ダイオードを通
じて１次巻線の中点に接続される。
【０００８】請求項２の発明によれば、整流回路の両端
間に抵抗器及びコンデンサの直列回路が接続され、その
抵抗器と並列にダイオードがそのアノードを整流回路の
正側として接続される。
間に抵抗器及びコンデンサの直列回路が接続され、その
抵抗器と並列にダイオードがそのアノードを整流回路の
正側として接続される。
【０００９】
【実施例】図１Ａに請求項１の発明の実施例を示し、図
４と対応する部分に同一符号を付けてある。この発明に
おいては定電圧回路２４の正側の出力端はダイオード４
１を通じて１次巻線１２の中点に接続される。ダイオー
ド４１は、そのアノード側が定電圧回路２４側とされ
る。この場合定電圧回路２４の出力側のコンデンサ３３
は省略される。
４と対応する部分に同一符号を付けてある。この発明に
おいては定電圧回路２４の正側の出力端はダイオード４
１を通じて１次巻線１２の中点に接続される。ダイオー
ド４１は、そのアノード側が定電圧回路２４側とされ
る。この場合定電圧回路２４の出力側のコンデンサ３３
は省略される。
【００１０】このような構成によれば図１Ｂに示すよう
に入力交流電圧ＶI に対して、その整流出力電圧がＶD
となり、このとき定電圧回路２４の電圧Ｖ Bi の正側出力
端から、そのＦＥＴ１６、１７のバイアス電圧ＶGBより
も、１次巻線１２の中点電圧、つまりＦＥＴ１６、１７
のドレイン電圧が下がると、ダイオード４１を介して１
次巻線１２の中点側に電流が流れ、従ってＦＥＴ１６、
１７のゲートバイアスもそのドレイン電圧の低下に従っ
て低下する。このように電源が不安定となる、つまりド
レイン電圧が低下する区間Ｔ1 においてはゲート電圧も
ＦＥＴのドレイン電圧よりも低い状態に下がるため、Ｆ
ＥＴにスパイク電流が流れることはない。この時の出力
電圧ＶO は図に示すような状態となり、また放電が開始
すると入力電流がＩI のように流れる。
に入力交流電圧ＶI に対して、その整流出力電圧がＶD
となり、このとき定電圧回路２４の電圧Ｖ Bi の正側出力
端から、そのＦＥＴ１６、１７のバイアス電圧ＶGBより
も、１次巻線１２の中点電圧、つまりＦＥＴ１６、１７
のドレイン電圧が下がると、ダイオード４１を介して１
次巻線１２の中点側に電流が流れ、従ってＦＥＴ１６、
１７のゲートバイアスもそのドレイン電圧の低下に従っ
て低下する。このように電源が不安定となる、つまりド
レイン電圧が低下する区間Ｔ1 においてはゲート電圧も
ＦＥＴのドレイン電圧よりも低い状態に下がるため、Ｆ
ＥＴにスパイク電流が流れることはない。この時の出力
電圧ＶO は図に示すような状態となり、また放電が開始
すると入力電流がＩI のように流れる。
【００１１】図２Ａに提案された回路例を示し、図４と
対応する部分に同一符号を付けてある。この実施例にお
いては定電圧回路２４の両出力端間にスイッチング素子
４２が接続される。この例ではトランジスタが用いら
れ、トランジスタ４２のコレクタが定電圧回路２４の正
側に接続され、エミッタが負側に接続される。また、整
流回路１４の出力が所定値、つまりＦＥＴ１６、１７の
動作が不安定となるような電圧の直前の電圧になると、
これを検出してスイッチング素子４２をオンとするよう
にされる。このため、整流回路１４の出力端１５にツェ
ナーダイオード４３のカソード側が接続され、ツェナー
ダイオード４３のアノード側がトランジスタ４４のベー
スに接続され、トランジスタ４４のベース、エミッタ間
に抵抗器４５が接続され、コレクタが抵抗器４６を通じ
てトランジスタ４２のベースに接続されるとともに抵抗
器４７を通じて定電圧回路２４の入力側に接続される。
トランジスタ４２のベース、エミッタ間に抵抗器４８が
接続される。
対応する部分に同一符号を付けてある。この実施例にお
いては定電圧回路２４の両出力端間にスイッチング素子
４２が接続される。この例ではトランジスタが用いら
れ、トランジスタ４２のコレクタが定電圧回路２４の正
側に接続され、エミッタが負側に接続される。また、整
流回路１４の出力が所定値、つまりＦＥＴ１６、１７の
動作が不安定となるような電圧の直前の電圧になると、
これを検出してスイッチング素子４２をオンとするよう
にされる。このため、整流回路１４の出力端１５にツェ
ナーダイオード４３のカソード側が接続され、ツェナー
ダイオード４３のアノード側がトランジスタ４４のベー
スに接続され、トランジスタ４４のベース、エミッタ間
に抵抗器４５が接続され、コレクタが抵抗器４６を通じ
てトランジスタ４２のベースに接続されるとともに抵抗
器４７を通じて定電圧回路２４の入力側に接続される。
トランジスタ４２のベース、エミッタ間に抵抗器４８が
接続される。
【００１２】図２Ｂに各部の電圧状態を示すように、交
流入力電圧ＶI に対し整流回路１４の出力はＶD のよう
になる。この電圧が低い、つまりＦＥＴ１６、１７が安
定な発振をしない不安定となる電圧においては、ツェナ
ーダイオード４３がオンとならずオフ状態で、従ってト
ランジスタ４４にベース電流が流れず、これはオフとな
り、よってトランジスタ４２にベース電流が流れて、ト
ランジスタ４２がオンとなり、定電圧回路２４の両端が
トランジスタ４２によって短絡され、ＦＥＴ１６、１７
にゲートバイアスを与えることができず、ＦＥＴ１６、
１７はオンとなることはできない。ＦＥＴ１６、１７が
安定に動作するような電圧に整流回路１４の出力が達す
ると、ツェナーダイオード４３が導通しトランジスタ４
４がオンとなって、トランジスタ４２がオフとなり、従
って、定電圧回路２４の出力は電圧ＶBiが発生し、この
電圧がＦＥＴ１６、１７に充分な電圧を与え、かつ、こ
の時、そのドレインに充分大きな電圧が与えられている
ため安定な発振が発生し、発振出力ＶO が得られる。ま
た、これに応じて負荷に電流が流れると電流ＩI が流れ
る。つまりツェナーダイオード４３が導通するのは、発
振開始電圧レベルより僅か高い電圧ＶI になるとオンと
なるようにされ、逆にこのＶI 以下になるとトランジス
タ４２がオンとなって発振ができないようにされる。従
って、発振不安定の期間Ｔ1 においてはバイアス電圧が
ＦＥＴ１６、１７に与えられず、発振不能な状態となっ
てスパイク電流の発生は生じない。
流入力電圧ＶI に対し整流回路１４の出力はＶD のよう
になる。この電圧が低い、つまりＦＥＴ１６、１７が安
定な発振をしない不安定となる電圧においては、ツェナ
ーダイオード４３がオンとならずオフ状態で、従ってト
ランジスタ４４にベース電流が流れず、これはオフとな
り、よってトランジスタ４２にベース電流が流れて、ト
ランジスタ４２がオンとなり、定電圧回路２４の両端が
トランジスタ４２によって短絡され、ＦＥＴ１６、１７
にゲートバイアスを与えることができず、ＦＥＴ１６、
１７はオンとなることはできない。ＦＥＴ１６、１７が
安定に動作するような電圧に整流回路１４の出力が達す
ると、ツェナーダイオード４３が導通しトランジスタ４
４がオンとなって、トランジスタ４２がオフとなり、従
って、定電圧回路２４の出力は電圧ＶBiが発生し、この
電圧がＦＥＴ１６、１７に充分な電圧を与え、かつ、こ
の時、そのドレインに充分大きな電圧が与えられている
ため安定な発振が発生し、発振出力ＶO が得られる。ま
た、これに応じて負荷に電流が流れると電流ＩI が流れ
る。つまりツェナーダイオード４３が導通するのは、発
振開始電圧レベルより僅か高い電圧ＶI になるとオンと
なるようにされ、逆にこのＶI 以下になるとトランジス
タ４２がオンとなって発振ができないようにされる。従
って、発振不安定の期間Ｔ1 においてはバイアス電圧が
ＦＥＴ１６、１７に与えられず、発振不能な状態となっ
てスパイク電流の発生は生じない。
【００１３】図３に請求項２の発明の実施例を示し、図
４と対応する部分に同一符号を付けて示す。この発明に
おいては整流回路１４の出力端１５、１８間に抵抗器５
１、コンデンサ５２の直列回路が接続される。また、抵
抗器５１と並列にダイオードが接続され、ダイオード５
３のカソード側は整流回路１４の正の出力端１５側とさ
れる。
４と対応する部分に同一符号を付けて示す。この発明に
おいては整流回路１４の出力端１５、１８間に抵抗器５
１、コンデンサ５２の直列回路が接続される。また、抵
抗器５１と並列にダイオードが接続され、ダイオード５
３のカソード側は整流回路１４の正の出力端１５側とさ
れる。
【００１４】このように構成されているため、入力交流
電圧ＶI によって整流回路１４の出力により抵抗器５１
を通じてコンデンサ５２が充電され、その交流電圧の極
性が反転されるとダイオード５３を通じて急速にコンデ
ンサ５２の電圧が放電されるが、このダイオード５３の
順抵抗降下電圧程度よりも正の出力端の電圧が下がるこ
とができず、この整流回路１４の出力電圧ＶO は斜線で
示した部分だけ抵抗器５１、ダイオード５３を省略した
従来の回路と比較して電圧の降下が生じなくなり、つま
りある程度以下の電圧には下がらなくなり、この電圧が
ほぼＦＥＴの発振保持電圧になるようにする。この時、
抵抗器５１が存在するためコンデンサ５２に対する充電
時に充電が急激に行われず、つまり突入電流が生じない
ため、力率の悪化は少ない。ただ、位相制御によって調
光をする場合は、にコンデンサ５２にある電圧が維持さ
れているため多少問題が有るが、負荷、放電等を連続点
灯や点滅制御の場合には問題がない。この場合も常にＦ
ＥＴに対しては安定な発振の電圧が与えられ、従ってス
パイク電流が発生する恐れはない。
電圧ＶI によって整流回路１４の出力により抵抗器５１
を通じてコンデンサ５２が充電され、その交流電圧の極
性が反転されるとダイオード５３を通じて急速にコンデ
ンサ５２の電圧が放電されるが、このダイオード５３の
順抵抗降下電圧程度よりも正の出力端の電圧が下がるこ
とができず、この整流回路１４の出力電圧ＶO は斜線で
示した部分だけ抵抗器５１、ダイオード５３を省略した
従来の回路と比較して電圧の降下が生じなくなり、つま
りある程度以下の電圧には下がらなくなり、この電圧が
ほぼＦＥＴの発振保持電圧になるようにする。この時、
抵抗器５１が存在するためコンデンサ５２に対する充電
時に充電が急激に行われず、つまり突入電流が生じない
ため、力率の悪化は少ない。ただ、位相制御によって調
光をする場合は、にコンデンサ５２にある電圧が維持さ
れているため多少問題が有るが、負荷、放電等を連続点
灯や点滅制御の場合には問題がない。この場合も常にＦ
ＥＴに対しては安定な発振の電圧が与えられ、従ってス
パイク電流が発生する恐れはない。
【００１５】上述のいづれにおいてもダイオード２２は
点線で示すようにチョークコイル１３の整流回路１４側
に接続してもよい。また、整流回路１４としては全波整
流のみならず半波整流回路でもよい。その他整流回路と
して電圧０期間が繰り返すようなものであった場合にこ
の発明は適用されて有効である。
点線で示すようにチョークコイル１３の整流回路１４側
に接続してもよい。また、整流回路１４としては全波整
流のみならず半波整流回路でもよい。その他整流回路と
して電圧０期間が繰り返すようなものであった場合にこ
の発明は適用されて有効である。
【００１６】
【発明の効果】以上述べたように、この発明によれば整
流回路の出力電圧がほぼ０となり、発振不安定となるよ
うな状態においては発振が停止され、あるいは連続発振
が維持され、または、そのドレイン電流に対して常にゲ
ート電圧のバイアスが下がるようにしているため、発振
の繰り返しごとに不安定なスパイク電流が出ることがな
く、従って発熱の恐れが少なく、電力損失が少なく、ス
イッチング素子として特に大きな容量のものを使用する
必要はなく安価に構成することができ、また、その入力
交流位相をトライアック等の簡単な素子で流通角を制御
して調光制御する場合にも有効に動作する。
流回路の出力電圧がほぼ０となり、発振不安定となるよ
うな状態においては発振が停止され、あるいは連続発振
が維持され、または、そのドレイン電流に対して常にゲ
ート電圧のバイアスが下がるようにしているため、発振
の繰り返しごとに不安定なスパイク電流が出ることがな
く、従って発熱の恐れが少なく、電力損失が少なく、ス
イッチング素子として特に大きな容量のものを使用する
必要はなく安価に構成することができ、また、その入力
交流位相をトライアック等の簡単な素子で流通角を制御
して調光制御する場合にも有効に動作する。
【図１】Ａは請求項１の発明の実施例を示す接続図、Ｂ
はその動作の説明に供する各部の波形図である。
はその動作の説明に供する各部の波形図である。
【図２】Ａは提案された回路例を示す接続図、Ｂはその
各部の動作例を示す波形図である。
各部の動作例を示す波形図である。
【図３】Ａは請求項２の発明の実施例を示す接続図、Ｂ
はその入力コイル電圧と整流出力電圧の例を示す図であ
る。
はその入力コイル電圧と整流出力電圧の例を示す図であ
る。
【図４】従来のインバータ回路を示す接続図。
【図５】従来のインバータ回路における問題点を説明す
るための各部の波形図、ＥはＦＥＴのゲート電圧ドレイ
ン電流特性を示す図である。
るための各部の波形図、ＥはＦＥＴのゲート電圧ドレイ
ン電流特性を示す図である。
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(56)参考文献 特開 昭60−62873（ＪＰ，Ａ)
特開 昭57−132777（ＪＰ，Ａ)
特開 昭59−37890（ＪＰ，Ａ)
特開 昭61−173494（ＪＰ，Ａ)
特開 平５−211774（ＪＰ，Ａ)
実開 昭60−178998（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 7/00 - 7/98
H05B 41/24
Claims (2)
- 【請求項１】 トランスの１次巻線の中点がチョークコ
イルを通じて整流回路の一方の出力端に接続され、 上記１次巻線の両端がそれぞれ第１、第２スイッチング
素子を通じて、上記整流回路の他方の出力端に接続さ
れ、 上記１次巻線の両端間に共振用の第１コンデンサが接続
され、 上記トランスの帰還用巻線の両端がそれぞれ上記第１、
第２スイッチング素子の制御電極に接続され、 上記チョークコイルの一端が第１ダイオード−第２コン
デンサを通じて、上記他方の出力端に接続され、 上記第２コンデンサの両端に定電圧回路が接続され、 上記定電圧回路の出力側に第１、第２抵抗器の直列回路
と、第３、第４抵抗器の直列回路とが接続され、 上記第１、第２抵抗器の接続点が、上記第１スイッチン
グ素子の制御電極に接続され、 上記第３、第４抵抗器の接続点が、上記第２スイッチン
グ素子の制御電極に接続され、 上記定電圧回路の正の出力端が順方向の第２ダイオード
を通じて、上記１次巻線の中点に接続されているインバ
ータ回路。 - 【請求項２】 トランスの１次巻線の中点がチョークコ
イルを通じて整流回路の一方の出力端に接続され、 上記１次巻線の両端がそれぞれ第１、第２スイッチング
素子を通じて、上記整流回路の他方の出力端に接続さ
れ、 上記１次巻線の両端間に共振用の第１コンデンサが接続
され、 上記トランスの帰還用巻線の両端がそれぞれ上記第１、
第２スイッチング素子の制御電極に接続され、 上記チョークコイルの一端が第１ダイオード−第２コン
デンサを通じて、上記他方の出力端に接続され、 上記第２コンデンサの両端に定電圧回路が接続され、 上記定電圧回路の出力側に第１、第２抵抗器の直列回路
と、第３、第４抵抗器の直列回路とが接続され、 上記第１、第２抵抗器の接続点が、上記第１スイッチン
グ素子の制御電極に接続され、 上記第３、第４抵抗器の接続点が、上記第２スイッチン
グ素子の制御電極に接続され、 上記整流回路の両端間に第５抵抗器及び第３コンデンサ
の直列回路が接続され、 上記第５抵抗器と並列に第２ダイオードがそのアノード
を、上記整流回路の正側として接続されたインバータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912593A JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912593A JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07163157A JPH07163157A (ja) | 1995-06-23 |
| JP3379596B2 true JP3379596B2 (ja) | 2003-02-24 |
Family
ID=17989197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30912593A Expired - Fee Related JP3379596B2 (ja) | 1993-12-09 | 1993-12-09 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3379596B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4831396B2 (ja) * | 2005-03-01 | 2011-12-07 | レシップホールディングス株式会社 | インバータトランス |
-
1993
- 1993-12-09 JP JP30912593A patent/JP3379596B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07163157A (ja) | 1995-06-23 |
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