JP2668976B2

JP2668976B2 - アーク加工用電源装置

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Publication number: JP2668976B2
Application number: JP22109988A
Authority: JP
Inventors: 晃新田
Original assignee: Daihen Corp
Current assignee: Daihen Corp
Priority date: 1988-09-02
Filing date: 1988-09-02
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPH0270383A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、商用交流電源を一度整流して直流とし、こ
の直流電源をスイツチング素子と変圧器、ダイオードを
利用したDC/DC変換回路によつてアーク溶接や溶断など
のアーク加工に適した電圧・電流特性を得るようにした
アーク加工用電源装置の新規な方式に関するものであ
る。

〔従来の技術〕

第７図に従来のアーク加工用電源装置の接続図を示
す。同図において１は交流電源であり通常商用周波の交
流電源が用いられる。２は交流電源１を整流して直流に
変換する整流回路であり、内部に簡単な平滑回路を含
む。３は整流回路２の出力をスイツチングにより高周波
交流に変換するインバータ回路であり、プツシュプル
形、ブリツジ形等の方式がある。４は変圧器でありイン
バータ回路３の出力電圧を適用する加工に適した電圧に
変換する高周波変圧器である。５は変圧器４の出力を再
び直流に変換する整流回路、６は整流回路５の出力を平
滑にするとともに溶接に適した回路時定数を与えるため
の直流リアクトル、７は電極、８は被溶接物である。９
は出力電流検出器、10は出力電流設定器、11は出力電流
設定器10の出力I_rと出力電流検出器９の出力I_fとを比較
し差信号を得る比較器、12は比較器11の出力に応じた幅
のパルスを発生するパルス幅変調器、13はパルス幅変調
器12の出力をインバータ回路３の正・負各出力用スイツ
チング素子に分配するインバータ駆動回路である。同図
の装置においては、出力電流設定器の出力信号I_rと出力
電流検出器９からの信号I_fとの差（I_r−I_f）が減少する
方向にインバータ回路３の導通時間幅が制御されるよう
にフイードバツク制御系が構成されている。

〔発明が解決しようとする課題〕

第７図に示した装置において、系を安定化するために
は、出力電流検出器９の出力信号から高周波成分を十分
に除去し、また制御系に適当な位相補償を行うことが必
要となる。このためにフイードバツク制御系の応答周波
数はパルス幅変調器12のキヤリア周波数より１桁程度低
くせざるを得ない。このことは、十分な応答速度を得よ
うとすればパルス幅変調器12のキヤリア周波数を高くす
ることが必要となることに他ならず、このためにはイン
バータ回路３を構成するスイツチング素子をより高速の
ものにしなければならないことになる。また、このよう
な電源をアーク加工に用いるときには、負荷が短絡から
開放まで高速で大きく変化し、また出力パワーケーブル
が長い場合には大きなインダクタンスがアーク負荷に直
列に加わる形となるために制御系に含まれる遅れ要素が
大きく変化するために、特定の条件のもとで最適な応答
が得られるように系の位相補償が行なわれていても、負
荷の条件が変動すれば応答にアンダーシユートやオーバ
ーシユートが生じ、このためにアーク切れやスパツタ発
生の増加を招くことになり、高速でかつ安定な制御が得
られないものであつた。

第８図は、入力信号の大小の判定に一定幅のヒステリ
シスを有する比較器を用いて直流電源をこの比較器の出
力に応じて直列トランジスタによつてON−OFF制御する
チヨツパ制御式の装置の例であり、本発明の基礎になる
ものである。

同図において、14は変圧器、15は整流回路、16は直列
トランジスタと還流ダイオードとによつて構成されたチ
ヨツパ部、17は比較器、18は比較器17の出力に応じてチ
ヨツパ部16のトランジスタをON−OFFするためのチヨツ
パ部駆動回路である。上記以外は、第７図の装置と同機
能のものに同符号を付してある。第８図において、比較
器17は出力電流検出器９の出力I_fが出力電流設定器10の
出力よりも小さい値から増加し、I_f＞I_rとなつたことを
判別して出力を反転するときの実際の出力電流I_fuと、
出力電流が減少してゆきI_f＜I_rとなつたことを判別して
出力が復帰するときの実際の出力電流I_fdとの間に若干
の幅（以後この幅をヒステリシス幅という）を有する比
較器を用いる。それ故、出力電流が小なる間（I_f＜I_fu
の間）はチヨツパ部16はONし、出力電流が増加してI_f≧
I_fuとなつた時点でチヨツパ部16がOFFし、これによつて
出力電流が回路の時定数にしたがつて減少してI_f＜I_fd
（＜I_fu）となつたときに再びONするように動作する。
出力電流はこれによつてI_fdとI_fuとの間を往復し平均電
流が設定値I_rに等しくなるように制御される。

この方式の装置は、出力電流が直列トランジスタのON
−OFFによつて直接制御されるので応答性がよく、また
動作も安定しているが、商用周波の交流を変圧器および
整流回路によつて直流に変換するものであるので、装置
が大形で大重量のものとなるのはさけられない。

〔課題を解決するための手段〕

本発明は、上記２方式の長所を組合わせたものに、さ
らに改良を加えたものである。本発明においては、商用
交流電源を直接整流して直流を得、この直流をスイツチ
ング素子、変圧器および整流回路からなるDC/DC変換回
路を介して所定の電圧の直流出力を得るものにおいて、
第８図に示したチヨツパ方式と同様のヒステリシス幅２
ΔＩを有する比較回路をフイードバツク制御系に使用
し、出力電流が増加時にはこの比較回路の出力がI_f＞
I_r、実際には（I_r＋ΔＩ）に至るまではDC/DC変換回路
のスイッチング素子を連続して導通させ、電流が増加し
てI_f＞（I_r＋ΔＩ）に達するとこれを遮断し、これによ
って出力電流が減少して比較回路の出力がI_f＜（I_r−Δ
Ｉ）になるまで遮断状態を継続する。さらに、このスイ
ッチング素子の１回の連続導通時間を一定値以下に制限
する手段を設けたものである。そして上記制限手段とし
て、DC/DC変換回路にフォワードコンバータ回路を用い
るときには、電流増加時にスイッチング素子が連続導通
すべきI_f＜（I_r＋ΔＩ）の期間において導通期間が設定
値を超えたときには比較回路の出力状態にかかわらず一
旦スイッチング素子を遮断し、かつこの遮断に至るまで
の一回の通電時間に見合う遮断時間を導通時間を直後に
設けることによって上記制限手段を実現し、DC/DC変換
回路にインバータ回路を用いるときには電流が減少して
（I_r−ΔＩ）＞I_fになる毎に正・負各出力用のスイッチ
ング素子を交互に導通させ、かつ電流が増加してI_f＞
（I_r＋ΔＩ）となったときにはすべてのスイッチング素
子を遮断するとともに、１回の導通時間が設定値を超え
たときにはすべてのスイッチング素子を遮断し、かつ正
負両半波のスイツチング素子の導通期間の間に一定の遮
断時間を設けることによつて実現したものである。

〔作用〕

本発明においては、上記のようにすることによつて直
列スイツチング素子を用いたチヨツパ式制御回路と同様
のすぐれた応答性および安定性を確保し、かつ１回の通
電時間を制限することによつて変圧器の鉄心の断面積を
小さくすることを可能とし、インバータ等の高周波変換
方式の装置と同等の小形、軽量化を実現できるものであ
る。

〔実施例〕

第１図にDC/DC変換部にフオワードコンバータを使用
したときの実施例を示す。同図において、20はヒステリ
シス幅２ΔＩを有する比較回路であり、ヒステリシス幅
の1/2の値に相当する信号ΔＩを設定するヒステリシス
幅設定器201、極性反転回路202、加算器203a,203b、比
較器204a,204b、フリツプフロツプ回路205から構成され
ている。なお、比較器としてそれ自身にある程度をヒス
テリシス幅を有するものを用いるときにはこれを比較回
路20のかわりに用いて回路を単純化することができる。
30は導通時間制限回路であり、タイマ301およびアンド
ゲート302からなる。40は遮断時間制御回路であり、タ
イマ401,405、オアゲート402、導通時間を計数する積分
回路403、比較器404、アンドゲート406,408およびフリ
ツプフロツプ回路407から構成されている。19はスイツ
チング素子駆動回路であり、ハイレベル論理信号が入力
されたときにフオワードコンバータを構成するスイツチ
ング用トランジスタ31a,31bを導通させるベース駆動電
流を出力する。スイツチング用トランジスタ31a,31bは
ダイオード32a,32b、変圧器４および出力整流用ダイオ
ード5a,5bとともにフオワードコンバータを構成してい
る。上記の他は、第７図の従来装置と同機能のものに同
符号を付して説明を省略する。ここでフリツプフロツプ
回路205および407の真理値は表１に示す通りとする。ま
た他の比較器、タイマなどの機能は以後の説明の中で順
次示す。

（上記表において、０はローベレル、１はハイレベルを
示し、またQn_-1はその直前の出力状態が保持されること
を示す。

第１図の装置の動作を第２図および第３図に示す線図
によつて説明する。

第２図は第１図の実施例における比較回路20の動作を
説明するための線図であり、第３図は導通時間制限回路
30および遮断時間制御回路40の動作を中心として第１図
の装置の動作を説明するための線図である。

第１図において、まず第２図を参照して比較回路20の
動作について説明する。加算器203aおよび203bにおいて
出力電流設定器10の出力I_rとヒステリシス幅設定器201
の出力ΔＩおよびこれを極性反転した−ΔＩとが加算さ
れて出力I_ru＝I_r＋ΔＩ（増加時基準値）およびI_r1＝I_r
−ΔＩ（減少時基準値）となり、出力I_ruは比較器204a
の負入力端子に、また出力I_r1は比較器204bの正入力端
子に供給される。比較器204a,204bの他の端子にはそれ
ぞれ出力電流検出器の出力I_fが入力され、比較器204aの
出力信号c₁はI_ru−I_f＜０、即ちI_ru＜I_fのときにハイレ
ベルとなり、一方比較器204bの出力c₂はI_f−I_r1＜０、
即ちI_r1＞I_fのときにハイレベル信号となる。この出力
信号c₁およびc₂は上記表１で示される真理値表に従つて
動作するフリツプフロツプ回路205のＳ端子およびＲ端
子に入力されて、出力電流が減少時にI_f＜I_r1となつた
ときからハイレベルとなり出力電流が増加時にI_f＞I_ru
になるまでこれを継続する出力信号s₁が得られる。また
第２図においては、現象を明確に説明するために信号s₁
が変化してから実際に出力電流の増加または減少が反転
するまでの遅れ時間を若干誇張して示してある。

次に第３図を参照して第１図の装置の動作を説明す
る。比較回路20の出力s₁は遮断時間制御回路40のアンド
ゲート408に供給され、信号s₈となり導通時間制限回路3
0のタイマ301およびアンドゲート302に供給される。こ
こでタイマ301は入力信号s₈の立上りによつてトリガー
されて設定時間T₁の間ハイレベル信号を出力するワンシ
ヨツト時限回路である。導通時間制限回路30はアンドゲ
ート408の出力信号s₈を入力し、この入力信号s₈とタイ
マ301の出力st₁とがともにハイレベルの間のみハイレベ
ルとなり、信号s₈がローレベルとなるかまたは信号s₈の
継続時間がT₁以上となつたときにはローレベルとなる信
号s₂を出力するものである。導通時間制限回路30の出力
s₂は遮断時間制御回路40に供給されるとともにスイツチ
ング素子駆動回路19を経てフオワードコンバータを構成
するトランジスタ31a,31bを導通させる。遮断時間制御
回路40に入力された信号s₂は入力信号の立下り時にトリ
ガーされて時間T₂の間ハイレベル信号を出力するワンシ
ヨツト形のタイマ401およびこのタイマ401の出力st₂と
信号s₂とをを入力とするオアゲート402に供給される。
オアゲート402の出力s₃は積分回路403に供給され積分回
路403は入力信号を積分し時間の経過とともに直線的に
変化する信号s₄を出力する。積分回路403の出力s₄は比
較器404に入力され、比較器404は入力信号s₄＞０のとき
ローレベル、s₄≦０でハイレベルの論理信号s₅を出力す
る。比較器404の出力s₅は積分回路403の入力端子に戻さ
れるとともにアンドゲート406の一方の入力端子に供給
される。導通時間制限回路30の出力s₂はまた入力信号の
立上りでトリガーされて一定時間ローレベル信号を出力
するタイマ405にも入力され、タイマ405の出力st₃はア
ンドゲート406の他方の入力端子に供給される。フリツ
プフロツプ回路407のＲ端子はタイマ401の出力st₂が供
給され、Ｓ端子にはアンドゲート406の出力s₆が供給さ
れて、前述の表１の真理値表に基づく出力信号s₇がアン
ドゲート408の他方の入力端子に供給される。ここでタ
イマ401はトランジスタ31a,31bの遮断時の遅れ時間があ
つてもデユーテイ50％以下にするために実験の導通信号
s₂がローレベルになつて後も設定時間T₂の間は積分回路
403にハイレベル信号を供給し続けて正方向の積分動作
を維持させるためのタイマであり、タイマ405はトラン
ジスタの導通周期の最小値を制限してスイツチング周波
数が高くなりすぎるのを防止するためのものである。

いま、図示しない起動指令により出力設定信号I_rが供
給されて装置が起動したとする。起動時には、タイマ40
1の出力st₂はローレベル、積分回路403の出力s₄は零で
あるから比較器404の出力s₅はハイレベル、タイマ405の
出力st₃はハイレベルとなつているのでフリツプフロツ
プ回路407の出力s₇は表１の真理値表よりハイレベルと
なつている。またI_f＜I_f1（＜I_ru）であるから信号s₁は
ハイレベルとなり、このハイレベル信号によつてアンド
ゲート408の出力s₈およびアンドゲート302の出力s₂がハ
イレベルとなつて、このハイレベル信号を受けて駆動回
路19がトランジスタ31a,31bを導通させる。トランジス
タ31a,31bの導通により、変圧器４を通して出力電流が
増加してゆく。一方信号s₂はオアゲート402を通つて信
号s₃となり、積分回路403によつて積分されて、その出
力信号s₄は略零から次第に増加してゆく。この信号s₄は
比較器404にてローレベル信号となつて積分回路403に帰
還されるが、信号s₃がハイレベルの間は正方向の積分が
続行されることになる。またこのときフリツプフロツプ
回路407は、タイマ401の出力st₂が未だローレベルであ
り、また比較器404の出力s₅もローレベルであるので依
然として直前のハイレベル出力を維持している。

出力電流の増加によつてI_f＞I_ruに達して比較回路20
の出力s₁がローレベルになるか、またはタイマ301の時
限の終了によつてその出力st₁がローレベルになるかす
るとアンドゲート302の出力信号s₂はローレベルとな
る。この結果トランジスタ31a,31bは遮断する。このト
ランジスタ31a,31bの遮断によつて変圧器４の鉄心の磁
束はダイオード32a,32bを通して流れる還流電流によつ
てリセツトされる。また信号s₂がローレベルになつたこ
とによりタイマ401が起動し設定時限T₂の間ハイレベル
信号st₂を出力するので積分回路403は正方向への積分動
作を続行する。また信号st₂がハイレベルになつたこと
によつてフリツプフロツプ回路407の出力はＳ端子入力
のレベルにかかわらずローレベルに変化する。またタイ
マ405はこの時点までに時限を終了し出力信号st₃はハイ
レベルに戻つているとする。次にタイマ401の時限T₂が
終了するとその出力信号st₂はローレベルに反転し、オ
アゲート402は両入力信号がローレベルとなつたために
出力信号s₃はローレベルとなる。これによつて積分回路
403は以前と逆方向に先と同じ時定数で積分を始め出力
信号s₄は次第に減少してゆく。この結果、積分回路403
は先の導通時間T₀とタイマ401の設定時間T₂との和の時
間の後に出力信号s₄が零となり、比較器404の出力がハ
イレベルとなつて積分器403を零出力にクランプすると
ともにアンドゲート406にハイレベル信号が供給され
る。前述のように、この時点でタイマ405が時限を完了
していれば、信号st₃はハイレベルにもどつており、し
たがつて信号s₆はハイレベルとなる。それ故、フリツプ
フロツプ回路407の出力信号s₇はＲ端子入力がローレベ
ルであるのでハイレベルに反転する。この状態は出力電
流が減少しI_f＜I_r1になるまで続く。I_f＜I_r1まで減少す
ると比較回路20の出力s₁がハイレベルとなり、アンドゲ
ート408は両入力信号がハイレベルとなつて出力信号s₈
がハイレベルとなる。この結果タイマ301が起動してハ
イレベル信号を出力し、これによつてアンドゲート302
の出力信号s₂がハイレベルとなつて、トランジスタ31a,
31bが再び導通し、出力電流が増加し始める。上記をく
りかえすことによつて出力電流はI_ruとI_r1との間を往復
する電流となり、その平均値が出力電流設定器10の設定
値I_rに略等しくなるように保たれる。ただし、タイマ30
1の時限T₁以内に出力電流I_fがI_ruより大とならないとき
には、トランジスタ31a,31bはタイマ301によつて強制的
に遮断される。この場合は出力電流の平均値は設定値I_r
よりも低くなるのは致し方ない。

第３図（ａ）ないし（ｃ）は、種々の負荷状態におけ
る第１図の装置の各部の信号I_f、I_ru、I_r1、s₁ないし
s₈、st₁ないしst₃の状態を示す線図である。同図（ａ）
はタイマ301の時限以内に出力電流I_fが基準値I_ruより大
となるまで増加しタイマ405の時限後に出力電流がI_r1よ
り低下する場合の例を示しており理想的な出力状態を示
す。同図（ｂ）は出力電流設定値が大きく、または負荷
抵抗が高く、タイマ302の時限内にI_f＞I_ruに達しないと
きの例を示しており、トランジスタ31a,31bの導通時間
はタイマ301の時限T₁によつて制限される。さらに導通
再開も比較回路20の出力ではなく、先の導通時間を計数
した積分回路403の零復帰によつてフリツプフロツプ回
路407の出力が反転することによつて行なわれる。同図
（ｃ）は負荷の時定数が小さいとき、例えば負荷短絡の
ような場合，であつてI_f＞I_ruとなつてトランジスタが
遮断した後にI_f＜I_r1にまで減少するまでの時間が短か
く、タイマ405の設定時限T₃以内である場合の例を示し
ている。この場合にはタイマ405の時限中出力であるロ
ーレベル出力st₃によつてフリツプフロツプ回路407の出
力がローレベルとなつてトランジスタ31a,31bの再導通
を阻止している。このタイマ405とアンドゲート406とは
上記のようにトランジスタ31a,31bの導通・遮断のくり
かえし頻度、即ちフオワードコンバータの動作周波数が
過大となつてスイツチング損失が増大するのを防止する
ために設けた最大動作周波数制限回路である。なお負荷
の時定数が長いことが判つている場合であつて、上記の
ように動作周波数の制限を設ける必要がないときには、
タイマ405およびアンドゲート406を除き、アンドゲート
406に供給している比較器404の出力s₅を直接フリツプフ
ロツプ回路407のＳ端子に供給すればよい。この場合に
は、積分回路403の零復帰時に導通が再開される。なお
第３図（ａ）ないし（ｃ）のいずれの場合においてもト
ランジスタの遮断時間は、信号上はトランジスタの導通
時間にタイマ401の設定時間T₂の約２倍だけ長くなるの
で、タイマ401の設定時間T₂をトランジスタの遮断に要
する時間やその他の回路の応答時間を考慮して定めるこ
とによつてトランジスタ31a,31bのON−デユーテイ（１
周期中の導通時間の割合）を必らず50％以下にすること
ができるので、変圧器４の鉄心が磁気飽和を起すことが
ない。

第４図は、本発明をDC/DC変換部にインバータを用い
た場合の実施例を示す接続図である。同図においてイン
バータ部はトランジスタ33aないし33d,還流用ダイオー
ド34aないし34dおよび偏磁防止用コンデンサ35からな
り、また変圧器は２次側にセンタータツプを有しダイオ
ード5a,5bにて両波整流している。また遮断時間制御回
路40は第１図の場合のようにデユーテイを50％以下にす
る必要はないので１回毎の導通時間を計数するための積
分回路は不要であり、第１図の駆動回路40からオアゲー
ト402、積分回路403、比較器404およびアンドゲート406
を除いてある。スイツチング素子駆動回路19はインバー
タ部への出力をトランジスタ33a,33bの組とトランジス
タ33c,33dの組とを交互に導通させるために出力信号s₂
を２相信号に分離する２相分離回路191および２相分離
回路191の各相出力s₁₀およびs₁₁を増幅する増幅回路192
a,192bによつて構成されている。比較回路20および導通
時間制限回路30は第１図の実施例と同じ構成であり、そ
の他第１図と同符号を付したものも第１図の実施例と同
機能のものを付している。また第１図と同様にタイマ40
1は入力信号s₂の立下りによりトリガーされて時限T₂の
間ハイレベル信号を出力し、タイマ405は入力信号s₂の
立上りによりトリガーされて時限T₃の間ローレベル信号
となるものとする。

同図の装置において比較回路20および導通時間制限回
路30については第１図の実施例と同様であるので、遮断
時間制限回路40の動作を中心に説明する。またフリツプ
フロツプ回路205および407の真理値は第１図の実施例の
フリツプフロツプ回路205および407と同様であるので前
述の表１を参照しながら説明する。いま、図示しない起
動指令により出力設定信号I_rが供給されて装置が起動し
たとすると、起動時にはタイマ401の出力st₂はローレベ
ル、またタイマ405の出力st₃はハイレベルであるからフ
リツプフロツプ回路407の出力s₇は表１よりハイレベル
である。また起動時は当然I_f＜I_r1であるから比較器204
aはローレベル出力、比較器204bはハイレベル出力であ
る。このためフリツプフロツプ回路205の出力s₁は表１
よりハイレベルであり、アンドゲート408は両入力信号
がハイレベルであるので出力信号s₈はハイレベルであ
り、タイマ301が起動する。これによつてアンドゲート3
02の出力信号s₂がハイレベルとなる。このハイレベル信
号s₂は２相分離回路191を経て信号s₁₀がハイレベルとな
り、増幅器192aによつて増幅されてインバータ回路のト
ランジスタ33aと33bとが導通する。これによつて変圧器
４が励磁され、出力電流が回路の時定数にしたがつて増
加してゆく。出力電流が増加してI_f＞I_r1になると比較
器204bの出力c₂はローレベルにかわるが比較器204aの出
力c₁はローレベルのままであるのでフリツプフロツプ回
路205の出力s₁は変化せずハイレベル出力の状態を維持
している。さらに電流が増加してI_f＞I_ruになると、比
較器204aの出力c₁がハイレベルとなつて、フリツプフロ
ツプ回路205の出力s₁がローレベルにかわり、これによ
つてアンドゲート302の出力s₂がローレベルとなる。こ
の結果トランジスタ3a,3bは遮断する。信号s₂の立下り
によつてタイマー401がトリガーされ時限T₂の間信号st₂
がハイレベルとなり、これによつてフリツプフロツプ回
路407の出力をローレベルにする。トランジスタ33a,33b
の遮断によつて出力電流は回路の時定数にしたがつて減
少を始める。I_f＜I_ruに達すると比較器204aの出力c₁は
ローレベルになるが、比較器204bの出力c₂はまだローレ
ベルであるので、フリツプフロツプ回路は直前の状態、
即ちローレベル出力を維持する。さらに電流が減少して
I_f＜I_r1に至ると、比較器204bの出力c₂がハイレベルに
なり、このためにフリツプフロツプ回路205の出力s₁が
ハイレベルとなる。一方、このときまでにタイマ401,40
5がともに時限を終了していれば、信号st₂はローレベ
ル、信号st₃はハイレベルであるのでフリツプフロツプ
回路407の出力s₇はハイレベルであり、アンドゲート408
の出力信号s₈がハイレベルとなる。これによつてタイマ
301がトリガーされ、アンドゲート302の出力信号s₂がハ
イレベルとなる。このハイレベル信号s₂は２相分配回路
191において先と逆相となる信号s₁₁を出力し、増幅器19
2bを介してインバータ回路のトランジスタ33cと33dとが
導通する。これによつて変圧器４は前と逆の方向に励磁
され、これによつて出力電流が再び増加する。出力電流
が増加してI_f＞I_ruに至るとフリツプフロツプ回路205の
出力がローレベルとなり信号s₂がローレベルとなつてト
ランジスタ33c,33dが遮断する。トランジスタ33c,33dの
遮断によつて電流が減少し、I_f＜I_r1となつたときに再
び信号s₂がハイレベルとなり、信号s₁₀が増幅器192aに
送られてトランジスタ33a,33bが導通し最初の状態に戻
る。上記の動作をくりかえすことによつてインバータは
I_r1とI_ruとの間を往復する毎に極性が反転する出力を変
圧器４に供給し、出力電流の平均値が設定値I_rに略等し
くなるように制御される。

第５図は上記のくりかえしを行つているときの第４図
の実施例の各部の波形を参考のために示した線図であ
る。

ここでタイマ401は、インバータ回路のトランジスタ3
3a,33bと33c,33dとを同時に切りかえるとトランジスタ
の遮断遅れ時間（遷移時間）のために全トランジスタが
同時に導通し電源を短絡することが発生するので、信号
s₂の立下り、即ち一方の極性のトランジスタの遮断開始
から時限T₂の間だけは少なくとも他方の極性のトランジ
スタの導通開始を禁止するために設けてあるものであつ
て、信号st₂がハイレベルの間は表１から判るように信
号st₃のレベルにかかわらずフリツプフロツプ回路407の
出力はローレベルとなる。

また、電流の上昇速度が遅くタイマ301の設定時限T₂
を超えても出力電流が低くI_f＜I_ruであるときには、タ
イマ301の時限終了によつて出力st₁がローレベルに変化
することによつてアンドゲート302の出力s₂を信号s₈の
レベルにもかかわらずローレベルとし、トランジスタを
遮断する。この遮断によつて出力電流は減少を始め、ま
た信号s₂の立下りによつてタイマ401が起動してハイレ
ベル出力となることによつてフリツプフロツプ回路407
の出力s₇がローレベルとなり、アンドゲート408の出力s
₈もローレベルに変化する。信号s₈がローレベルになつ
たことによつてタイマ301はリセツトされる。タイマ401
の時限T₂の後に出力信号st₂がローレベルになり、また
タイマ405の時限T₃の後に信号st₃がハイレベルになる
と、フリツプフロツプ回路407の出力s₇は再びハイレベ
ル出力となり、アンドゲート408の出力信号s₈がハイレ
ベルに復帰して信号s₂が再びハイレベルとなつて、前と
逆の極性の出力となるトランジスタが導通する。ここで
タイマ301の時限T₂を変圧器４の鉄心が飽和しない程度
の時間に設定しておけばよい。またタイマ401の時限T₂
はトランジスタの遷移時間をカバーするものであればよ
いのでタイマ301の時限T₁より相当短かくてもよく、こ
のためにインバータ回路の出力が遮断されている時間は
ほとんど発生しない（遷移時間中も電力はトランジスタ
を通して減少しながらも供給され続けている。）ので、
極性切換のたびに出力電流は次第に上昇してゆき、やが
てI_f＞I_ruに至ることになる。

さらにタイマ405はインバータの最大動作周波数（最
短周期）を制限するためのものであつて、信号s₂の立上
りによつてトランジスタの導通が開始し、出力電流が増
加してI_f＞I_ruとなり、これによつてトランジスタが遮
断し、出力電流が減少してI_f＜I_r1となつて再び信号s₁
がハイレベルとなるまでの時間が、このタイマ405の時
限T₃より短かいときには、フリツプフロツプ回路407の
出力をローレベルとしてアンドゲート408の出力s₈をロ
ーレベルに保つて、次のトランジスタの導通開始を遅ら
せるものである。それ故、上記のタイマ301,401,405の
各時限はT₁＞T₃＞T₂であり、かつインバータ回路のトラ
ンジスタの導通時間の最大値はT₁によつて定まり、動作
周波数の最大値はT₃によつて定まり、また正・負のトラ
ンジスタの導通間隔の最小値はT₂によつて定まる。

第６図に第４図の実施例における出力電流の種々の変
化に対する各部の波形を示す。同図（ａ）はタイマ301
の時限T₁以内に出力電流I_fが基準値I_ruよりも大とな
り、タイマ405の時限T₃の後に出力電流がI_r1より低下す
る一般的な出力状態のときの様子を示すものであり、第
５図と同じものである。同図（ｂ）は出力電流の設定値
が大きく、または負荷の時定数が長いためにタイマ301
の時限T₁内にI_f＞I_ruに達しないときの例を示してお
り、トランジスタ33aないし33dの１回の導通時間はタイ
マ301の時限T₂によつて制限され、タイマ401の時限の後
に反対極性のトランジスタが導通し、出力電流が次第に
増加してゆく様子を示している。同図（ｃ）は負荷の時
定数が小さいとき、例えば負荷短絡の場合，であつてI_f
＞I_ruとなつてトランジスタが遮断した後にI_f＜I_r1にま
で減少するまでの時間がタイマ405の時限T₃より短かい
場合を示している。この場合にはタイマ405の時限によ
つて次の半波の導通開始が遅らされて、インバータ回路
の動作周波数が過大となつてトランジスタのスイツチン
グ損失が増大することを防止している。なお第４図の実
施例においても最大動作周波数の制限を設ける必要のな
い場合にはタイマT₃およびフリツプフロツプ回路407を
除き、タイマ401の出力を反転して、あるいはタイマ401
として入力信号s₂の立下り後一定時間だけローレベル信
号を出力するタイマを使用して、これらの出力をアンド
ゲート408に対する入力信号s₇とすればよい。

なお第１図および第４図においては比較回路、導通時
間制限回路および遮断時間制御回路をそれぞれ論理素子
を組合せて実現する例を示したが、本発明の装置におけ
るこれらの回路を実現する手段としては、例示したもの
に限らず各実施例に示した論理素子の組合せ以外に他の
市販の論理素子を適宜組合せることによつても可能であ
り、機能的に本発明の各回路要件が満足されるものであ
ればよい。さらにこれらと同機能のシステムをマイクロ
プロセツサとその附属回路により構成した回路において
ソフトウエアによつて実現することも可能である。

〔発明の効果〕

本発明の装置は、上記のように動作するので、出力調
整回路としてフオワードコンバータまたはインバータ回
路を利用するものであるにもかかわらず、スイツチング
素子の動作周波数をむやみに高くすることなく、チヨツ
パ制御方式を用いた直列レギユレータと同等の高精度で
かつ応答性のよい出力が得られるものである。またスイ
ツチング素子の一回の導通時間を制限するものであるの
で、出力電圧変換用の変圧器の鉄心をこの通電時間に見
合う断面積のものとすればよく、この時間を数10ｓ程
度に設定することによつて、通常の数10KHzで動作する
インバータ方式の装置とほぼ同程度の容積に装置が納ま
り、小形軽量化の目的も達成できるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す接続図、第２図は第１図
の実施例の比較回路の動作を説明するための線図、第３
図は第１図の実施例の種々の動作状態を説明するための
線図、第４図は本発明の別の実施例を示す接続図、第５
図は第４図の実施例の動作を説明するための線図、第６
図は第４図の実施例の種々の動作状態を説明するための
線図、第７図は従来装置の例を示す接続図、第８図はチ
ヨツパ制御方式の一般的な装置の例を示す接続図であ
る。２……整流回路、４……変圧器、5a,5b,32a,32b,34a〜3
4d……ダイオード、６……直流リアクトル、７……電
極、８……被加工物、９……出力電流検出器、10……出
力電流設定器、19……駆動回路、20……比較回路、30…
…導通時間制限回路、31a,31b,33a〜33d……トランジス
タ、40……遮断時間制御回路、191……２相分離回路、1
92a,192b……増幅回路、201……ヒステリシス幅設定
器、204a,204b……比較器、205,407……フリツプフロツ
プ回路、301,401,405……タイマ、302,406,408……アン
ドゲート、402……オアゲート、403……積分回路、404
……比較器。

Claims

(57)【特許請求の範囲】

【請求項１】直流電源の出力をスイッチング素子、変圧
器および整流回路からなるフォワードコンバータによっ
て構成されたDC/DC変換回路によって加工に適した出力
に変換する方式のアーク加工用電源装置において、出力
電流設定器と、出力電流検出器と、前記出力電流設定器
の出力Irと前記出力電流検出器の出力Ifとを比較し両信
号の大小関係に応じて２値信号を出力するとともに両信
号の大小関係の判定に所定のヒステリシス幅を設けた比
較回路と、前記比較回路の出力に応じて前記スイッチン
グ素子を導通・遮断するスイッチング素子駆動回路と、
前記スイッチング素子の１回の導通時間が設定値を超え
たときに前記スイッチング素子を前記比較回路の出力に
優先して遮断する導通時間制限回路と、前記スイッチン
グ素子の１回の導通時間を計数し導通期間の終了毎に計
数時間に対応する時間前記スイッチング素子を前記比較
回路の出力に優先して遮断するスイッチング素子遮断時
間制御回路とを具備したアーク加工用電源装置。
【請求項２】直流電源の出力をスイッチング素子を用い
たインバータによって交流に交換し変圧器を介して出力
を引出す方式のアーク加工用電源装置において、出力電
流設定器と、出力電流検出器と、前記出力電流設定器の
出力Irと前記出力電流検出器の出力Ifとを比較し両信号
の大小関係に応じて２値信号を出力するとともに両信号
の大小関係の判定に所定のヒステリシス幅２ΔＩを設け
た比較回路と、出力電流が減少して前記比較回路の出力
が（Ir−ΔＩ）＞Ifに相当する信号を出力する毎に前記
インバータを構成する正・負各半波用のスイッチング素
子を交互に導通させ、出力電流が増加して前記比較回路
が（Ir＋ΔＩ）＜Ifに相当する信号を出力することによ
り前記スイッチング素子の導通を遮断するスイッチング
素子駆動回路と、前記各スイッチング素子の１回の導通
時間が設定値を超えたときに前記スイッチング素子のす
べてを前記比較回路の出力に優先して遮断する導通時間
制限回路と、前記各スイッチング素子の遮断の直後に所
定の時間前記比較回路の出力に優先して前記スイッチン
グ素子のすべてを遮断するスイッチング素子遮断時間制
御回路とを具備したアーク加工用電源装置。