JP2630812B2 - パケットフローの制御方法および装置 - Google Patents

パケットフローの制御方法および装置

Info

Publication number
JP2630812B2
JP2630812B2 JP12722288A JP12722288A JP2630812B2 JP 2630812 B2 JP2630812 B2 JP 2630812B2 JP 12722288 A JP12722288 A JP 12722288A JP 12722288 A JP12722288 A JP 12722288A JP 2630812 B2 JP2630812 B2 JP 2630812B2
Authority
JP
Japan
Prior art keywords
transmission
cpt
packet
packet flow
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12722288A
Other languages
English (en)
Other versions
JPS63306741A (ja
Inventor
アルベール レスパニョル
ジャック，イボン カーベルネ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
FURANSU
Original Assignee
FURANSU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by FURANSU filed Critical FURANSU
Publication of JPS63306741A publication Critical patent/JPS63306741A/ja
Application granted granted Critical
Publication of JP2630812B2 publication Critical patent/JP2630812B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L12/5602—Bandwidth control in ATM Networks, e.g. leaky bucket
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5614—User Network Interface
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5629—Admission control
    • H04L2012/563—Signalling, e.g. protocols, reference model
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5629—Admission control
    • H04L2012/5631—Resource management and allocation
    • H04L2012/5636—Monitoring or policing, e.g. compliance with allocated rate, corrective actions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5629—Admission control
    • H04L2012/5631—Resource management and allocation
    • H04L2012/5636—Monitoring or policing, e.g. compliance with allocated rate, corrective actions
    • H04L2012/5637—Leaky Buckets
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H04L2012/5647—Cell loss

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)

Description

【発明の詳細な説明】 本発明は非同期形時分割多重装置（マルチプレクサ）
により搬送されるパケットの流れ（フロー）を制御する
装置に関する。
あらゆるフロー経路付けおよび同一の伝送資源の割り
当ては，伝送の非同期時分割方法の主要な関心事であ
る。実際，非同期形時分割マルチプレクサは，異なる複
数の仮想回路に属する複数のパケットの同一設備，すな
わち非同期形マルチプレクサ上での伝送を可能とする。
各パケットはそれが属する仮想回路を示すラベルと情報
ブロックから構成されている。マルチプレクサ上の仮想
回路の数はラベル内のビット数により決定される。
しかし，仮想回路の設置の際の資源の割り当ては，一
般に異なる伝送源の動作統計の割合に次のように依存す
る。すなわち，瞬間的な過負荷に起用する順待ちファイ
ルのオーバーフローによる情報損失の危険性が存在す
る。我々は明らかにこれらの損失を最小にしなければな
らないが，異なる源から発生するフローは一定であった
り，可変であったりあるいは時々発生したりするため，
解決は容易でない。
原則的には，仮想回路上の情報の流れ，これは以下で
はより簡単に「通信フロー」あるいは「実質的回路フロ
ー」と表わされるが，これは仮想回路あるいは通信リン
クにこれらが確立された際に割り当てられたフローを越
えてはならない。実際には，ネットワークは情報源から
の流れを制限する手段を持っていない。したがって情報
源は遇然にあるいは反則により，これが割り当てられた
ものをはるかに越える情報の流れを発生する。ネットワ
ークの飽和は伝送源から離れた位置に生ずることがあ
り，ネットワークにより伝送される他の信号の質を低下
させる。
本発明の目的の一つは，仮想回路上のフローの実時間
での管理を保証する方法を提供することにある。この方
法に例えは，異常な動作あるいはそれに対し通信が確立
されたフローのスレショールドを遵守しないことに起因
する連続的な過負荷により惹起されるネットワーク資源
の妨害および飽和を防止するため，入力スイッチの時多
重化装置上に確立された仮想回路に対しフローが監視さ
れる。
本発明の他の目的はマルチプレクサのすべての仮想回
路に対する源流制御の保証を可能とする手段を提供する
ことにある。
本発明の他の目的は仮想回路の平均流を事実上の回路
の確立の間に割り当てられた値に限定する手段を提供す
ることにある。
本発明の方法による一実施例によれば、仮想回路のパ
ケットがそれらのラベルおよびそれらを搬送するマルチ
プレクサのチヤンネルの同一性により識別されるパケッ
トフローの制御方法であって、各仮想回路からのパケッ
トフローが測定され、かつ、前記各仮想回路に予め割り
当てられたパケットフローの平均値と比較され、各伝送
承認の要求時において、前記測定されたパケットフロー
が前記平均値より小さく、両者の較差が正である場合、
一方で、前記要求に対して伝送承認が与えられるととも
に、他方で、前記正の較差は前の要求時からの経路時間
に比例した複数個の伝送権に変換される。そしてこの複
数個の伝送権は累積される。また、前記測定されたパケ
ットフローが前記平均値より大きく、両者の較差が負
で、かつ、前記伝送権の累積数が正の場合には一方で、
前記要求に対して伝送承認を与えるとともに、他方で、
前記伝送権の累積数を減少させる。そして前記両者の較
差が負で、かつ、前記伝送権の結積数が零の場合には、
前記要求に対して伝送承認を拒否する。
他の実施例によれば、この方法はさらに、前記各仮想
回路の一つに、最初に、一方で、この回路のフローとは
無関係な一定の速度で増加される前記伝送権の累積数を
表す第１の数字（CPT）を、他方で、前記予め割り当て
られたパケットフローの平均値を表す第２の数字（MDY
j）を割り当てる。次に前記仮想回路からの伝送承認要
求により、前記第１（CPT）および第２（MDYj）の数字
間の較差を計算し、この較差の符号が正の場合は、この
較差値を前記第１の数字（CPT）に置換するとともに伝
送承認（AAE）を発生する。そして前記較差の符号が負
の場合は、前記第１の数字（CPT）を保持するとともに
伝送禁止信号を発生する。
さらに本発明によれば、前記制御方法はさらに、伝送
承認の拒否に対応して、前記仮想回路に対し、可能な場
合にはそのフローを減少することを要求する手段および
パケットの損失を知らせるメッセージを伝送する手段を
備えている。
本発明の他の実施例によれば，第１の伝送承認要求検
出器，クロック，カウンタ，貯蔵レジスタ，減算器，減
算器の内容の符号用の第２の検出器，制御ユニットが設
けられ，カウンタおよび貯蔵レジスタの出力は減算器の
オペランド入力に接続され，その出力はカウンタの入力
に接続される。カウンタの入力は周期的なクロックを受
信し，貯蔵レジスタは仮想回路の確立の開始時制御ユニ
ットによりロードされる。第１の検出器の各出力信号は
第２の検出器の動作を開始させる。第２の検出器の出力
信号は低レベルにおいては伝送承認の伝送および減算器
からの結果のカウンターへのローディングを生じさせ，
高レベルにおいては，伝送禁止を生じさせる。
本発明の他の実施例によれば，パケット用スイッチに
より処理され，非同期形タイムマルチプレクサによって
実行される全仮想回路を管理することができる装置が提
供される。この装置は前記第１の数字をワードとして貯
える第１のメモリと，第２の数字をワードとして貯える
第２のメモリとを備えている。第1,第２のメモリのアド
レスはスイッチに入るパケットラベルにより決定され
る。前記装置はまた，第１の検出器として用いられるラ
ベル受信回路，減算器，第２の検出器および制御ユニッ
トを備えている。
他の実施例によれば，制御ユニットは装置のワードサ
イクルを制御するマイクロプロセサを有し，各サイクル
は次の３つの位相を有している。即ち，第１のメモリの
１ワードが増加され，第１のメモリのワードのアドレス
が１サイクルから次のサイクルに増加される割り当て位
相，受信回路が，その読み出されたワードが減算器にお
いて減算される第1,第２のメモリの連続的なアドレス指
定を行ない，第２の検出器が，第１のメモリ内に減算器
の内容をローディングあるいは非ローディングを行なう
とともに承認あるいは禁止信号を発生する承認位相およ
び第２のメモリに新たなワードを書き込むための制御ユ
ニットへのアクセス位相である。
本発明の上述した実施例は他の実施例と同様に以下の
実施例の説明により，より明らかになる。この実施例の
説明は添付図面を参照して行なわれる。
第１図には，マルチプレクサの仮想回路上に情報源か
ら発生されたフローdiの瞬時的な時間変化が，平均フロ
ー値とともに示されている。０からt1においては，瞬時
的フローは平均値dmより少ない。平均値dmは実際上，許
容し得る平均フローを示す。正の較差（dm−di）は伝送
権の累積を生ずる。曲線diがラインdmを横切る瞬間に対
応する時刻t1において，領域１の面積は伝送権の累積数
に対応する。
以下に定義されるt1からt2において，較差（dm−di）
は負である。伝送権の数は減少される。領域IIの面積が
領域Ｉの面積に等しい時，これは時刻t2を定義するが，
すべての伝送権は元に戻される。
曲線diがその下方に向う径路において直線dmと交又す
るt2からt3においては，較差（dm−di）は常に負で伝送
権の数は零である。伝送承認は与えられず，伝送承認要
求に対応するデータはネットワークから除去される。t3
以降においては，較差（dm−di）は再び正になり，伝送
承認が与えられ，伝送権が再び累積される。
第２図に入力接続EPAC,出力接続あるいは出力線SPAC,
およびタイムベースBTを有するパケットスイッチXPACが
示されている。スイッチXPACは制御ユニットUXにより制
御および指令され，入力接続と出力接続間に仮想回路を
確立する。一例として，接続あるいはラインEPACおよび
SPACは，資料EP−Ａ−O108028に記載されたようなタイ
ムマルチプレクサを伝送することができ，またスイッチ
XPACは資料EP−Ａ−A0113639に記載された型のものでよ
い。したがって制御ユニットUXはこの自動スイッチの一
部をなす制御ユニットUCCを含んでいる。
入力接続EPACの１つ，すなわちEPACiを短絡するよう
にフレーミング回路CCADが示されている。これは接続EP
ACiにより搬送されるパケットをフレーミングしラベル
を抽出する能力を有する。フレーミング回路の１入力f3
はタイムベースBTの対応する出力に接続され，ラベルの
抽出の同期に用いられる。回路CCADの出力は比較器COMP
1の第１の入力に接続され，その第２の入力は貯蔵レジ
スタREG1の出力に接続される。レジスタREG1のローディ
ング入力は制御ユニットUXの対応する出力に接続され
る。比較器COMP1の出力は２つの出力ＲおよびＷを有す
る順序回路SEQの入力に接続される。順序回路SEQはまた
タイムベースBTCの出力に接続されるクロック入力を備
えている。出力Ｒは一方では貯蔵レジスタREG2の読み出
し入力Ｒに接続され，他方では２進カウンタCPTの読み
出し入力Ｒに接続される。順序回路SEQの出力Ｗはカウ
ンタCPTの書き込み入力に接続される。
貯蔵レジスタREG2は制御ユニットUXの対応するデータ
出力に接続されるデータ入力および同じくユニットUXの
対応する出力に接続される書き込み入力W1を有してい
る。貯蔵レジスタREG2の出力は減算器SOUのオペランド
入力Ｂに接続される。２進カウンタCPTは循環カウンタ
ではないが，減算器SOUの出力に接続されたデータロー
ディング入力，タイムベースBTCの出力H1に接続された
増加入力，制御ユニットUXの対応出力に接続された，各
セル用の“1"セット入力を有し，かつその出力は減算器
SOUのオペランド入力Ａに接続されている。減算（Ａ−
Ｂ）を実行する減算器SOUは符号AAEを有し，較差が負の
ときイネーブルとされ制御ユニットUXの対応する入力に
接続される出力を有している。
第２図の回路の動作は次の通りである。入力接続EPAC
i上に仮想回路が確立されたとき，制御ユニットUXは一
方では各パケットの始めの部分にラベルを割り当て，他
方においては，平均フロー値を割り当てる。上記の実施
例においては，ラベルは“ETIi"であり，平均フロー値
は“MOYj"である。したがってユニットUXは貯蔵レジス
タREG1にワードETIjを，貯蔵レジスタREG2内にワードMO
Yjを書き込み，次いで，カウンタCPTを“1"セット入力
を介して最大カウントにセットする。上記の実施例にお
いては我々はカウンタCPTが４個のセルを有し，またレ
ジスタREG2は５個のセルを有するものと仮定する。最後
に，我々はワードMOYiに対し値00011を仮定する。
マルチプレクサの接続EPACiにより搬送される各パケ
ットに対し，回路CCADは比較器COMP1にラベルを発生す
る。発生されたラベルがワードETIjのとき，比較器はサ
イクル開始信号を順序回路に対し発生する。その出力Ｒ
を介して，順序回路はカウンタCPTおよびレジスタREG2
の内容の読み出しを行なう。したがって，減算器SOUは
そのＡ入力にワード1111を，そのＢ入力にワード00011
を受信する。（Ａ−Ｂ）は一方では正でありまた他方で
は1100に等しい。順序回路SEQの出力ＷはカウンタCPTに
ワード1100の書き込みを行なう。次のラベルETIjを待つ
間に，カウンタCPTの内容はタイムベースBTCにより供給
される信号H1の速度により増加される。したがって，カ
ウンタの内容は定常的に増加するように見えるが，当該
仮想回路上の通信の全期間に対し最大値を有する。
２つのケースが生ずる。
（１） ラベルETIjが現われる平均的な割合は予想され
た割合に等しいか少ない，カウンタCPTの内容はしたが
ってワードMOYjの値より大きい値を維持すべきであり，
当該通信の全パケットが受け入れられる。
（２） ラベルETIjの平均出現割合が所定の値より大き
くカウンタCPTの内容は，割合H1で増加させるにもかか
わらず減少され，かつ，与えられた時において，較差
（Ａ−Ｂ）が負でありAAE出力がイネーブルとされ制御
ユニットUXがマトリクスXPACに対しラベルETIjを有する
パケットをそれ以上伝送しないことを命ずる。以下に見
るように，この場合，カウンタCPTに写された値はオペ
ランドＡの値であり減算の結果ではない。
（Ａ−Ｂ）が再び正になり次第，伝送の再開が可能と
なる。ワードMOYjは割り当てられた平均フローに逆比例
し，タイムベースBTCの周波数に比例することが理解で
きる。
上述のようにレジスタREG2におけるセルの数はカウン
タCPTにおけるセル数より１単位多い。これは必ずしも
必要ではないが，制御ユニットUXにより利用可能な制御
の容易さを提供する。事実，ユニットUXが通信を完全に
禁止しようとするときは，レジスタREG2にワード11111
をロードすれば十分である。したがってＢはＡより大き
い。この可能性は，制御ユニットUXがパケットソースに
誤りが生じたことを宣言する時に利用し得る。
他方，高い優先度を有すると考えられるいくつかの通
信に対しては，制御ユニットUXはレジスタREG2に00000
をロードすることができる。そのような通信の全パケッ
トは伝送されるであろう。
資料EP−Ａ−O113 639に記載されたようなスイッチX
PACを用いると，到着パケットからの各ラベルは，この
目的のために用いられるプログラム可能なメモリ内に径
路を決めるために検査される。ユニットUXはこのメモリ
の内容を，例えば禁止されたラベルを受信したときは，
径路が存在しないというように修正する能力を有するも
のとする。
第２図の回路は本発明によるパケットフロー制御装置
の基本動作の説明に用いられたが，これは単一通信にも
適用可能である。実際，真に効率的な制御装置はパケッ
トスイッチからのすべての入力マルチプレクスEPACおよ
び各マルチプレクスEPACiにおいては確立されたすべて
の仮想回路に対してフロー制御が可能でなければならな
い。本発明の実施例のためには，資料EP−Ａ−O113 639
第８図に示されるようなスイッチングマトリクスから入
力される16個のマルチプレクスを監視できる基本モジュ
ールが提供される。したがって，パケットスイッチの第
１段におけるスイッチングマトリクスと同じ数の基本モ
ジュールが存在することになる。
第３図は，上述したような16本の入力マルチプレクサ
接続あるいは回線EPACおよび16本の出力マルチプレクサ
接続あるいは回線SPACを有し，プロセサを有する制御ユ
ニットUXにより制御されるスイッチングマトリクスXPAC
に関連する基本モジュールを示す。マトリクスXPACに
は，入力マルチプレクサ接続あるいは回線EPACの入力回
路CE,回転マトリクスMRE,パケットバッファメモリMP,出
力回転マトリクスMRS,出力回路P/S,中央制御ユニットUC
C,径路決め回路ACE,このACEに含まれるラベル変換メモ
リMC,タイムベースCTSおよび局部バイトクロックＨが示
される。
マトリクスXPACおよびモジュールMOB間には，リンクD
1ｅ,HおよびAAEが示される。XPACから外に向うリンクD1
はマトリクスXPACに入る複数のパケットの連続的なラベ
ルを発生する。資料EP−Ａ−O113 639によれば，リンク
D1は，ラベルET1を発生しメモリMCに与える入力回転マ
トリクスMREの第１出力に接続されることが思い起こさ
れる。タイムベースCTSから来るリンクｅは，ラベルがE
T1であるパケットを搬送する入力マルチプレクスの番号
を識別するために用いられるが，このリンクにより搬送
される情報ｅはマトリクスXPACにおけると同じ役割を演
ずる。リンクＨはマトリクスXPAC内で用いられる内部バ
イトクロックＨを伝送する。リンクAAEは基本モジュー
ルMOBから出発してユニットUCC方向に向かい，メモリMC
への伝送命令を，特定の入力マルチプレクサから来る特
定のラベルET1をそれ以上処理しないため，控除する。
リンクAAEはまた制御ユニットUXに接続される。
基本モジュールMOBおよび制御ユニットUX間には,2本
の書込制御線le′およびdc′，アドレス線AP,データ線D
Pおよびアクセス制御線DAP′が設けられている。
最後に，制御ユニットUXとUCC間には，データ交換リ
ンクLLが設けられ，これを通して制御ユニットUCCはユ
ニットUXに，新たに確立された通信に割り当てられた平
均フロー値に関するデータを送る。
第３図に示す基本モジュールMOBは，第４図に詳細に
示される一組の順序ロジックLOG,各通信に対し伝送承認
要求の都度減算される値を含むランダムアクセスメモリ
MVD,各通信に対し，伝送権の累積された数を含むランダ
ムアクセスメモリMDT,一組のLOGおよびメモリ間に典型
的に設けられたデータバスBUS DUN,アドレスバスBUSAD
および制御バスから構成されている。
第４図に示すようにロジックの組LOGは，クロック信
号発生器GEN,制御信号発生器GSC,伝送承認要求を貯蔵す
るバッファMDAE,制御ユニットUXからのマイクロプロセ
スアクセス要求を貯蔵するバッファMDAP,アドレスバスB
USAOへのアクセスマルチプレクサMUXA,データバスBUSDO
NへのアクセスマルチプレクサMUXD,伝送権を割り当てる
ロジック回路ALLおよび伝送を承認するロジック回路AVT
から構成されている。
クロック信号発生器GENは２進循環カウンタC1および
ロジックデコーダD1から構成される。カウンタC1はその
周波数がマトリクスXPACの入力マルチプレクス上のビッ
トレートに等しい信号h0を受信するクロック入力と，同
じくマトリクスXPACからバイト周波数の信号Ｈを受信す
るゼロリセット入力RAZを備えている。カウンタC1はそ
れぞれ信号h0の1/2,1/4,1/8の周波数を有する信号h1,h
2,およびh3を供給する３個の出力を備えている。デコー
ダD1はカウンタC1の信号h1からh3を受信し，これらの論
理的に処理し以下の論理式により定義される信号ｔ′０
乃至ｔ′７を供給する。
ｔ′０＝h1・h2・h3 ｔ′１＝h1/h2・h3 ｔ′２＝h1・h2/h3 ……… ｔ′７＝h1/・h2/・h3/ ここで、論理式中の符号＝は符号を、ドット・は論理
積をそしてスラッシュ／はスラッシュの前の信号の反転
信号をそれぞれ示す。以下の説明でも同様に用いられ
る。
デコーダD1の７個の出力ｔ′０乃至ｔ′７は,8個のAN
DゲートP0乃至P7の第１の入力に接続される。これらのA
NDゲートの第２の入力は信号h0を受信し，これによって
信号ｔ′０乃至ｔ′７をサンプリングして信号t0乃至t7
を発生する。実際，信号ｔ′ｉはh0の１周期の間，高レ
ベルにあり，これに続く７個の周期の間低レベルにあ
り，これらの信号は他の信号に関し１個だけ移動され
る。信号t0乃至t7はその高レベルにおいてｔ′０乃至
ｔ′７の半分の期間を有している。
第５図の時間経過を示す図h0,t0乃至t7およびｔ′０
乃至ｔ′７は同一符号の信号を示している。
伝送権割り当てロジック回路ALLは，カウンタC2,加算
器A1およびマルチプレクサM1から構成されている。カウ
ンタC2はモジュロ−Ｎカウンタで,Nはランダムアクセス
メモリMVDおよびMDT内のワード数でこれは信号t3の割合
で増加される。信号t3のＮ周期の終りにカウンタC1はメ
モリMDTおよびMVDの全アドレスを順に供給する全サイク
ルを完了する。カウンタC2の出力はマルチプレクサMUXA
の第１の入力に接続される。
加算器A1はデータバスBUSDONに接続されるオペランド
入力Ａを有している。“1"に対応する高レベルはそのＢ
オペランド入力に印加される。加算器A1はマルチプレク
サA1の第１入力に接続されるデータ出力，マルチプレク
サM1の制御入力に接続されるオーバーフロー入力を有
し，その第２入力はデータバスBUSDONに接続されてい
る。マルチプレクサM1の出力はマルチプレクサMUXDの第
１入力に接続されている。
ロジック回路AVTは，バッファレジスタB1,減算器S1お
よびマルチプレクサM2から成っている。バッファレジス
タB1の入力はバスBUSDONに接続され，その出力は減算器
S1のＢオペランド入力に接続され，減算器S1のＡオペラ
ンド入力はバスBUSDONに接続されている。減算器S1は較
差（Ａ−Ｂ）を発生し，マルチプレクサM2の第１入力に
接続される出力を有している。減算器S1はまた一方でマ
ルチプレクサM2の制御入力に接続され，他方で出力AAE
に接続された符号出力を備えている。マルチプレクサM2
の第２入力はバスBUSDONに，またその出力はマルチプレ
クサMUXDの第２入力にそれぞれ接続されている。
バッファ回路MDAEは２個のバッファレジスタB2および
B3により構成されている。レジスタB2の入力はそれぞれ
データETIjおよびｅを伝送するリンクD1およびｅに接続
され，その出力はマルチプレクサMUXAの第２入力に接続
される。レジスタB3は値“1"を受信する入力および，制
御信号発生器GSCのDAE入力に接続される出力を有する。
２個のレジスタB2およびB3は書込イネーブル入力を有
し，これらはインバータINVを介して比較器COMP2の出力
に接続されている。比較器の第１入力はリンクD1に接続
され，他の入力はレジスタZ0の出力に接続される。レジ
スタZ0の内部には，例えば資料EP−Ａ−O 108 028に記
載されたような空パケットのラベルに対応するワードを
貯えている。
リンクD1により伝送されたパケットから抽出された各
ラベルETIjは比較器COMP2において，空パケットのラベ
ルと比較される。もし比較結果が負の場合，インバータ
INVは伝送承認要求があることを示す信号DAE′を発生す
る。もし結果が正であれば，信号DAE′は伝送されな
い。信号t3は伝送承認要求を貯蔵する。バッファ回路MD
APは３個のレジスタB4乃至B6から構成される。レジスタ
B4は制御ユニットUXから来る一束の線APに接続された入
力およびマルチプレクサMUXAの第３入力に接続された出
力を有している。レジスタB5は制御ユニットUXから来る
一束の線DPに接続された入力およびマルチプレクサMUXD
の第３入力に接続された出力を備えている。レジスタB6
はその入力に値“1"を受信し，その出力は制御信号発生
器GSCの入力DAPに接続されている。３個のレジスタB4乃
至B6は，制御ユニットUXの出力DAP′に並列に接続され
る書込イネーブル入力を有している。信号t0はユニット
UXからのアクセス要求を貯蔵する。
マルチプレクサMUXAはアドレスバスBUSADに接続され
た出力を有しているのに対し，マルチプレクサMUXDはバ
スBUSDONに接続された出力を備えている。
制御信号発生器GSCの入力は，すでに述べた入力DAE,
およびDAP,発生器GENに接続された信号入力ｔ′０乃至
ｔ′７およびt0乃至t7および制御ユニットUXの対応する
出力に接続される入力le′およびde′である。発生器GS
Cはその対応出力に信号le,deおよびselを発生し，これ
を制御バスBUSCに供給し，さらに信号ph1およびph2をマ
ルチプレクサMUXAおよびMUXDの制御入力に供給する。
発生器GSCは次の論理式を解く論理回路である。
sel＝t0＋t2＋DAE.（t3＋t4＋t6）＋DAP・t7 dc＝DAE.t′３＋DAP・ｔ′7.dc′ le＝（ｔ′０＋ｔ′１＋ｔ′２＋ｔ′３＋ｔ′４＋ｔ′
５＋ｔ′６）＋1.t′７ ph1＝0.（ｔ′０＋ｔ′１＋ｔ′２＋ｔ′３＋ｔ′４＋
ｔ′５＋ｔ′６）＋1.t′７ ph2＝0.（ｔ′０＋ｔ′１＋ｔ′２＋ｔ′３）＋1.
（ｔ′３＋ｔ′４＋ｔ′５ ＋ｔ′６） 信号le,dc,sel,ph1およびph2のタイミング図が第５図
に示されている。信号selはメモリMVDおよびMDTのいず
れか一方の全読出し，書込みを起動する高レベルにあ
る。信号le/はメモリMDTに書込み動作を起動させる。信
号dcはメモリMVDに対し読出し，書込みを径路づけ，他
方信号dc/はメモリMDTに対し読出しを径路づける。
信号ph1/およびph2/の組み合せは，マルチプレクサMU
XAおよびMUXDをカウンタC2およびマルチプレクサM1の出
力にそれぞれ向け，割り当て位相を可能にする。ph1/お
よびph2/の組合せはマルチプレクサMUXAおよびMUXDをそ
れぞれバッファB2およびマルチプレクサM2の出力に向け
承認位相を可能とする。ph1/およびph/2の組合せはマル
チプレクサMUXAおよびMUXDをバッファB4およびB5の出力
に向けユニットUXのマイクロプロセサからの読出しある
いは書込みアクセスを可能とする。第５図には，割り当
て，承認およびUXへのアクセスの３つの動作位相が示さ
れている。
割当て位相は，時刻t0においてsel,le,dc/とともに，
カウンタC2に含まれるアドレスをMUXAを介してバスBUSA
Dに伝送開始し，メモリMDT内のアドレスに対応するワー
ドCPTを読み出す。このワードCPTはバスBUSDONにより加
算器A1のオペランド入力Ａに伝送され，加算器A1のオペ
ランド入力は時間t1の間イネーブルとなる。時刻t2にお
いて，加算器A1の出力はワード（CPT＋１）を示す。そ
のオーバフロー出力がイネーブルか否かにより，マルチ
プレクサM1はワードCPTか（CPT＋１）をマルチプレクサ
MUXDに伝送させ，このワードをメモリMDTの同じアドレ
スに直ちに書込む。実際，回路A1およびH1の組はワード
CPTがその上限に達した時，不規則なタイミングでゼロ
に復帰することを防止することが唯一の目的として有し
ている。
承認位相は時刻t3において,sel,le,dcで，バッファB2
に含まれるアドレスをMUXAを介してバスBUSADに伝送
し，このアドレスに対応するメモリMVDのワードMDYjを
読み出すことにより開始する。このワードMOYjはバスBU
SDONを介してバッファB1の入力に伝送される。時刻t4で
はsel,le,dc/でメモリMDTの同じアドレスにおいて，対
応するワードCPTが読み出され，バスBUSDONを介して減
算器S1のオペランド入力Ａに印加される。減算器はその
Ｂオペランド入力にバッファB1に含まれるワードJOYjを
受信する。減算は時刻t5に行なわれる。もし演算結果が
正であれば，リンクAAEは低レベルにあり，この結果は
マルチプレクサM2およびMUXDにより，メモリMDTに書込
むために伝送され，常に同じアドレスにおいて新たなワ
ードCPTになる。もし結果が負ならば，リンクAAEは高レ
ベルにあり，マルチプレクサM2はメモリMDTに書込まれ
ている前のワードCPTをマルチプレクサMUXDに伝送す
る。
言うまでもなくこの承認位相は，信号DAE′がインバ
ータINVにより伝送された時，すなわち受信されたラベ
ルが空パケットのラベルでない時にのみ実行される。他
の点では，時刻t3においてカウンタC2は次の割当て位相
を予測して増加されていることに注目すべきである。
UXへのアクセス位相は時刻t7において開始し，ユニッ
トUXに対し次の動作を行なわせる。すなわち， −sel,le,dcにおいてメモリMVDを読み出す， −sel,le/,dcにおいてメモリMVDに書き込む， −sel,le,de/においてメモリMDTを読み出す，そして −sel,le/,de/においてメモリMDTに書き込む。
読み出しあるいは書き込み期間中，マルチプレクサMU
XAはバッファB4内のアドレスをバスBUSADに伝送する。
書込み期間中，書き込まれるべきデータはバッファB5か
らマルチプレクサMUXDを介してバスBUSDONに送られる。
読み出し期間中，読み出されたデータはバスBUSDONによ
り直接ユニットUXに送られる。
完全なサイクルはh0の８周期，すなわち入力マルチプ
レクス接続EPAC上の８ビット期間継続することがわか
る。したがって，リンクD1上に現われる各ラベルは実時
間で処理し得る。
事実上の回路の確立の際，制御ユニットUXは，最初の
数字CPTをメモリMDTの仮想回路のアドレスに書き込むこ
とを決定できる。もしこの最初の数字が零と場合，それ
は制御ユニットが源の伝送における遅延を割り当てるた
めであることが理解されよう。
第２図に関連して述べられた実施例において，最大値
がCPTに与えられるように，異なる仮定をした。
通信が開始される都度，ワードMOYjの値のみが制御ユ
ニットにより必然的に固定される必要があり，これによ
り本発明の装置の動作を非常に容易とすることが理解で
きよう。
【図面の簡単な説明】
第１図は本発明による処理を一般的は方法によって示す
タイミング図，第２図は本発明の装置の第１の実施例を
示すブロック図，第３図は本発明の装置の他の実施例を
示す概略ブロック図，第４図は第３図の装置のためのロ
ジック回路のブロック図，第５図は第３図および第４図
の回路の動作を示すタイミング図である。 XPAC……パケットスイッチ,UX……制御ユニット,UCC…
…制御ユニット,CCAD……フレーミング回路,COMP1……
比較器,REG1,2……貯蔵レジスタ,SEQ……順序回路,BTC
……タイムベース,CPT……２進カウンタ,SOU……減算
器。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】仮想回路のパケットがそれらのラベルおよ
    びそれらを搬送するマルチプレクサのチヤンネルの同一
    性により識別されるパケットフローの制御方法であっ
    て、各仮想回路からのパケットフローが測定され、か
    つ、前記各仮想回路に予め割り当てられたパケットフロ
    ーの平均値と比較され、各伝送承認の要求時において、
    前記測定されたパケットフローが前記平均値より小さ
    く、両者の較差が正である場合、一方で、前記要求に対
    して伝送承認が与えられるとともに、他方で、前記正の
    較差は前の要求時からの経路時間に比例した複数個の伝
    送権に変換され、この複数個の伝送権は累積され、前記
    測定されたパケットフローが前記平均値より大きく、両
    者の較差が負で、かつ、前記伝送権の累積数が正の場合
    には一方で、前記要求に対して伝送承認を与えるととも
    に、他方で、前記伝送権の累積数を減少させ、前記両者
    の較差が負で、かつ、前記伝送権の結積数が零の場合に
    は、前記要求に対して伝送承認を拒否することを特徴と
    するパケットフローの制御方法。
  2. 【請求項２】前記制御方法はさらに、前記各仮想回路の
    一つに、最初に、一方で、この回路のフローとは無関係
    な一定の速度で増加される前記伝送権の累積数を表す第
    １の数字（CPT）を、他方で、前記予め割り当てられた
    パケットフローの平均値を表す第２の数字（MDYj）を割
    り当て、前記仮想回路からの伝送承認要求により、前記
    第１（CPT）および第２（MDYj）の数字間の較差を計算
    し、この較差の符号が正の場合は、この較差値を前記第
    １の数字（CPT）に置換するとともに伝送承認（AAE）を
    発生し、前記較差の符号が負の場合は、前記第１の数字
    （CPT）を保持するとともに伝送禁止信号を発生するこ
    とを特徴とする特許請求の範囲（１）記載のパケットフ
    ローの制御方法。
  3. 【請求項３】前記制御方法はさらに、伝送承認の拒否に
    対応して、前記仮想回路に対し、可能な場合にはそのフ
    ローを減少することを要求する手段およびパケットの損
    失を知らせるメッセージを伝送する手段を備えたことを
    特徴とする特許請求の範囲（１）あるいは（２）記載の
    パケットフローの制御方法。
  4. 【請求項４】前記第２の数字は当該仮想回路に属するい
    かなるパケットの伝送を禁止するため、前記第１の数字
    の上限より大きく選定されることを特徴とする特許請求
    の範囲（２）または（３）記載のパケットフローの制御
    方法。
  5. 【請求項５】前記第２の数字は当該仮想回路のすべての
    パケットを伝送するため、零に選ばれることを特徴とす
    る特許請求の範囲（２）または（３）記載のパケットフ
    ローの制御方法。
  6. 【請求項６】伝送承認要求の第１の検出器（COMP1）
    と、クロック（ho）と、カウンタ（CPT）と、貯蔵レジ
    スタ（REG2）と、減算器（SOU）と、この減算器の内容
    の符号を検出する第２の検出器と、制御ユニット（UX）
    とを備え、前記カウンタ（CPT）および貯蔵レジスタ（R
    EG2）の出力は、その出力がカウンタ（CPT）の入力に接
    続される減算器（SOU）のオペランド入力に接続され、
    カウンタ（CPT）の入力は周期的なクロック信号（ho）
    を受信し、また、貯蔵レジスタ（REG2）は前記仮想回路
    の最初の確立時に制御ユニットによりロードされ、前記
    第の検出器（COMP1）の各出力信号は第２の検出器の動
    作を開始させ、この第２の検出器の出力信号はその低レ
    ベル時においては伝送承認（AAE）の伝送および減算器
    （SOU）の結果のカウンタ（CPT）へのローディングを生
    じさせ、高レベルにおいては伝送を禁止することを特徴
    とする前記特許請求の範囲（１）乃至（５）の１つによ
    るパケットフローの制御方法を実施するためのパケット
    フロー制御装置。
  7. 【請求項７】前記第１の数字をそのワードにより記憶す
    る第１のメモリ（MDT）と、第２の数字をそのワードに
    より記憶する第２のメモリ（MVD）とを備え、これら第
    １および第２のメモリのアドレスは前記スイッチ（XPA
    C）に入るパケットの同一性（ETIj,ｅ）により決定さ
    れ、前記装置はさらに第１の検出器として用いられるラ
    ベル受信回路（COMP2）と、減算器と、第２の検出器と
    制御ユニット（UX）とを備えることを特徴とする、非同
    期形タイムマルチプレクサ（EPAC）により実行されるパ
    ケットスイッチ（XPAC）により処理されるすべての仮想
    回路を管理する能力を有する前記特許請求の範囲（１）
    乃至（５）のいずれかによるパケットフローの制御方法
    を実行するための特許請求の範囲（６）記載のパケット
    フロー制御装置。
  8. 【請求項８】制御ユニット（UX）は装置の動作サイクル
    を制御するマイクロプロセッサを含み、各サイクルは次
    の３つの位相、すなわち、その間に前記第１のメモリ
    （MDT）の１ワードが増加され、この第１のメモリ（DM
    T）の前記ワードのアドレスは１サイクルだけ次に増加
    される割り当て位相、その間に前記受信回路が前記第１
    （MDT）および第２（MVD）のメモリの連続的なアドレス
    指定が行なわれ、読み出されたワードは減算器内で減算
    され、前記第２の検出器は、減算器の内容を第１のメモ
    リ（MDT）にローディングしあるいはローディングしな
    いことを指示する信号とともに承認あるいは非承認信号
    を発生する承認位相および前記２つのメモリの１つにお
    いて新たなワードを読み出しあるいは書き込むために制
    御ユニットへアクセスするアクセス位相を備えているこ
    とを特徴とする特許請求の範囲（７）記載のパケットフ
    ロー制御装置。
JP12722288A 1987-05-26 1988-05-26 パケットフローの制御方法および装置 Expired - Fee Related JP2630812B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8707556A FR2616025B1 (fr) 1987-05-26 1987-05-26 Methode et systeme de controle de flux de paquets
FR8707556 1987-05-26

Publications (2)

Publication Number Publication Date
JPS63306741A JPS63306741A (ja) 1988-12-14
JP2630812B2 true JP2630812B2 (ja) 1997-07-16

Family

ID=9351562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12722288A Expired - Fee Related JP2630812B2 (ja) 1987-05-26 1988-05-26 パケットフローの制御方法および装置

Country Status (7)

Country Link
US (1) US4896316A (ja)
EP (1) EP0293314B1 (ja)
JP (1) JP2630812B2 (ja)
CA (1) CA1299707C (ja)
DE (1) DE3866953D1 (ja)
ES (1) ES2028351T3 (ja)
FR (1) FR2616025B1 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE462360B (sv) * 1988-10-28 1990-06-11 Ellemtel Utvecklings Ab Foerfarande och anordning foer att foerhindra att det paa en gemensam oeverfoeringslaenk saends datapaket med hoegre intensitet aen ettfoerutbestaemt vaerdesitet aen ett foerutbestaemt vaerde
US5179549A (en) * 1988-11-10 1993-01-12 Alcatel N.V. Statistical measurement equipment and telecommunication system using same
NL8900269A (nl) * 1989-02-03 1990-09-03 Nederland Ptt Methode voor het via een meervoud van asynchroon tijdverdeelde transmissiekanalen overdragen van een stroom van datacellen, waarbij per transmissiekanaal een tellerstand wordt bijgehouden, die afhankelijk is van het aantal datacellen per tijd.
FR2643532B1 (fr) * 1989-02-17 1991-05-10 France Etat Procede de reservation de debits et commutateurs temporels de paquets asynchrones
DE68917592T2 (de) * 1989-03-14 1995-01-26 Alcatel Nv Fernmeldevermittlungssystem.
NL8900640A (nl) * 1989-03-16 1990-10-16 At & T & Philips Telecomm Werkwijze voor het in atd (asynchronous time division) overdragen van datapakketten en een inrichting voor toepassing van deze werkwijze.
US5056088A (en) * 1989-05-01 1991-10-08 At&T Bell Laboratories Apparatus and method for efficiently coupling digital signals to a communications medium in information packets
FR2648648B1 (fr) * 1989-06-20 1991-08-23 Cit Alcatel Procede et dispositif d'evaluation du debit de circuits empruntant une voie de transmission a multiplexage temporel asynchrone
FR2648649B1 (fr) * 1989-06-20 1991-08-23 Cit Alcatel Procede et dispositif d'evaluation quantifie du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel asynchrone
FR2648645B1 (fr) * 1989-06-20 1991-08-23 Cit Alcatel Procede et dispositif d'evaluation du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel
US5224092A (en) * 1989-09-05 1993-06-29 Koninklijke Ptt Nederland N.V. Method for controlling a flow of data cells into a plurality of asynchronously time-divided transmission channels with a single admission switch for transmission in the channels with reference to the state of a plurality of count values
ATE149069T1 (de) * 1989-09-29 1997-03-15 Siemens Ag Schaltungsanordnung zum ermitteln der einer atm- vermittlungsanlage im zuge von virtuellen verbindungen jeweils zugeführten nachrichtensignalmenge und zur überprüfung der einhaltung festgelegter bitraten
AU625628B2 (en) * 1989-10-12 1992-07-16 Alcatel N.V. Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel
FR2653285B1 (fr) * 1989-10-12 1991-12-06 Cit Alcatel Dispositif d'evaluation du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel asynchrone.
JPH03252241A (ja) * 1990-03-01 1991-11-11 Toshiba Corp パケット交換網における呼接続制御法
US5029164A (en) * 1990-04-13 1991-07-02 Digital Equipment Corporation Congestion avoidance in high-speed network carrying bursty traffic
FR2662886B1 (fr) * 1990-05-29 1992-08-14 Boyer Pierre Methode de mesure de la charge d'un multiplex et circuit pour sa mise en óoeuvre.
FR2665313B1 (fr) * 1990-07-24 1992-10-02 Cit Alcatel Procede d'evaluation du debit de circuits virtuels empruntant une voie de transmission a multiplexage temporel asynchrone.
JP2909165B2 (ja) 1990-07-27 1999-06-23 株式会社東芝 広帯域通信網、エンドユーザ端末、通信網、広帯域通信ノード、通信ノード、インターフェースアダプタ、マルチポイント接続インターフェース、マルチポイント接続制御装置及びアクセスユニット
US6985487B1 (en) 1990-07-27 2006-01-10 Kabushiki Kaisha Toshiba Broadband switching networks
JPH04138743A (ja) * 1990-09-29 1992-05-13 Toshiba Corp トラヒック監視方式
JPH04156138A (ja) * 1990-10-19 1992-05-28 Fujitsu Ltd セル流入規制回路
JP3128654B2 (ja) 1990-10-19 2001-01-29 富士通株式会社 監視制御方法、監視制御装置及び交換システム
DE59010139D1 (de) * 1990-10-29 1996-03-28 Siemens Ag Verfahren zur Überwachung von einer Bitrate von wenigstens einer virtuellen Verbindung
US5285446A (en) * 1990-11-27 1994-02-08 Nec Corporation Cell flow control unit and method for asynchronous transfer mode switching networks
US5187707A (en) * 1990-12-03 1993-02-16 Northern Telecom Limited Packet data flow control for an isdn D-channel
FR2671250B1 (fr) * 1990-12-27 1993-03-12 Thomson Csf Procede et dispositif pour controler le debit de donnees d'un terminal couple a un reseau de transmission de l'information.
FR2678122B1 (fr) * 1991-06-18 1993-09-03 Cit Alcatel Dispositif de mesure de debit de circuits virtuels empruntant une voie de communication a multiplexage temporel asynchrone.
US5509001A (en) * 1991-10-18 1996-04-16 Fujitsu Limited Apparatus and method for controlling cells input to ATM network
JPH05219093A (ja) * 1992-02-06 1993-08-27 Hitachi Ltd ポリシング方法および回路
SE470002B (sv) * 1992-03-13 1993-10-18 Ellemtel Utvecklings Ab Förfarande för att förhindra att det på någon av ett antal kanaler på en gemensam överföringsledning sänds datapaket med högre intensitet än ett för kanalen förutbestämt värde samt anordning för utövande av sättet
JPH0614049A (ja) * 1992-03-19 1994-01-21 Fujitsu Ltd Ａｔｍにおけるセル廃棄制御装置及びその方法
DE69330661T2 (de) * 1992-04-27 2002-06-27 Nippon Telegraph & Telephone Paketnetzwerk und Verfahren zur Vermeidung von Überlastung eines solchen Netzwerks
ATE171026T1 (de) * 1992-06-30 1998-09-15 Siemens Ag Modifiziertes leaky-bucket-verfahren
US6633561B2 (en) 1994-05-05 2003-10-14 Sprint Communications Company, L.P. Method, system and apparatus for telecommunications control
CZ286974B6 (en) 1994-05-05 2000-08-16 Sprint Communications Co Method and apparatus for control of signaling processing system
FR2720210B1 (fr) * 1994-05-20 1996-07-19 Sextant Avionique Procédé et dispositif de transmission de données asynchrone au moyen d'un bus synchrone.
JP3290541B2 (ja) * 1994-05-31 2002-06-10 富士通株式会社 セル送出制御方法及びセル送出制御装置
US5835711A (en) * 1995-02-01 1998-11-10 International Business Machines Corporation Method and system for implementing multiple leaky bucket checkers using a hybrid synchronous/asynchronous update mechanism
KR100318956B1 (ko) * 1995-12-26 2002-04-22 윤종용 비동기전송모드의셀을다중화하는장치및방법
US6580721B1 (en) * 1998-08-11 2003-06-17 Nortel Networks Limited Routing and rate control in a universal transfer mode network
US6490298B1 (en) 1999-02-26 2002-12-03 Harmonic Inc. Apparatus and methods of multiplexing data to a communication channel
US8718806B2 (en) 2011-09-02 2014-05-06 Apple Inc. Slave mode transmit with zero delay for audio interface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475192A (en) * 1982-02-16 1984-10-02 At&T Bell Laboratories Data packet flow control scheme for switching networks
JPS592463A (ja) * 1982-06-29 1984-01-09 Fuji Xerox Co Ltd 再送制御方式
US4484326A (en) * 1982-11-04 1984-11-20 At&T Bell Laboratories Packet load monitoring by trunk controllers
JPS59111493A (ja) * 1982-12-17 1984-06-27 Nec Corp 負荷制御方式
US4769811A (en) * 1986-12-31 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Packet switching system arranged for congestion control
US4769810A (en) * 1986-12-31 1988-09-06 American Telephone And Telegraph Company, At&T Bell Laboratories Packet switching system arranged for congestion control through bandwidth management

Also Published As

Publication number Publication date
CA1299707C (en) 1992-04-28
FR2616025A1 (fr) 1988-12-02
FR2616025B1 (fr) 1989-07-21
JPS63306741A (ja) 1988-12-14
US4896316A (en) 1990-01-23
ES2028351T3 (es) 1992-07-01
EP0293314B1 (fr) 1991-12-18
DE3866953D1 (de) 1992-01-30
EP0293314A1 (fr) 1988-11-30

Similar Documents

Publication Publication Date Title
JP2630812B2 (ja) パケットフローの制御方法および装置
JP2630813B2 (ja) パケットフロー制御方法および装置
JP3248929B2 (ja) 固定又は可変長のデータブロックとして構成されたデータを記憶するバッファメモリを備えた情報一時記憶システム
US4933932A (en) Buffer queue write pointer control circuit notably for self-channelling packet time-division switching system
US5398315A (en) Multi-processor video display apparatus
JP3382279B2 (ja) 非同期多重通信仮想回線の情報伝達量制御方法及びその制御回路
JP2843155B2 (ja) 非同期時分割通信出力の平滑化方法及びそれを実施するための装置並びに非同期時分割通信の流れを制御する方法
JPH02280440A (ja) データパケット非同期時分割交換方法及び装置
US4849965A (en) Asynchronous digital time-division multiplexing system with distributed bus
US5124983A (en) Arbitration method and device for transmit mode access to the transmission medium of a distributed switching network
US4922485A (en) System for changing priority of packets of data
FI74182B (fi) Foerfarande foer styrning av oeverfoering av pcm-signaler mellan anslutningar i pcm-tidsmultiplex-telefonnaet vid sammantraedesanvaendning och kopplingsanordning foer genomfoerande av foerfarandet.
JP3500511B2 (ja) 空間分割交換マトリクスの入力へ接続するための入力待ち行列システム
JPH09181729A (ja) Ａｔｍ端末用時分割多重通信制御回路
JPH0678383A (ja) 多重タイミング起動装置
JPH04264845A (ja) Ｕｃｏｌ型星状回路網のスロット割当て方法およびその方法を実行する電子装置
KR0182707B1 (ko) 교환기에 있어서 프로세서간통신 메세지에 대한 모니터장치 및 방법
JP3074598B2 (ja) データ交換装置
JP2001320384A (ja) 伝送制御装置及び伝送装置
US20070061661A1 (en) Bit rate adaptation in a data processing flow
US7085865B2 (en) I/O throughput by pre-termination arbitration
JPS60148250A (ja) プロセツサ処理能力配分方式
JP2994224B2 (ja) 時分割多重音声蓄積・送出装置
JP2933007B2 (ja) タイムアウト判定装置
JPS63227150A (ja) 非同期式時分割多重交換方式

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees