JP2623575B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタの製造方法に関す
るものである。
るものである。
本発明は、バイポーラトランジスタの製造方法におい
て、エミッタ形成領域を絶縁層で覆った状態で、ベース
取出し形成領域に接する導体層の表面及びコレクタ取出
し形成領域の表面に、金属を有する導体層を形成し、エ
ミッタ形成領域に接する導体層をベース取出し形成領域
に接する導体層とは別個に形成することによって、高速
動作が可能で且つ正常な動作を維持することができる微
細なバイポーラトランジスタを簡単な工程で製造するこ
とができる様にしたものである。
て、エミッタ形成領域を絶縁層で覆った状態で、ベース
取出し形成領域に接する導体層の表面及びコレクタ取出
し形成領域の表面に、金属を有する導体層を形成し、エ
ミッタ形成領域に接する導体層をベース取出し形成領域
に接する導体層とは別個に形成することによって、高速
動作が可能で且つ正常な動作を維持することができる微
細なバイポーラトランジスタを簡単な工程で製造するこ
とができる様にしたものである。
バイポーラトランジスタの動作を高速化させる方法の
一つとして、各種抵抗の低減がある。
一つとして、各種抵抗の低減がある。
このために本出願人は、金属を有する導体層を半導体
基板上に形成し、この導体層の一部を除去すると共にこ
の除去部における導体層の側面部を絶縁膜で覆った後
に、熱処理を行うことによって、金属による汚染を伴な
うことなく抵抗を低減させる様にした半導体装置の製造
方法を、特願昭60−71077号として先に提案した。
基板上に形成し、この導体層の一部を除去すると共にこ
の除去部における導体層の側面部を絶縁膜で覆った後
に、熱処理を行うことによって、金属による汚染を伴な
うことなく抵抗を低減させる様にした半導体装置の製造
方法を、特願昭60−71077号として先に提案した。
しかし、金属を有する導体層はエッチング等による除
去が半導体層に比べて容易でなく、半導体装置を簡単な
工程で製造することができない。
去が半導体層に比べて容易でなく、半導体装置を簡単な
工程で製造することができない。
本発明によるバイポーラトランジスタの製造方法は、
半導体基板14の表面のうちでエミッタ形成領域13aとベ
ース取出し形成領域13aとコレクタ取出し形成領域13bと
を除く領域に第１の絶縁層15を形成する工程と、前記第
１の絶縁層15を形成した後に、前記ベース取出し形成領
域13aに接する第１の導体層16を形成する工程と、前記
エミッタ形成領域13aを覆う第２の絶縁層22を形成する
工程と、前記第２の絶縁層22を形成した後に、前記第１
の導体層16の表面及び前記コレクタ取出し形成領域13b
の表面に、金属を有する第２の導体層25を形成する工程
と、前記第２の導体層25を形成した後に、第３の絶縁層
26を堆積させる工程と、前記エミッタ形成領域13aを露
出させる開口27を前記第３及び第２の絶縁層26、22に形
成する工程と、前記開口27を介して前記エミッタ形成領
域13aに接する第３の導体層33を形成する工程とを夫々
具備している。
半導体基板14の表面のうちでエミッタ形成領域13aとベ
ース取出し形成領域13aとコレクタ取出し形成領域13bと
を除く領域に第１の絶縁層15を形成する工程と、前記第
１の絶縁層15を形成した後に、前記ベース取出し形成領
域13aに接する第１の導体層16を形成する工程と、前記
エミッタ形成領域13aを覆う第２の絶縁層22を形成する
工程と、前記第２の絶縁層22を形成した後に、前記第１
の導体層16の表面及び前記コレクタ取出し形成領域13b
の表面に、金属を有する第２の導体層25を形成する工程
と、前記第２の導体層25を形成した後に、第３の絶縁層
26を堆積させる工程と、前記エミッタ形成領域13aを露
出させる開口27を前記第３及び第２の絶縁層26、22に形
成する工程と、前記開口27を介して前記エミッタ形成領
域13aに接する第３の導体層33を形成する工程とを夫々
具備している。
本発明によるバイポーラトランジスタの製造方法で
は、エミッタ形成領域13aを覆う第２の絶縁層22を形成
しているので、ベース取出し形成領域13aに接する第１
の導体層16の表面及びコレクタ取出し形成領域13bの表
面に、金属を有する第２の導体層25を形成しても、エミ
ッタ形成領域13aが金属に汚染されることはない。
は、エミッタ形成領域13aを覆う第２の絶縁層22を形成
しているので、ベース取出し形成領域13aに接する第１
の導体層16の表面及びコレクタ取出し形成領域13bの表
面に、金属を有する第２の導体層25を形成しても、エミ
ッタ形成領域13aが金属に汚染されることはない。
また、ベース取出し形成領域13a及びコレクタ取出し
形成領域13b以外の領域に第１及び第２の絶縁層15、22
を形成し且つベース取出し形成領域13aに接する第１の
導体層16を形成した後に、金属を有する第２の導体層25
を形成しているので、ベース取出し形成領域13bに接す
る第１の導体層16の表面及びコレクタ取出し形成領域13
bの表面にのみ、金属を有する第２の導体層25をセルフ
アラインで且つ同時に形成することができる。
形成領域13b以外の領域に第１及び第２の絶縁層15、22
を形成し且つベース取出し形成領域13aに接する第１の
導体層16を形成した後に、金属を有する第２の導体層25
を形成しているので、ベース取出し形成領域13bに接す
る第１の導体層16の表面及びコレクタ取出し形成領域13
bの表面にのみ、金属を有する第２の導体層25をセルフ
アラインで且つ同時に形成することができる。
しかも、エミッタ形成領域13aに接する第３の導体層3
3をベース取出し形成領域13aに接する第１の導体層16と
は別個に形成しているので、第１及び第３の導体層16、
33に不純物を導入するパターンとこれら第１及び第３の
導体層16、33で形成するパターンとの間で位置合わせを
行う必要がない。
3をベース取出し形成領域13aに接する第１の導体層16と
は別個に形成しているので、第１及び第３の導体層16、
33に不純物を導入するパターンとこれら第１及び第３の
導体層16、33で形成するパターンとの間で位置合わせを
行う必要がない。
以下、NPN形のバイポーラトランジスタの製造に適用
した本発明の第１〜第３実施例を、第１図〜第３図を参
照しながら説明する。
した本発明の第１〜第３実施例を、第１図〜第３図を参
照しながら説明する。
第１図が、第１実施例を示している。この第１実施例
では、第1A図に示す様に、Ｐ形の単結晶のSi基板11に対
する選択拡散等によって、このSi基板11の表面に埋め込
み層12をまず形成する。
では、第1A図に示す様に、Ｐ形の単結晶のSi基板11に対
する選択拡散等によって、このSi基板11の表面に埋め込
み層12をまず形成する。
次に、第1B図に示す様に、Si基板の全面にＮ形のエピ
タキシャル層13を成長させることによって、Si基板11と
エピタキシャル層13とから成るSi基板14を形成する。な
お、エピタキシャル層13の一部には、埋め込み層12の不
純物が拡散する。
タキシャル層13を成長させることによって、Si基板11と
エピタキシャル層13とから成るSi基板14を形成する。な
お、エピタキシャル層13の一部には、埋め込み層12の不
純物が拡散する。
次に、第1C図に示す様に、エピタキシャル層13のうち
でエミッタ形成領域とベース取出し形成領域とコレクタ
取出し形成領域とを除く領域を選択酸化し、この酸化し
た領域の表面を平坦化することによって、SiO2層15を形
成する。
でエミッタ形成領域とベース取出し形成領域とコレクタ
取出し形成領域とを除く領域を選択酸化し、この酸化し
た領域の表面を平坦化することによって、SiO2層15を形
成する。
なお、エピタキシャル層13のうちで酸化されずに残っ
た領域13aがエミッタ形成領域及びベース取出し形成領
域であり、領域13bがコレクタ取出し形成領域である。
た領域13aがエミッタ形成領域及びベース取出し形成領
域であり、領域13bがコレクタ取出し形成領域である。
次に、第1D図に示す様に、Ｐ形の不純物を含有する多
結晶Si層16をエピタキシャル層13の全面に形成した後に
この多結晶Si層16を図示の様にパターニングし、更にSi
3N4層17を全面に形成する。
結晶Si層16をエピタキシャル層13の全面に形成した後に
この多結晶Si層16を図示の様にパターニングし、更にSi
3N4層17を全面に形成する。
次に、第1E図に示す様に、Si3N4層17と多結晶Si層16
とのうちでエミッタ形成領域に対応する部分に、RIEやK
OH等によって開口18を形成する。そして、ベース形成用
のＰ形の不純物21を、開口18を通して領域13a中へイオ
ン注入する。
とのうちでエミッタ形成領域に対応する部分に、RIEやK
OH等によって開口18を形成する。そして、ベース形成用
のＰ形の不純物21を、開口18を通して領域13a中へイオ
ン注入する。
次に、第1F図に示す様に、Si3N4層17をマスクとして
酸化を行うことによって、領域13aと多結晶Si層16との
うちで開口18に臨む部分を覆うSiO2層22を形成する。
酸化を行うことによって、領域13aと多結晶Si層16との
うちで開口18に臨む部分を覆うSiO2層22を形成する。
すると、この時の酸化のための熱によって、不純物21
が活性化てイントリンシックベース23が形成されると共
に、多結晶Si層16から領域13a中へ不純物が拡散してグ
ラフトベース24が形成される。
が活性化てイントリンシックベース23が形成されると共
に、多結晶Si層16から領域13a中へ不純物が拡散してグ
ラフトベース24が形成される。
なおSiO2層22の形成時に、多結晶Si層16のうちで開口
18に臨む部分が侵食されるのを防止するために、この部
分に予め側壁部を形成しておいてもよい。
18に臨む部分が侵食されるのを防止するために、この部
分に予め側壁部を形成しておいてもよい。
次に、第1G図に示す様に、Si3N4層17をエッチングに
よって剥離する。この剥離によって、多結晶Si層16のう
ちでSiO2層22に覆われていない部分と領域13bとが露出
する。
よって剥離する。この剥離によって、多結晶Si層16のう
ちでSiO2層22に覆われていない部分と領域13bとが露出
する。
次に、第1H図に示す様に、多結晶Si層16のうちでSiO2
層22に覆われていない部分と領域13bとにのみ、シリサ
イド層25を形成する。
層22に覆われていない部分と領域13bとにのみ、シリサ
イド層25を形成する。
このシリサイド層25は、WF6やTiCl4等を利用したCVD
によっても形成することができ、またTiやMo等を全面に
蒸着させ熱処理によってシリサイド化した後に金属のま
まで残っている部分をエッチングで除去することによっ
ても形成することができる。
によっても形成することができ、またTiやMo等を全面に
蒸着させ熱処理によってシリサイド化した後に金属のま
まで残っている部分をエッチングで除去することによっ
ても形成することができる。
この場合、SiO2層15、22上では、シリサイド層25を形
成するためのCVDは起こらず、また高融点金属によるシ
リサイド化も起こらない。従って、シリサイド層25は、
多結晶層Si層16のうちでSiO層222に覆われていない部分
と領域13bとにセルフアラインで形成される。
成するためのCVDは起こらず、また高融点金属によるシ
リサイド化も起こらない。従って、シリサイド層25は、
多結晶層Si層16のうちでSiO層222に覆われていない部分
と領域13bとにセルフアラインで形成される。
次に、第1I図に示す様に、常圧CVD等によって、エミ
ッタ形成領域に対応する部分の膜厚が薄くなる様にSiO2
層26を全面に形成する。従って、次にSiO2層26,22をRIE
でエッチバックすると、第1J図に示す様に、エミッタ形
成領域に対応する部分に開口27が形成される。
ッタ形成領域に対応する部分の膜厚が薄くなる様にSiO2
層26を全面に形成する。従って、次にSiO2層26,22をRIE
でエッチバックすると、第1J図に示す様に、エミッタ形
成領域に対応する部分に開口27が形成される。
次に、第1K図に示す様に、SiO2層26のうちで多結晶Si
層16上のベース電極形成部とコレクタ取出し形成領域に
対する部分とに開口31、32を形成する。
層16上のベース電極形成部とコレクタ取出し形成領域に
対する部分とに開口31、32を形成する。
そして、Ｎ形の不純物を含有する第２層目の多結晶Si
層33を全面に形成して、熱処理を行う。すると、多結晶
Si層33から領域13a中へ不純物が拡散して、エミッタ34
が形成される。
層33を全面に形成して、熱処理を行う。すると、多結晶
Si層33から領域13a中へ不純物が拡散して、エミッタ34
が形成される。
従って、領域13aのうちでエミッタ34とイントリンシ
ックベース23及びグラフトベース24とを除く部分がコレ
クタ35となり、エミッタ34とイントリンシックベース23
とコレクタ35とを有するバイポーラトランジスタが形成
される。
ックベース23及びグラフトベース24とを除く部分がコレ
クタ35となり、エミッタ34とイントリンシックベース23
とコレクタ35とを有するバイポーラトランジスタが形成
される。
その後、多結晶Si層33上にA1層を形成し、これらのA1
層と多結晶Si層33とをパターニングすることによって、
エミッタ電極36、ベース電極37及びコレクタ電極38を形
成する。
層と多結晶Si層33とをパターニングすることによって、
エミッタ電極36、ベース電極37及びコレクタ電極38を形
成する。
第２図は、第２実施例を示している。この第２実施例
では、第2A図に示す様に、上述の第１実施例における第
1E図までの工程と同様にして開口18を形成した後に、こ
の開口18を通して低濃度のＰ形の不純物41を領域13a中
へイオン注入する。
では、第2A図に示す様に、上述の第１実施例における第
1E図までの工程と同様にして開口18を形成した後に、こ
の開口18を通して低濃度のＰ形の不純物41を領域13a中
へイオン注入する。
次に、第2B図に示す様に、第1F図の工程と同様にして
SiO2層22を形成すると、グラフトベース24も同時に形成
される。
SiO2層22を形成すると、グラフトベース24も同時に形成
される。
次に、第2C図に示す様に、第1G図及び第1H図の工程と
同様にしてシリサイド層25を形成し、更に、第2D図に示
す様に、第1I図及び第1J図の工程と同様にしてSiO2層26
及び開口27を形成する。
同様にしてシリサイド層25を形成し、更に、第2D図に示
す様に、第1I図及び第1J図の工程と同様にしてSiO2層26
及び開口27を形成する。
次に、第1K図に示した様に、開口31、32と第２層目の
多結晶Si層33とを形成する。しかしこの第２実施例で
は、第１実施例とは異なり、まずＢ等のＰ形で不純物を
多結晶Si層33へイオン注入して、熱処理を行う。する
と、このＰ形の不純物が多結晶Si層33から領域13a中へ
拡散してイントリンシックベース23が形成されると共
に、不純物41が活性化してイントリンシックベース23と
グラフトベース24との接続部が形成される。
多結晶Si層33とを形成する。しかしこの第２実施例で
は、第１実施例とは異なり、まずＢ等のＰ形で不純物を
多結晶Si層33へイオン注入して、熱処理を行う。する
と、このＰ形の不純物が多結晶Si層33から領域13a中へ
拡散してイントリンシックベース23が形成されると共
に、不純物41が活性化してイントリンシックベース23と
グラフトベース24との接続部が形成される。
そしてその後、As等のＮ形の不純物を多結晶Si層23へ
イオン注入して、再び熱処理を行う。すると今度は、こ
のＮ形の不純物が多結晶Si層33から領域13a中へ拡散し
てエミッタ34が形成されるが、この時、上述のＢ等がエ
ミッタ34へ吸引されてシャロージャンクションが形成さ
れる。この後の工程は、第１実施例と同様である。
イオン注入して、再び熱処理を行う。すると今度は、こ
のＮ形の不純物が多結晶Si層33から領域13a中へ拡散し
てエミッタ34が形成されるが、この時、上述のＢ等がエ
ミッタ34へ吸引されてシャロージャンクションが形成さ
れる。この後の工程は、第１実施例と同様である。
第３図は、第３実施例を示している。この第３実施例
では、第3A図に示す様に、上述の第２実施例における第
2C図までの工程の後に、Si3N4層42を全面に形成し、多
結晶Si層16上のSi3N4層42のみが露出する様にレジスト
層43を更に形成する。
では、第3A図に示す様に、上述の第２実施例における第
2C図までの工程の後に、Si3N4層42を全面に形成し、多
結晶Si層16上のSi3N4層42のみが露出する様にレジスト
層43を更に形成する。
次に、第3B図に示す様に、Si3N4層42のうちでレジス
ト層43に覆われていない部分のみを除去し、更にレジス
ト層43を除去した状態でシリサイド層25を酸化すること
によって、SiO2層44を形成する。
ト層43に覆われていない部分のみを除去し、更にレジス
ト層43を除去した状態でシリサイド層25を酸化すること
によって、SiO2層44を形成する。
次に、第3C図に示す様に、残存しているSi3N4層42を
除去し、常圧CVD等によるSiO2層26の形成とRIEによるSi
O226層のエッチバックとによって、SiO2層26による側壁
に包囲されている開口27形成する。
除去し、常圧CVD等によるSiO2層26の形成とRIEによるSi
O226層のエッチバックとによって、SiO2層26による側壁
に包囲されている開口27形成する。
この第3C図の状態は第2D図の状態と同じであり、この
後の工程は、第２実施例と同様である。
後の工程は、第２実施例と同様である。
本発明によるバイポーラトランジスタの製造方法で
は、ベース取出し形成領域に接する導体層の表面とコレ
クタ取出し形成領域の表面との両方に、金属を有する導
体層が形成されるので、rbb′とコレクタ取出しの接触
抵抗との両方が低く高速動作の可能なバイポーラトラン
ジスタを製造することができる。
は、ベース取出し形成領域に接する導体層の表面とコレ
クタ取出し形成領域の表面との両方に、金属を有する導
体層が形成されるので、rbb′とコレクタ取出しの接触
抵抗との両方が低く高速動作の可能なバイポーラトラン
ジスタを製造することができる。
また、ベース取出し形成領域に接する導体層の表面及
びコレクタ取出し形成領域の表面に、金属を有する導体
層を形成しても、エミッタ形成領域が金属に汚染される
ことがないので、正常な動作を維持することができるバ
イポーラトランジスタを製造することができる。
びコレクタ取出し形成領域の表面に、金属を有する導体
層を形成しても、エミッタ形成領域が金属に汚染される
ことがないので、正常な動作を維持することができるバ
イポーラトランジスタを製造することができる。
また、ベース取出し形成領域に接する導体層の表面及
びコレクタ取出し形成領域の表面にのみ、金属を有する
導体層をセルフアラインで且つ同時に形成することがで
きて、金属を有する導体層を除去する工程が不要であ
り、しかも、ベース取出し形成領域に接する導体層及び
エミッタ形成領域に接する導体層に不純物を導入するパ
ターンとこれらの導体層で形成するパターンとの間で位
置合わせを行う必要がないので、簡単な工程で微細なバ
イポーラトランジスタを製造することができる。
びコレクタ取出し形成領域の表面にのみ、金属を有する
導体層をセルフアラインで且つ同時に形成することがで
きて、金属を有する導体層を除去する工程が不要であ
り、しかも、ベース取出し形成領域に接する導体層及び
エミッタ形成領域に接する導体層に不純物を導入するパ
ターンとこれらの導体層で形成するパターンとの間で位
置合わせを行う必要がないので、簡単な工程で微細なバ
イポーラトランジスタを製造することができる。
第１図〜第３図は本発明の夫々第１〜第３実施例を順次
に示すバイポーラトランジスタの側断面図である。 なお図面に用いられた符号において、 13a,13b……領域 14……Si基板 15,22……SiO2層 25……シリサイド層 である。
に示すバイポーラトランジスタの側断面図である。 なお図面に用いられた符号において、 13a,13b……領域 14……Si基板 15,22……SiO2層 25……シリサイド層 である。
Claims (1)
- 【請求項１】半導体基板の表面のうちでエミッタ形成領
域とベース取出し形成領域とコレクタ取出し形成領域と
を除く領域に第１の絶縁層を形成する工程と、 前記第１の絶縁層を形成した後に、前記ベース取出し形
成領域に接する第１の導体層を形成する工程と、 前記エミッタ形成領域を覆う第２の絶縁層を形成する工
程と、 前記第２の絶縁層を形成した後に、前記第１の導体層の
表面及び前記コレクタ取出し形成領域の表面に、金属を
有する第２の導体層を形成する工程と、 前記第２の導体層を形成した後に、第３の絶縁層を堆積
させる工程と、 前記エミッタ形成領域を露出させる開口を前記第３及び
第２の絶縁層に形成する工程と、 前記開口を介して前記エミッタ形成領域に接する第３の
導体層を形成する工程と を夫々具備するバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166149A JP2623575B2 (ja) | 1987-07-02 | 1987-07-02 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166149A JP2623575B2 (ja) | 1987-07-02 | 1987-07-02 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410667A JPS6410667A (en) | 1989-01-13 |
| JP2623575B2 true JP2623575B2 (ja) | 1997-06-25 |
Family
ID=15825966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62166149A Expired - Lifetime JP2623575B2 (ja) | 1987-07-02 | 1987-07-02 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2623575B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194673A (ja) * | 1986-02-20 | 1987-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-02 JP JP62166149A patent/JP2623575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410667A (en) | 1989-01-13 |
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