JP2589982B2 - アナログ・ディジタル変換装置 - Google Patents

アナログ・ディジタル変換装置

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JP2589982B2 JP62109949A JP10994987A JP2589982B2 JP 2589982 B2 JP2589982 B2 JP 2589982B2 JP 62109949 A JP62109949 A JP 62109949A JP 10994987 A JP10994987 A JP 10994987A JP 2589982 B2 JP2589982 B2 JP 2589982B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、並列に結合される２個の細密なアナログ・
ディジタル変換器に直列に結合される粗のアナログ・デ
ィジタル変換器を含み、粗変換してから細密変換するア
ナログ・ディジタル変換装置に関する。
発明の背景 高速のアナログ・ディジタル変換器（以下、AD変換器
という。）は、ビデオおよび他のディジタル信号処理の
応用例において重要な構成ブロック要素である。標準の
ディジタル・ビデオ処理においては、色搬送波周波数の
４倍、すなわちNTSC方式のビデオ・システムでは約14MH
zで入力アナログ・ビデオ信号を一連のディジタル・サ
ンプルに変換することが必要な場合がある。
1985年12月発行「固体回路のIEEEジャーナル」IEEE J
ournal of Solid State Circuits）,Vol.sc−20,No.6の
エイ・ジー・エフ・ディングウォール（A.G.F.Dingwal
l）氏およびヴィー・ザズー（V.Zazzu）氏による“8MHz
で動作するCMOSを使用し粗変換してから細密変換する８
ビットのA/D変換器”（An 8 MHz CMOS Subranging 8−b
it A/D Converter）という題名の論文には、サンプリン
グされたアナログ入力信号を表わすディジタル・サンプ
ルを発生するために連続する２つの動作位相を必要とす
る細かく範囲分けする形式のAD変換器（以下、従来例と
称す）が記載されている。第１の動作位相では、アナロ
グ入力信号は15個の比較器から成る第一組において、16
個の基準値と比較される。粗の比較は、アナログ入力信
号が16個あるアナログ値の中のどの範囲内にあるかを決
定し、ディジタル出力信号の中の４つの上位ビットを発
生する。
次に、同じアナログ入力信号が、15個の比較器から成
る第二組において、粗の比較に応じて選択された第２の
一連の16個の基準値と比較される。第２の細密な比較
は、アナログの入力信号が16個の細かい範囲に分けられ
たアナログ値（粗の比較によって決定された範囲で）の
どの範囲内にあるかを決定し、ディジタル出力信号の中
の４つの下位ビットを発生する。第１および第２の比較
の結果は、アナログの入力信号のレベルを表わす８ビッ
トのサンプルを形成するために合成される。
粗および細密な比較は、完了するために連続するクロ
ック・サイクルを必要とする。第１のクロック・サイク
ルの間、粗の比較が実行される。第２のクロック・サイ
クルの間、細密な比較が粗の比較の結果に基づいて実行
される。従って、各々の８ビット・サンプルを発生する
ためには、２つのクロック・サイクルが必要である。第
６図に示す従来例の動作波形図を参照すると、粗変換と
細密変換が、連続する２つのサンプル間で順次完了しな
ければならない。従って、安定した動作を保つために
は、サンプル周期を或る値以上狭めることができる。す
なわち、サンプル周波数を12MHz以上にすることはでき
ない（上記論文のP.1141の右欄第４行、同P.1142の右欄
下から第５行の記載を参照）。現在の低価格のAD変換器
技術によれば、16MHzのクロック周波数で処理すること
ができる。従って、先に述べたAD変換器は8MHzの周波数
でディジタル・サンプルを発生する。各クロック・サイ
クルについて、１つのサンプルを発生することが望まし
く、従って、ディジタル・ビデオ処理の応用例に対して
十分である16MHzの速度を実現することが望ましい。具
体的に説明すると、ビデオ信号幅搬送波の４倍で動作す
るAD変換器を構成することが望まれている。その理由
は、このサンプリング周波数で、色復調が比較的容易に
行われるからである。副搬送波（3.58MHz）の４倍は約1
4MHzである。製造上歩溜りを保証するために、もう少し
高い周波数、例えば、16MHzで動作するように設計すの
が通例になっている。
発明の目的 粗の並列形AD変換器と細密な並列形AD変換器とを組合
わせたアナログ・ディジタル変換装置において、最少数
のアナログ・ディジタル変換器を使って、アナログ入力
信号を表わす完全なディジタル・サンプルを、高いサン
プル周波数で且つ安定した動作様態で１つのクロック・
サイクル毎に発生させることである。
発明の構成 本発明は、 アナログ入力信号を供給するアナログ信号入力端子
と、 第１の粗の並列形アナログ・ディジタル変換器であっ
て、 相対的に正のDC電位と相対的に負のDC電位間に結合さ
れ、複数の基準値を供給する粗のインピーダンス手段
と、 前記アナログ信号入力端子に結合される第１の各入力
端子と、前記各基準値に接続される第２の各入力端子を
有する第１の複数の比較器と、 前記第１の複数の比較器に結合され、前記アナログ入
力信号を表わす粗のディジタル値と、前記アナログ入力
信号が現在在る前記基準値範囲を示す範囲指示信号を発
生するデコーダとを具備する、前記第１の粗の並列形ア
ナログ・ディジタル変換器と、 第２および第３の細密
な並列形アナログ・ディジタル変換器であって、 第２および第３の複数の比較器であり、これらの各比
較器は前記アナログ信号入力端子に結合される第１の入
力端子を有し、また各比較器は前記アナログ入力信号を
表わす細密なディジタル値を供給する各出力端子を有す
る、前記第２および第３の複数の比較器と、 前記粗のインピーダンス手段に結合され、且つ前記範
囲指示信号に応答して、複数の細密な基準値を得て、該
細密な記述値を前記第２および第３の複数の比較器の第
２の各入力端子に結合させる細密なインピーダンス手段
とを具備し、前記細密な基準値は前記アナログ入力信号
の現在値を含む値の範囲にわたる、前記第２および第３
の細密な並列形アナログ・ディジタル変換器と、 前記第１の粗の並列形アナログ・ディジタル変換器に
所定の周波数を有するクロック供給し、かつ前記所定の
周波数を1/2で分周した周波数を有するクロックを前記
第２および第３の細密な並列形アナログ・ディジタル変
換器に互いに位相をずらして供給する、クロック発生手
段と、 前記粗のディジタル値と前記第２および第３の細密な
並列形アナログ・ディジタル変換器からの前記細密なデ
ィジタル値とを交互に合成し、前記アナログ入力信号を
表わす合成ディジタル値を供給する手段とを含んでい
る。
発明の効果 本発明によると、第１および第２の細密なAD変換器
は、粗のAD変換器が作動される各クロック・サイクルに
ついて交互に作動され、粗のAD変換器が作動されるクロ
ック周波数の1/2のクロック周波数で作動されるから、
第１および第２の細密なAD変換器には、それらの出力が
変化してから安定化するのに十分な時間が与えられる。
従って、細密な信号を発生する第１および第２の細密な
AD変換器を安定した動作態様で作動させることができ
る。また本願発明によると、アナログ・ディジタル変換
装置全体として必要な比較器の数を余り増加させること
なく、粗のAD変換器が作動されるクロック・サイクル毎
にアナログ信号を表わす完全なディジタル・サンプルを
発生することができる。さらに、解像度が同じであると
仮定した場合、本発明は、従来例に比べてサンプル周波
数を安定した動作態様でより高くすることができる。
本願発明によると、第１および第２の細密なAD変換器
は、粗のAD変換器が作動される各クロック・サイクルに
ついて交互に作動され、粗のAD変換器が作動されるクロ
ック周波数の1/2のクロック周波数で作動されるから、
第１および第２の細密なAD変換器には、それらの出力が
変化してから安定化するのに十分な時間が与えられる。
従って、より高い解像度の信号を発生する第１および第
２の細密なAD変換器を安定した動作態様で作動させるこ
とができる。また本願発明によると、アナログ・ディジ
タル変換装置全体として必要な比較器の数を余り増加さ
せることなく、粗のAD変換器が作動されるクロック・サ
イクル毎にアナログ信号を表わす完全なディジタル・サ
ンプルを発生することができる。
実施例 第１図において、細い線はアナログ信号またはクロッ
ク信号を伝達する結線を表わしており、太い線は多ビッ
ト並列結線を含むディジタル信号を伝達する結線を表わ
している。
アナログ信号線（図示せず）からのアナログ入力信号
はアナログ入力端子５に供給される。アナログ入力端子
５は、粗のAD変換器10と細密なAD変換器20および40のア
ナログ入力端子にそれぞれ結合される。粗のAD変換器10
は、アナログ入力信号のレベルの粗のディジタル近似を
表わす上位ビットをディジタル出力に発生する。上位ビ
ットは、合成回路30の１つの入力に結合される。また、
粗のAD変換器10は、範囲指示信号を発生する。範囲指示
信号は、細密なAD変換器20および40の各々の範囲選択入
力端子に結合される。範囲指示信号は、どのアナログ値
の範囲がアナログ入力信号の値を含んでいるかを指示す
るディジタル信号でよい。このディジタルの指示信号は
上位ビットそれ自体である。あるいは、範囲指示信号
は、1985年９月17日に山田氏他に付与された“縦続比較
器を用いるAD変換器”（Cascade−Comparator A/D Conv
erter）という名称の米国特許第4,542,370号に例示され
ているように、アナログ入力信号の値を含むアナログ値
の範囲の上方および下方の境界値を定めるアナログ信号
でもよい。また、範囲指示信号は、ディングウォール氏
およびザズー氏による前記の論文に記載されているよう
にアナログおよびディジタル信号を合成したものでもよ
い。
細密なAD変換器20および40は、入力アナログ信号を表
わすディジタル信号の下位ビットを各々のディジタル出
力端子に発生する。これらの最下位ビット出力は合成回
路30の別の入力に結合される。合成回路30は、粗のAD変
換器10からの上位ビットと、適当に細密なAD変換器20あ
るいは40からの対応する下位ビットとを合成し、これら
を入力アナログ信号を表わす一連のディジタル出力サン
プルに構成する。
シーケンス制御回路50は、粗のAD変換器10、細密なAD
変換器20と40、および合成回路30にそれぞれ結合される
クロック信号110,120,140および130を発生する。これら
のクロック信号は、以下に詳しく述べるように、これら
の各構成要素の動作を制御し、順序づけを実行する。シ
ーケンス制御回路50は、例えば、主発振器（複合ビデオ
信号のカラーバーストまたは水平同期成分に固定されて
いるものでもよい）、各種の分周器および関連する理論
回路を含んでいるものでよい。
第１図に示すAD変換器の動作は第２図に示すタイミン
グ図を参照することによって良く理解される。第１図に
例示したAD変換器10,20および40の各々は、アナログ入
力端子５に結合される入力を有するサンプル／ホールド
回路（以下、S/H回路という。）を含んでいる。第２図
の波形101は、粗のAD変換器10のS/H回路に供給されるサ
ンプル・クロックを示す。波形102は、連続するサンプ
ルの最上位ビットが粗のAD変換器10により発生されるタ
イミングを示す。サンプル・クロック101の一番左のパ
ルスは、S/H回路が時間Ａにおいてアナログ入力信号を
サンプリングするように条件づける。一番左の次のパル
スは、S/H回路がアナログ信号を時間Ｂにおいてサンプ
リングするように条件づけ、以下同様である。波形102
の一番左のパルスは、AD変換器10がサンプルＡの上位ビ
ット（最上位ビット（Ａ））を発生している時の時間期
間を示し、以下同様である。なお、クロック121とクロ
ック141は、何れもAD変換器20とAD変換器40に供給され
るが、第２図は、クロック121とクロック141が相補的な
関係にあることを示すものであって、この実施例の場合
180゜位相がずれている。
波形121は細密なAD変換器20のS/H回路に供給されるサ
ンプル・クロックを示す。一番左のパルスは、AD変換器
20のS/H回路が時間Ａにおいてアナログ入力信号をサン
プリングするように条件づける。一番左の次のパルス
は、AD変換器20のS/H回路が時間Ｃにおいてサンプリン
グするように条件づけ、以下同様である。波形122は、
細密なAD変換器20がアナログ入力信号の下位ビットを発
生する時の時間期間を示す。粗のAD変換器10が現サンプ
ルＡに関する範囲情報を発生するまで、細密なAD変換器
20は、その下位ビット（最下位ビット（Ａ））を発生す
るためのサンプルＡの変換を開始することができない。
従って、アナログ・サンプルＡについての細密な変換期
間は、サンプルＡの粗の変換が完了する後まで遅延され
る。細密な変換は時間Ｂにおいて開始するように任意に
選択される。波形122に示す一番左の変換期間の終わり
において、時間Ａにおいてアナログ入力信号を表わす完
全なディジタル・サンプルは、合成回路30で合成され、
ディジタル出力シーケンス160に示されるようにディジ
タル・サンプルＡとして利用可能になる。細密なAD変換
器20は時間Ｃまで別の変換を開始しない。従って、粗の
AD変換器10および細密なAD変換器20の組合わせは、２つ
のクロック・サイクル毎に完全なディジタル・サンプル
を発生する。
細密なAD変換器40を加えることによって、完全なディ
ジタル・サンプルが、次のようにしてクロック・サイク
ル毎に得られる。時間Ｂにおいて、粗のAD変換器10およ
び細密なAD変換器40のS/H回路は、波形101および141に
示されるように、いずれもアナログ入力信号をサンプリ
ングする。波形102に示すように、粗のAD変換器10はサ
ンプルＢの上位ビットを発生する。粗のAD変換器10が、
公称上時間Ｃにおいて変換を完了した時、細密なAD変換
器40は、波形142に示すように下位ビット（最下位ビッ
ト（Ｂ））を発生するためにアナログ・サンプルの変換
を開始する。時間Ｄにおいて、時間Ｂにおけるアナログ
入力信号を表わす完全なディジタル・サンプルが合成回
路30で合成され、ディジタル出力シーケンス160に示す
ようにディジタル・サンプルＢとして利用可能になる。
粗のAD変換器10は、各クロック・サイクルにおいてア
ナログ・サンプルの上位ビットを発生し、細密なAD変換
器20および40は、交互のクロック・サイクルにおいてア
ナログ・サンプルの下位ビットを発生する。従って、第
１図に示すAD変換器は、クロック・サイクル毎に完全な
ディジタル・サンプルを発生する。
第３図は本発明を具体化する８ビットA/D変換器のよ
り詳細な構成図である。粗のAD変換器10は、抵抗列に沿
って等しい増分で設けられる24個の粗のタップ（TCi）
を有する粗の抵抗器要素22、24個の粗の比較器、粗のS/
H回路27および粗の論理アレイ・デコーダ／エンコーダ2
8を含んでいる。細密なAD変換器20は、24個のセグメン
トから成る細密な抵抗器列24を含んでおり、各々セグメ
ントは更に24個の細密なサブセグメントの各々の間に形
成される（24−１）個の細密なタップを有する24個のサ
ブセグメントに細分割される。また、細密なセグメント
は、サブセグメントの（24−１）個のタップを対応する
（24−１）個の細密な比較器に結合するために、セグメ
ント毎に（24−１）個の伝送ゲートを含んでいる。更
に、細密なAD変換器20は、細密なS/H回路25および細密
な論理アレイ・エンコーダ32を含んでいる。類似の細密
なAD変換器40は細密なAD変換器20と並列に結合される。
粗の抵抗器要素22は、抵抗器間の接合点において形成
されタップを有しVREF+およびVREF-の間に直列に結合さ
れる一連の等しい値の抵抗要素である。別のタップ（例
えばTC16）はVREF+に接続される抵抗器（例えばR16）の
一端に接続される。粗の抵抗器要素22は、各タップ間に
設けられる抵抗性要素間にほぼ等しい電圧増分を発生す
る。従って、電圧はVREF-に最も近いタップからVREF+に
最も近いタップまで粗の抵抗器に沿って単調に増加す
る。
粗の抵抗器回路網22は比較的低いインピーダンスの抵
抗である。一例として、第３図の実施例において、V
REF+およびVREF-間の回路網22の全体のインピーダンス
は約500オームである。回路網22は、４ビットで表わさ
れる16個のほぼ等しい基準電圧段階を発生するために、
ほぼ等しい抵抗増分（例えば、各々が約30オーム）の16
（すなわち、24）個の粗のセグメントに分割される。以
下の説明では、一例としてVREF-は接地されVREF+は6.4
ボルトであるものと仮定する。各々の粗のセグメントの
電圧降下（ΔVC）は400ミリボルトであり、抵抗器列に
沿って後に続くタップの電圧は前のタップの電圧より40
0ミリボルト高い。
VREF+が供給されるタップに対して第16番目の比較器
を含んでいる抵抗器回路網22に沿う各粗のタップに対し
て１つの比較器、すなわち16個の粗の比較器がある。第
16番目の比較器はオーバーフロー状態、すなわち、VIN
（S/H回路27の出力における信号の電圧）がVREF+より大
きい場合を検出する。オーバーフロー状態を検出する必
要のない応用例においては、第16番目を省くことができ
る。
粗の比較器の出力（OCCi）は、（１）VINの値の粗の
指示、および、（２）サンプリングされている入力電圧
を範囲内に含み、増分基準値を表わす２つのタップ指示
する制御信号を発生する粗の理論アレイ・デコーダ／エ
ンコーダ28に供給される。理論アレイ・デコーダ／エン
コーダ28は、アールシーエー（RCA）社製のCA3300およ
びCA3308の集積回路に使用される形式のものでよく、RC
A社発行のデータシートに記載されている。あるいは、
デコータ／エンコーダ28は、上記の機能１および２を実
行することができる幾つかの公知のデコーダ／エンコー
ダ装置の中の任意のものでよい。
細密なAD変換器20において、抵抗器回路網24は、16個
（すなわち、24）の細密な抵抗要素（すなわち、細密な
セグメント）に分割され、各々の際な抵抗要素は、第４
図に示すように、対応する粗のセグメントに並列に接続
される。各各の細密な抵抗要素は、粗のタップ〔TCiお
よびTC（ｉ＋１）〕の各対間に24（すなわち、16）個の
細密な基準電圧段階を発生するために24（すなわち、1
6）個のサブセグメントに細分割される。
第４図に示すように、細密なタップ（Tfi）は、各抵
抗要素の２個の細密なサブセグメント毎の接続点に接続
され、すなわち形成され、15個の細密なタップ（Tf1−T
f15）には、単調に増加する15個の細密な基準電圧レベ
ル（Vf1−Vf15）が発生される。
一対の粗のタップ間の細密な抵抗要素の全体の抵抗値
は、通常、これら２つのタップ間に接続される粗の抵抗
回路（Rc）の抵抗値の100倍である。一例として、粗の
抵抗器値が約30オームの場合、細密な抵抗要素の抵抗値
は3200オームであり、任意の２つの細密なタップ間のイ
ンピーダンスは約200オームである。従って、各々の粗
のタップにおける電圧レベルは主として粗の抵抗によっ
て決まる。
再び第３図を参照すると、16組の細密な伝送ゲート
（TGfi）があり、各組は15個の伝送ゲート（第４図に示
すように）からなる。細密な伝送ゲートの各組は粗の論
理アレイ28から発生される制御信号（fsci）により作動
される。A/D変換器の動作期間中、任意の或る時間にお
いては唯１組の細密な伝送ゲートが作動されるだけであ
る。細密な伝送ゲート中の一組が作動されると、その組
に関連する15個の細密なタップが対応する細密な比較器
の入力に結合される。
第３図および第４図では、粗のセグメントが入力電圧
を範囲内に入れるときはいつでも、範囲内に入れる粗の
セグメント内に含まれる15個の細密なタップ（Tfi）は1
5個の伝送ゲート（TGfi（１−15）を介して順序づけら
れた構成に従って、同様に順序づけられた比較器の基準
入力に結合されることを示すものである。さらに、具体
的に説明すると、伝送ゲートTGFiをデコーダで制御し
て、細密なAD変換器に加えられる基準値の範囲が設定さ
れるようにする。例えば、もし入力信号の値が、タップ
TC14とTC15における基準電圧の間に入れば、制御信号
は、基準値が細密なAD変換器に加えられるように伝送ゲ
ートを条件づける。TGF15は、第４図に示すように、複
数の伝送ゲートであり、TGF15に接続される抵抗は、第
４図に示すように、複数の抵抗である。換言すれば、本
例で、細密なAD変換器に加えられる基準値の範囲は、タ
ップTC14とTC15における電圧により決まる。この範囲
（VTC15−VTC14）は等しい15の区分に分割され、伝送ゲ
ートTGF15（正確に言えば、第４図に示す複数の伝送ゲ
ートTGi）を介して細密なADへ変換器の比較器に加えら
れる。
第３図に示す、細密な15個（FC1−FC15）の比較器の
出力は細密なデコーダ／エンコーダ回路32に接続され
る。各々の介道な比較器は、２つの入力を有する。１つ
の入力は、細密なAD変換器20のS/H回路25の出力におけ
る、電圧（VIN′）に応答する。もう１つの入力は各々
の伝送ゲートにより結合される15個の選択された細密な
基準電圧力の１つに応答する。
細密な比較器FCiの出力（OFCi）は、第３図の細密な
論理アレイ・デコーダ／エンコーダ回路32に供給され
る。回路32は、４つの下位ビット（LSB）内でサンプリ
ングされている入力電圧の値を示す出力を発生する。細
密なAD変換器40は、細密なAD変換器20と同様に構成され
るので詳細には説明しない。
第５図は、第１図のAD変換器で使用される合成回路30
を示す。粗のAD変換器10からの上位ビットは４ビットの
ラッチ302および306のデータ入力端子に結合される。細
密なAD変換器20および40からの下位ビットは、４ビット
のラッチ304および308のデータ入力端子にそれぞれ結合
される。ラッチ302および304からの４ビットの出力端子
は連結され、マルチプレクサ（MUX）310の一方のデータ
入力端子Ａに伝達される８ビットの信号を形成する。ま
た、ラッチ306および308からの４ビットの出力端子も連
結され、マルチプレクサ310のもう一方のデータ入力端
子Ｂに伝達される８ビットの信号を形成する。マルチプ
レクサ310のデータ出力端子はAD変換器のディジタル出
力端子に結合される。
第２図は波形141に示すように、クロック信号は、ラ
ッチ302および308のラッチ駆動入力端子（en）およびRS
型のフリップフロップ（FF）312のセット（Ｓ）入力端
子に結合される。第２図の波形121に示すように、クロ
ック信号は、ラッチ304および306のラッチ駆動入力端子
（en）およびRS型のフリップフロップ312のリセット
（Ｒ）入力端子に結合される。RS型のフリップフロップ
312の出力端子Ｑはマルチプレクサ310の制御入力端子に
結合される。
合成回路30の動作は、第２図に示す波形を参照するこ
とにより容易に理解することができる。アナログ・サン
プルＡの上位ビットが（時間Ｂにおいて）変換される
と、それらは波形141をラッチ駆動入力に供給すること
によりラッチ302に保持される。アナログ・サンプルＡ
の下位ビットが（時間Ｃにおいて）変換されると、それ
らは波形121にラッチ駆動入力に供給することによりラ
ッチ304に保持される。また、時間Ｃにおいて、波形121
は、その出力端子に論理“0"の信号を発生するようにRS
型のフリップフロップ312を条件づける。マルチプレク
サ310の制御入力端子に供給されるこの論理“0"の信号
は、データ入力端子Ａにおける信号をデータ出力端子に
結合するようにマルチプレクサ310を条件づける。従っ
て、ディジタル・サンプルＡが、第２図のディジタル信
号シーケンス160に示すように時間Ｃにおいてディジタ
ル出力端子に発生される。
アナログ・サンプルＢの上位ビットが（時間Ｃにおい
て）変換されると、それらは波形121をラッチ駆動入力
に供給することによりラッチ306に保持される。アナロ
グ・サンプルＢの下位ビットが（時間Ｄにおいて）変換
されると、それらは波形141をラッチ駆動入力に供給す
ることによりラッチ308に保持される。また、波形141
は、その出力端子に論理“1"の信号を発生するようにRS
型フリップフロップ312を条件づける。マルチプレクサ3
10の制御入力端子に供給されるこの論理“1"の信号は、
データ入力端子Ｂにおける信号をデータ出力端子に結合
するようにマルチプレクサ310を条件づける。従って、
ディジタル・サンプルＢは、第２図のディジタル信号シ
ーケンス160に示すように、時間Ｄにおいてディジタル
出力端子に発生される。上記のシーケンスが繰り返され
ると、ディジタル信号シーケンス160が、クロック・サ
イクル当り１サンプルの割合でディジタル出力端子に発
生する。
AD変換器10,20および40として任意の細密に分割する
粗および細密なAD変換器を使用することができるが、フ
ラッシュ変換型の細密に分割するAD変換器が最も良い性
能を与える。
【図面の簡単な説明】
第１図は、本発明の原理による細かく範囲分けするAD変
換器のブロック図である。 第２図は、第１図に示すAD変換器の動作を理解するのに
役立つタイミング図である。 第３図は、本発明を具体化するAD変換器を一部略図で、
一部ブロック図で表わしたものである。 第４図は、粗な抵抗要素と並列に接続される細密な抵抗
器セグメントの詳細な構成図である。 第５図は、第１図に示すAD変換器に使用される合成回路
のブロック図である。 第６図は、従来例の動作波形図である。 ５……アナログ入力端子、10……粗のアナログ・ディジ
タル変換器、20……細密なアナログ・ディジタル変換
器、30……合成回路、40……細密なアナログ・ディジタ
ル変換器、50……シーケンス制御回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−119921（ＪＰ，Ａ) 特開 昭58−225724（ＪＰ，Ａ) 特開 昭60−97727（ＪＰ，Ａ) 特開 昭57−135521（ＪＰ，Ａ) 実開 昭58−81649（ＪＰ，Ｕ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ入力信号を供給するアナログ信号
    入力端子と、 第１の粗の並列形アナログ・ディジタル変換器であっ
    て、 相対的に正のDC電位と相対的に負のDC電位間に結合さ
    れ、複数の基準値を供給する粗のインピーダンス手段
    と、 前記アナログ信号入力端子に結合される第１の各入力端
    子と、前記各基準値に接続される第２の各入力端子を有
    する第１の複数の比較器と、 前記第１の複数の比較器に結合され、前記アナログ入力
    信号を表わす粗のディジタル値と、前記アナログ入力信
    号が現在在る前記基準値の範囲を示す範囲指示信号を発
    生するデコーダとを具備する、前記第１の粗の並列形ア
    ナログ・ディジタル変換器と、 第２および第３の細密な並列形アナログ・ディジタル変
    形器であって、 第２および第３の複数の比較器であり、これらの各比較
    器は前記アナログ信号入力端子に結合される第１の入力
    端子を有し、また各比較器は前記アナログ入力信号を表
    わす細密なディジタル値を供給する各出力端子を有す
    る、前記第２および第３の複数の比較器と、 前記粗のインピーダンス手段に結合され、且つ前記範囲
    指示信号に応答して、複数の細密な基準値を得て、該細
    密な基準値を前記第２および第３の複数の比較器の第２
    の各入力端子に結合させる細密なインピーダンス手段と
    を具備し、前記細密な基準値は前記アナログ入力信号の
    現在値を含む値の範囲にわたる、前記第２および第３の
    細密な並列形アナログ・ディジタル変換器と、 前記第１の粗の並列形アナログ・ディジタル変換器に所
    定の周波数を有するクロックを供給し、かつ前記所定の
    周波数を1/2で分周した周波数を有するクロックを前記
    第２および第３の細密な並列形アナログ・ディジタル変
    換器に互いに位相をずらして供給する、クロック発生手
    段と、 前記粗のディジタル値と前記第２および第３の細密な
    並列形アナログ・ディジタル変換器からの前記細密なデ
    ィジタル値とを交互に合成し、前記アナログ入力信号を
    表わす合成ディジタル値を供給する手段とを含んでい
    る、アナログ・ディジタル変換装置。
  2. 【請求項２】前記アナログ・ディジタル変換装置は、各
    サンプルがｎ（ｎは２より大きい整数）ビットを有する
    一連のディジタル・サンプルを発生し、 前記第１の粗の並列形アナログ・ディジタル変換器は、
    ほぼ等しい抵抗増分を有する2X（ｘはｎより小さい整
    数）の粗のセグメントを有する粗の抵抗要素を含んでお
    り、 前記第１および第２の細密な並列形アナログ・ディジタ
    ル変換器は、少なくとも2(n-x)の緻密なセグメントを有
    する細密な抵抗列を含んでいる、特許請求の範囲第１項
    記載のアナログ・ディジタル変換装置。
  3. 【請求項３】前記粗のインピーダンス手段はｘ（整数）
    個のセグメントに分割され、該ｘ個のセグメントの各々
    には、直列に接続されたｙ（整数）個の細密なインピー
    ダンス並列に結合されており、細密なインピーダンスの
    総数をｚ（整数）個とすると、ｚ＝ｘ・ｙである、特許
    請求の範囲第１項記載のアナログ・ディジタル変換装
    置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016017777A (ja) * 2014-07-04 2016-02-01 日本無線株式会社 Ａ／ｄ変換装置およびａ／ｄ変換方法

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903023A (en) * 1985-11-06 1990-02-20 Westinghouse Electric Corp. Subranging analog-to-digital converter with digital error correction
EP0227165B1 (en) * 1985-12-16 1992-09-09 Koninklijke Philips Electronics N.V. Complementary voltage interpolation circuit
GB2190556B (en) * 1986-05-16 1989-12-13 Plessey Co Plc Analogue to digital converters
US5121230A (en) * 1987-01-19 1992-06-09 Canon Kabushiki Kaisha Image reading apparatus having adjusting circuits for matching the level of and compensating for fluctuation among a plurality of sensing elements
JPS63197119A (ja) * 1987-02-12 1988-08-16 Mitsubishi Electric Corp 半導体集積回路
JPH01191520A (ja) * 1988-01-27 1989-08-01 Sony Corp Ａｄ変換回路
FR2652689A1 (fr) * 1989-10-02 1991-04-05 France Etat Convertisseur analogique/numerique a haute frequence de conversion.
JPH0418815A (ja) * 1990-05-14 1992-01-23 Nec Corp 直並列型アナログ／デジタル変換器とその駆動方法
US5053771A (en) * 1990-07-16 1991-10-01 Eastman Kodak Company Adaptive dual range analog to digital converter
US5099240A (en) * 1990-09-17 1992-03-24 Motorola Inc. Subranging adc with error correction through increased fine step span and noise reducing layout
US5030954A (en) * 1990-09-17 1991-07-09 General Electric Company Double rate oversampled interpolative modulators for analog-to-digital conversion
US5184130A (en) * 1991-02-08 1993-02-02 Analog Devices, Incorporated Multi-stage A/D converter
US5248973A (en) * 1991-10-24 1993-09-28 The Mitre Corporation High-speed, high-resolution analog to digital converter subranging architecture
US5231398A (en) * 1992-04-24 1993-07-27 Panasonic Technologies, Inc. Method and apparatus for self-tracking multiple analog to digital conversion
EP0586113A3 (en) * 1992-08-31 1994-09-21 Advanced Micro Devices Inc Analog-to-digital converter
JPH06112827A (ja) * 1992-09-28 1994-04-22 Nec Corp セミフラッシュ型ａ／ｄ変換器
US5341137A (en) * 1992-11-06 1994-08-23 National Semiconductor Corporation Analog to digital converter using parallel folder and decoder circuits
US5450085A (en) * 1993-08-31 1995-09-12 Advanced Micro Devices, Inc. Method and apparatus for high speed analog to digital conversion using multiplexed flash sections
JP2666695B2 (ja) * 1993-09-09 1997-10-22 日本電気株式会社 直並列型ａ／ｄ変換器
FR2720570B1 (fr) * 1994-05-24 1996-08-02 Thomson Consumer Electronics Convertisseur A/N de deux signaux analogiques utilisant un seul module convertisseur.
JP3112799B2 (ja) * 1994-11-25 2000-11-27 シャープ株式会社 読取り装置
US5631650A (en) * 1995-03-17 1997-05-20 Industrial Technology Research Institute Sample/hold free most significant bit comparator using bisection comparators
US5581255A (en) * 1995-07-03 1996-12-03 Industrial Technology Research Institute Embedded subranging analog to digital converter
US5689260A (en) * 1995-09-22 1997-11-18 Lucent Technologies Inc. Analog-to-digital converter using scaled signal to initialize coarse conversion circuit
US5682163A (en) * 1996-03-06 1997-10-28 Industrial Technology Research Institute Semi-pipelined analog-to-digital converter
CN1104777C (zh) * 1996-04-26 2003-04-02 财团法人工业技术研究院 三阶式模/数转换器
US5717396A (en) * 1996-06-17 1998-02-10 Lucent Technologies Inc. Analog-to-digital converter signal storage capacitor perturbation
US5731775A (en) * 1996-06-17 1998-03-24 Lucent Technologies Inc. Subranging converter with plurality of resistor strings and transistor switches
US5745067A (en) * 1996-07-17 1998-04-28 Industrial Technology Research Institute Two stage analoge-to-digital converter having unique fine encoding circuitry
US6133864A (en) * 1998-04-01 2000-10-17 Stmicroelectronics, Inc. Analog-to-digital converter for processing analog signals from a large array of detectors
JP3887489B2 (ja) * 1998-06-16 2007-02-28 富士通株式会社 基準電圧発生回路
US6121912A (en) * 1998-09-30 2000-09-19 National Semiconductor Corporation Subranging analog-to-digital converter and method
US6310518B1 (en) 1999-10-22 2001-10-30 Eric J. Swanson Programmable gain preamplifier
US6369740B1 (en) 1999-10-22 2002-04-09 Eric J. Swanson Programmable gain preamplifier coupled to an analog to digital converter
US6414619B1 (en) 1999-10-22 2002-07-02 Eric J. Swanson Autoranging analog to digital conversion circuitry
US6590517B1 (en) 1999-10-22 2003-07-08 Eric J. Swanson Analog to digital conversion circuitry including backup conversion circuitry
US6535156B1 (en) * 2000-12-28 2003-03-18 Intel Corporation Method and apparatus for a folding analog-to-digital converter (ADC) having a coarse decoder with reduced complexity
JP2003273735A (ja) * 2002-03-12 2003-09-26 Denso Corp Ａ／ｄ変換方法及び装置
US6642880B1 (en) * 2002-07-31 2003-11-04 Infineon Technologies Ag Tunable analog to digital converter
JP4402108B2 (ja) * 2003-01-17 2010-01-20 エヌエックスピー ビー ヴィ アナログ・ディジタル変換装置、アナログ・ディジタル変換のための方法、又は当該変換装置がもたらされる信号処理システム
EP1484911B1 (fr) * 2003-06-03 2008-08-20 Asulab S.A. Dispositif et procédé de conversion analogique numérique surnuméraire adaptatif pour un capteur d' image
EP1484910A1 (fr) * 2003-06-03 2004-12-08 Asulab S.A. Dispositif et procédé de conversion analogique numérique surnuméraire adaptatif pour un capteur d'image
US6999019B2 (en) * 2004-04-08 2006-02-14 The Boeing Company Subranging analog-to-digital converter with integrating sample-and-hold
US20060114140A1 (en) * 2004-11-29 2006-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Two step flash analog to digital converter
US7061422B1 (en) * 2005-08-24 2006-06-13 Faraday Technology Corp. Analog-to-digital converting device
US7443332B2 (en) * 2007-03-26 2008-10-28 National Instruments Corporation Time continuous pipeline analog-to-digital converter
US7532139B2 (en) * 2007-08-06 2009-05-12 Vns Portfolio Llc System and method for converting analog values into digital form
US7995124B2 (en) * 2007-09-14 2011-08-09 Omnivision Technologies, Inc. Image sensor apparatus and method for improved dynamic range with multiple readout circuit paths
US8077069B2 (en) * 2009-01-20 2011-12-13 Marvell World Trade Ltd. Two-step subranging ADC architecture
US8283876B2 (en) * 2009-09-17 2012-10-09 Dialog Semiconductor Gmbh Circuit for driving an infrared transmitter LED with temperature compensation
JP2011103576A (ja) * 2009-11-11 2011-05-26 Renesas Electronics Corp アナログデジタル変換器
JP2012227775A (ja) * 2011-04-20 2012-11-15 Sony Corp アナログデジタル変換器および信号処理システム
US9455734B2 (en) 2014-06-30 2016-09-27 Infineon Technologies Ag Sensor system using multiple modes for analog to digital conversion
US9258005B2 (en) * 2014-06-30 2016-02-09 Infineon Technologies Ag Sensor system using multiple modes for analog to digital conversion
WO2017003492A1 (en) 2015-07-02 2017-01-05 Hewlett Packard Enterprise Development Lp Digital voltage sampling
DE102016112037B4 (de) * 2016-06-30 2022-05-12 Infineon Technologies Ag Verfahren und Vorrichtung zur Analog-Digital-Umwandlung
KR102619757B1 (ko) 2020-04-28 2023-12-29 레이크 쇼어 크라이오트로닉스 인코포레이티드 다중-범위 재료 측정들에서 천이 효과들을 감소시키기 위한 레인징 시스템들 및 방법들
US11018682B1 (en) * 2020-05-28 2021-05-25 Nxp B.V. Time-interleaved sub-ranging analog-to-digital converter

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3597761A (en) * 1969-11-14 1971-08-03 American Astronics Inc High-speed analog-to-digital converter and method therefor
US3697978A (en) * 1970-10-19 1972-10-10 Singer Co Analog-to-digital converter
US3820112A (en) * 1973-10-01 1974-06-25 A Roth High speed analog-to-digital conversion system
JPS56115026A (en) * 1980-02-18 1981-09-10 Sony Tektronix Corp Analog-digital converter
JPS5793726A (en) * 1980-12-03 1982-06-10 Sony Corp A/d converter
NL8006995A (nl) * 1980-12-23 1982-07-16 Philips Nv Analoog-digitaal omzetschakeling.
JPS57133552A (en) * 1981-02-12 1982-08-18 Matsushita Electric Ind Co Ltd Tape cassette set device for magnetic recording and reproducing device
JPS57135521A (en) * 1981-02-16 1982-08-21 Advantest Corp High-speed a-d converter
US4542370A (en) * 1981-10-20 1985-09-17 Tokyo Shibaura Denki Kabushiki Kaisha Cascade-comparator A/D converter
JPS5881649U (ja) * 1981-11-27 1983-06-02 株式会社日立製作所 アナログデ−タ収集装置
JPS58225724A (ja) * 1982-06-25 1983-12-27 Hitachi Ltd アナログ・デイジタル変換器
US4571574A (en) * 1982-09-30 1986-02-18 Witold Krynicki Analogue to digital converter
JPS59119921A (ja) * 1982-12-25 1984-07-11 Toshiba Corp アナログ・デイジタル変換器
JPS6097727A (ja) * 1983-11-01 1985-05-31 Mitsubishi Electric Corp Ａ／ｄ変換器
US4612531A (en) * 1985-02-12 1986-09-16 Rca Corporation Intermeshed resistor network for analog to digital conversion

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016017777A (ja) * 2014-07-04 2016-02-01 日本無線株式会社 Ａ／ｄ変換装置およびａ／ｄ変換方法

Also Published As

Publication number Publication date
GB2190258B (en) 1989-12-13
DE3715237C2 (ja) 1993-09-16
SG25192G (en) 1992-05-15
KR950013873B1 (ko) 1995-11-17
JPS62285522A (ja) 1987-12-11
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GB2190258A (en) 1987-11-11
GB8710693D0 (en) 1987-06-10
DE3715237A1 (de) 1987-11-12
CA1269459A (en) 1990-05-22
FR2598571A1 (fr) 1987-11-13
US4733217A (en) 1988-03-22
HK2795A (en) 1995-01-13
FR2598571B1 (ja) 1993-02-26

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