JP2587661B2 - ガラス層のプレーナ化方法 - Google Patents
ガラス層のプレーナ化方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体に使用されるガラス層のプレーナ化
方法に関する。
方法に関する。
半導体集積回路を製造する際、ガラス層がよく使用さ
れている。たとえば、これら絶縁層は、ポリシリコン部
材上の金属−酸化物−半導体（MOS）回路において使用
され、これらをその上の金属ラインから、および金属ラ
インの層間を絶縁している。
れている。たとえば、これら絶縁層は、ポリシリコン部
材上の金属−酸化物−半導体（MOS）回路において使用
され、これらをその上の金属ラインから、および金属ラ
インの層間を絶縁している。
ガラス層を、下の部材上に被着する時、その表面がで
こぼこになつてしまうことがよくある。金属層が、この
表面上に形成されると、その非平坦面により、様々な問
題が生じる。たとえば、金属の急なコーナに、応力亀裂
を生じたり、金属の下に空所ができたりする。
こぼこになつてしまうことがよくある。金属層が、この
表面上に形成されると、その非平坦面により、様々な問
題が生じる。たとえば、金属の急なコーナに、応力亀裂
を生じたり、金属の下に空所ができたりする。
この問題に対する初期の解決方法では、たとえば、米
国特許第3,825,442号に示されるように、ガラス層の形
成後に、ガラス層をリフローさせていた。しかし、必ず
しも、ガラス層をリフローできるわけではなかつた。ま
た、のリフローは、多くの工程において、その上の金属
層をそれほど平坦な表面にできるものではなかつた。
国特許第3,825,442号に示されるように、ガラス層の形
成後に、ガラス層をリフローさせていた。しかし、必ず
しも、ガラス層をリフローできるわけではなかつた。ま
た、のリフローは、多くの工程において、その上の金属
層をそれほど平坦な表面にできるものではなかつた。
この問題の他の解決方法としては、エッチングによ
り、このガラス表面をプレーナ化（すなわち、平坦化）
するという方法がある。１つの方法では、その表面にス
ピン−オン−ガラスを形成する。形成時のスピニングの
ため、スピン−オン−ガラスは、平坦なプレーナ表面を
形成する。その後、プラズマ・エツチング工程を使用し
て、被着されたガラスのプレーナ表面に達するまで、ス
ピン−オン−ガラスと被着されたガラスの両方をエツチ
ング除去する。この技術は、1986年６月９〜10日のIEEE
・Ｖ−MICコンフエレンスにおける、エルキンス（Elkin
s）、レインハート（Reinhart）、タング（Tang）によ
る“犠牲的層としてスピン−オン−ガラスを用いている
二重金属CMOSのプレーナ化工程（A Planarization Proc
ess for Double Metal CMOS Using Spin−on−Glass as
a Sacrificial Layer）”に述べられている。スピン−
オン−ガラスを用いているその他の例としては、米国特
許第4,587,138号や、本出願人に譲渡された、1986年６
月３日出願の米国特許出願第870,234号、発明の名称
「二重金属VLSIのエツチ−バツク・プレーナ化方法」な
どが挙げられる。
り、このガラス表面をプレーナ化（すなわち、平坦化）
するという方法がある。１つの方法では、その表面にス
ピン−オン−ガラスを形成する。形成時のスピニングの
ため、スピン−オン−ガラスは、平坦なプレーナ表面を
形成する。その後、プラズマ・エツチング工程を使用し
て、被着されたガラスのプレーナ表面に達するまで、ス
ピン−オン−ガラスと被着されたガラスの両方をエツチ
ング除去する。この技術は、1986年６月９〜10日のIEEE
・Ｖ−MICコンフエレンスにおける、エルキンス（Elkin
s）、レインハート（Reinhart）、タング（Tang）によ
る“犠牲的層としてスピン−オン−ガラスを用いている
二重金属CMOSのプレーナ化工程（A Planarization Proc
ess for Double Metal CMOS Using Spin−on−Glass as
a Sacrificial Layer）”に述べられている。スピン−
オン−ガラスを用いているその他の例としては、米国特
許第4,587,138号や、本出願人に譲渡された、1986年６
月３日出願の米国特許出願第870,234号、発明の名称
「二重金属VLSIのエツチ−バツク・プレーナ化方法」な
どが挙げられる。
本発明は、これら従来の方法を改善したものである。
本発明は、半導体集積回路の製造において使用される
プレーナ化方法に関する。ガラス層は、スピン−オン−
ガラス層でカバーされる。その後、ガラス層は、蒸気
（スチーム）の雰囲気中で、600℃〜650℃の温度範囲に
おいてキュアされる。さらに、ガラス層は、酢酸で希釈
されたフッ化水素酸および硝酸のエッチング剤を使用し
て、ウェット・エッチングされる。
プレーナ化方法に関する。ガラス層は、スピン−オン−
ガラス層でカバーされる。その後、ガラス層は、蒸気
（スチーム）の雰囲気中で、600℃〜650℃の温度範囲に
おいてキュアされる。さらに、ガラス層は、酢酸で希釈
されたフッ化水素酸および硝酸のエッチング剤を使用し
て、ウェット・エッチングされる。
以下、添付の図面に基いて、本発明の実施例に関し説
明する。
明する。
金属−酸化膜−半導体集積回路の製造において使用さ
れるような、ガラス層をプレーナ化する方法について説
明する。なお、以下の説明における層の厚さなどの詳細
な記載は、本発明の理解を助けるためのものであつて、
本発明は、これら詳細な記載には限定されないことは、
当業者には明白であろう。また、周知の工程について
は、本発明を不明瞭にしないよう、詳細な説明は省略す
る。
れるような、ガラス層をプレーナ化する方法について説
明する。なお、以下の説明における層の厚さなどの詳細
な記載は、本発明の理解を助けるためのものであつて、
本発明は、これら詳細な記載には限定されないことは、
当業者には明白であろう。また、周知の工程について
は、本発明を不明瞭にしないよう、詳細な説明は省略す
る。
第１図は、２つの多結晶シリコン（ポリシリコン）ま
たは、耐熱金属回路部材12とともに、基板10を示してい
る。この断面図は、ｐ−チヤネル、ｎ−チヤネル、また
はCMOS処理において一般に使用される、代表的なMOS回
路を示している。本発明のプレーナ化方法は、プレーナ
化工程で使用される温度に耐え得る層であれば、どのよ
うな層にも使用し得る。回路部材12は、ガラス層13でカ
バーされている。本実施例では、層13は、化学的気相析
出（CVD）ボロン・シリケート・ガラスである。たとえ
ば、このガラス層の厚さは、4000Åである。本実施例で
は、二重ガラス構造が使用され、したがつて、層13上に
は、第２ガラス層14が被着されている。第２層は、ほぼ
1.5ミクロンの厚さのCVDボロンおよびリン・シリケート
・ガラスから成つている。しかし、この二重ガラス層
は、本発明においては、必ずしも必要ではない。
たは、耐熱金属回路部材12とともに、基板10を示してい
る。この断面図は、ｐ−チヤネル、ｎ−チヤネル、また
はCMOS処理において一般に使用される、代表的なMOS回
路を示している。本発明のプレーナ化方法は、プレーナ
化工程で使用される温度に耐え得る層であれば、どのよ
うな層にも使用し得る。回路部材12は、ガラス層13でカ
バーされている。本実施例では、層13は、化学的気相析
出（CVD）ボロン・シリケート・ガラスである。たとえ
ば、このガラス層の厚さは、4000Åである。本実施例で
は、二重ガラス構造が使用され、したがつて、層13上に
は、第２ガラス層14が被着されている。第２層は、ほぼ
1.5ミクロンの厚さのCVDボロンおよびリン・シリケート
・ガラスから成つている。しかし、この二重ガラス層
は、本発明においては、必ずしも必要ではない。
第１図に示すように、層14の上面には、多数の、急傾
斜な凹部15が形成されている。一般に、これら凹部は、
ポリシリコン部材12のような下の回路部材の縁部をカバ
ーしているガラス層により生じる。層14上に金属層を形
成する場合、前述したような凹部は問題となる。二重金
属層を使用する場合、層14の上面が比較的平坦であるこ
とが、より重要である。
斜な凹部15が形成されている。一般に、これら凹部は、
ポリシリコン部材12のような下の回路部材の縁部をカバ
ーしているガラス層により生じる。層14上に金属層を形
成する場合、前述したような凹部は問題となる。二重金
属層を使用する場合、層14の上面が比較的平坦であるこ
とが、より重要である。
本実施例では、第１図の構造に対して、半導体工業に
おいて一般に使用されるようなリフロー工程を施してい
る。基板を、炉中に配置し、ガラス層がリフローするよ
うな温度にまで高める。リフローが生じる温度は、使用
されるガラスの関数である。図示のため、第１図の層13
および14は、リフロー後の第２図では、単一の層16とし
て示されている。層16の上面17は、層14よりも、なだら
かな形状である。しかし、実際には、リフロー後でも、
ガラス層の形状は、上の金属層の間に使用される絶縁層
のような、上層のプレーナ化、または上の金属層に関し
て問題となるような十分急な形状である。
おいて一般に使用されるようなリフロー工程を施してい
る。基板を、炉中に配置し、ガラス層がリフローするよ
うな温度にまで高める。リフローが生じる温度は、使用
されるガラスの関数である。図示のため、第１図の層13
および14は、リフロー後の第２図では、単一の層16とし
て示されている。層16の上面17は、層14よりも、なだら
かな形状である。しかし、実際には、リフロー後でも、
ガラス層の形状は、上の金属層の間に使用される絶縁層
のような、上層のプレーナ化、または上の金属層に関し
て問題となるような十分急な形状である。
本発明では、スピン−オン−ガラス層19を、表面17上
に形成している。たとえば、無機性スピン−オン−ガラ
スのように、市販されている多くのスピン−オン−ガラ
スのどれを使用してもよい。本実施例では、層19の厚さ
は、平均して3000Åである。スピン−オン−ガラスは、
実際、スピン−オンされているので、その上面は、平坦
である。
に形成している。たとえば、無機性スピン−オン−ガラ
スのように、市販されている多くのスピン−オン−ガラ
スのどれを使用してもよい。本実施例では、層19の厚さ
は、平均して3000Åである。スピン−オン−ガラスは、
実際、スピン−オンされているので、その上面は、平坦
である。
次に、スピン−オン−ガラスは、約600℃〜650℃の間
の温度で、しかも蒸気の雰囲気中でキュアされる。この
キュア処理は、その後の処理工程における、スピン−オ
ン−ガラスのエッチング速度を減少させる。
の温度で、しかも蒸気の雰囲気中でキュアされる。この
キュア処理は、その後の処理工程における、スピン−オ
ン−ガラスのエッチング速度を減少させる。
さらに、望ましくは、スピン−オン−ガラスおよび下
のガラス層16を同じ速度でエッチングするウエツト・エ
ツチング剤に、上記基板を浸漬する。これは、第３図の
構造のプレーナ特性を保持し、第４図に示すような比較
的平坦な表面20となる。すなわち、第３図の構造は、第
３図に示したライン20aまでエツチングされる。たとえ
ば、基板上に約１ミクロンの厚さを残して、層16のほぼ
１ミクロンが、エツチング除去される。以下に示したエ
ツチング剤では、室温で、約３分間、エツチング剤に浸
漬しなければならない。
のガラス層16を同じ速度でエッチングするウエツト・エ
ツチング剤に、上記基板を浸漬する。これは、第３図の
構造のプレーナ特性を保持し、第４図に示すような比較
的平坦な表面20となる。すなわち、第３図の構造は、第
３図に示したライン20aまでエツチングされる。たとえ
ば、基板上に約１ミクロンの厚さを残して、層16のほぼ
１ミクロンが、エツチング除去される。以下に示したエ
ツチング剤では、室温で、約３分間、エツチング剤に浸
漬しなければならない。
層16および層19の間に、１対１のエツチング剤選択性
を得るため、酢酸で稀釈されたフツ化水素酸および硝酸
の混合物が使用される。たとえば、酢酸25の割合におい
て、フツ化水素酸の体積１に対して、硝酸10の割合で混
合される。酢酸は、選択性には関与しないが、溶液を薄
め、かつウエハのエツチング・バツクを妨げるのに使用
される。
を得るため、酢酸で稀釈されたフツ化水素酸および硝酸
の混合物が使用される。たとえば、酢酸25の割合におい
て、フツ化水素酸の体積１に対して、硝酸10の割合で混
合される。酢酸は、選択性には関与しないが、溶液を薄
め、かつウエハのエツチング・バツクを妨げるのに使用
される。
このように、本発明のプレーナ化方法は、第１層を支
持するポリシリコン部材上に被着されたガラス表面をプ
レーナ化するのに、特に有効である。
持するポリシリコン部材上に被着されたガラス表面をプ
レーナ化するのに、特に有効である。
第１図は２つのガラス層によりカバーされたポリシリコ
ン回路部材を含む基板の断面図、第２図はガラス・リフ
ロー工程後の第１図の基板を示す図、第３図はスピン−
オン−ガラスが形成され、かつ硬化された後の、第２図
の基板を示す図、第４図はウエツト・エツチング工程後
の第３図の基板を示す図である。 10……基板、12……ポリシリコン回路部材、13,14……
ガラス層、19……スピン−オン−ガラス層。
ン回路部材を含む基板の断面図、第２図はガラス・リフ
ロー工程後の第１図の基板を示す図、第３図はスピン−
オン−ガラスが形成され、かつ硬化された後の、第２図
の基板を示す図、第４図はウエツト・エツチング工程後
の第３図の基板を示す図である。 10……基板、12……ポリシリコン回路部材、13,14……
ガラス層、19……スピン−オン−ガラス層。
Claims (10)
- 【請求項１】半導体集積回路の製造におけるガラス層の
プレーナ化方法であって、 スピン−オン−ガラス層で上記ガラス層をカバーする工
程と、 蒸気の雰囲気中で上記スピン−オン−ガラス層をキュア
する工程と、 上記ガラス層およびスピン−オン−ガラス層をウェット
エッチングする工程とから成り、プレーナ化ガラス層を
形成することを特徴とするガラス層のプレーナ化方法。 - 【請求項２】特許請求の範囲第１項記載の方法におい
て、 上記キュアする工程は約600℃〜650℃の温度で行うこと
を特徴とするガラス層のプレーナ化方法。 - 【請求項３】特許請求の範囲第２項記載の方法におい
て、 上記ウェットエッチング工程は、フッ化水素酸および硝
酸を使用していることを特徴とするガラス層のプレーナ
化方法。 - 【請求項４】特許請求の範囲第３項記載の方法におい
て、 上記フッ化水素酸および硝酸は、希釈されていることを
特徴とするガラス層のプレーナ化方法。 - 【請求項５】特許請求の範囲第４項記載の方法におい
て、 上記フッ化水素酸および硝酸は、酢酸で希釈されている
ことを特徴とするガラス層のプレーナ化方法。 - 【請求項６】特許請求の範囲第１項または第３項記載の
方法において、 上記ガラス層は、上記スピン−オン−ガラス層でカバー
される前に、ガラス・リフローを生ずる十分な温度に加
熱されることを特徴とするガラス層のプレーナ化方法。 - 【請求項７】半導体集積回路の製造においてポリシリコ
ン部材上に形成されたガラス層のプレーナ化方法であっ
て、 スピン−オン−ガラス層で上記ガラス層をカバーする工
程と、 約600℃〜650℃の温度の蒸気の雰囲気中で上記スピン−
オン−ガラス層をキュアする工程と、 上記ガラス層およびスピン−オン−ガラス層の両方をほ
ぼ同じ速度でエッチングするエッチング剤でこれらの層
をウェットエッチングする工程と から成り、プレーナ化ガラス層を形成することを特徴と
するガラス層のプレーナ化方法。 - 【請求項８】特許請求の範囲第７項記載の方法におい
て、 上記ウェットエッチング剤は、フッ化水素酸および硝酸
から成ることを特徴とするガラス層のプレーナ化方法。 - 【請求項９】特許請求の範囲第８項記載の方法におい
て、 上記フッ化水素酸および硝酸は、酢酸で希釈されている
ことを特徴とするガラス層のプレーナ化方法。 - 【請求項１０】特許請求の範囲第７項または第９項記載
の方法において、 上記ガラス層は、上記スピン−オン−ガラス層でカバー
される前に、ガラス・リフローを生じる温度にさらされ
ることを特徴とするガラス層のプレーナ化方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49,100 | 1987-04-30 | ||
| US049,100 | 1987-04-30 | ||
| US07/049,100 US4721548A (en) | 1987-05-13 | 1987-05-13 | Semiconductor planarization process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63274158A JPS63274158A (ja) | 1988-11-11 |
| JP2587661B2 true JP2587661B2 (ja) | 1997-03-05 |
Family
ID=21958049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306040A Expired - Lifetime JP2587661B2 (ja) | 1987-04-30 | 1987-12-04 | ガラス層のプレーナ化方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4721548A (ja) |
| JP (1) | JP2587661B2 (ja) |
| GB (1) | GB2204994B (ja) |
| HK (1) | HK25291A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4986878A (en) * | 1988-07-19 | 1991-01-22 | Cypress Semiconductor Corp. | Process for improved planarization of the passivation layers for semiconductor devices |
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