JPS63274158A - ガラス層のプレーナ化方法 - Google Patents
ガラス層のプレーナ化方法Info
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- JPS63274158A JPS63274158A JP62306040A JP30604087A JPS63274158A JP S63274158 A JPS63274158 A JP S63274158A JP 62306040 A JP62306040 A JP 62306040A JP 30604087 A JP30604087 A JP 30604087A JP S63274158 A JPS63274158 A JP S63274158A
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- planarizing
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- 239000011521 glass Substances 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims description 29
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000003795 chemical substances by application Substances 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 46
- 239000002184 metal Substances 0.000 description 12
- 239000000758 substrate Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体に使用されるガラス層のプレーナ化方
法に関する。
法に関する。
半導体集積回路を製造する際、ガラス層がよ〈使用され
ている。たとえば、これら絶縁層は、ポリシリコン部材
上の金属−酸化物一半導体（ＭＯＳ）回路において使用
され、これらをその上の金属ラインから、および金属ラ
インの眉間を絶縁している。
ている。たとえば、これら絶縁層は、ポリシリコン部材
上の金属−酸化物一半導体（ＭＯＳ）回路において使用
され、これらをその上の金属ラインから、および金属ラ
インの眉間を絶縁している。
ガラス層を、下の部材上に被着する時、その表面がでこ
ほこになってしまうことがよくある。金属層が、この表
面上に形成されると、その非平坦面によシ、様々な問題
が生じる。たとえば、金属の急なコーナに、応力亀裂を
生じたシ、金属の下に空所ができたシする。
ほこになってしまうことがよくある。金属層が、この表
面上に形成されると、その非平坦面によシ、様々な問題
が生じる。たとえば、金属の急なコーナに、応力亀裂を
生じたシ、金属の下に空所ができたシする。
この問題に対する初期の解決方法では、たとえば、米国
特許第３ 、８２５ 、４４２号に示されるように、ガ
ラス層の形成後に、ガラス層をリフローさせていた。し
かし、必ずしも、ガラス層をリフローできるわけではな
かった。また、このリフローは、多くの工程において、
その上の金属層をそれほど平坦な表面にできるものでは
なかった。
特許第３ 、８２５ 、４４２号に示されるように、ガ
ラス層の形成後に、ガラス層をリフローさせていた。し
かし、必ずしも、ガラス層をリフローできるわけではな
かった。また、このリフローは、多くの工程において、
その上の金属層をそれほど平坦な表面にできるものでは
なかった。
この問題の他の解決方法としては、エツチングによシ、
このガラス表面をプレーナ化（すなわち、平坦化）する
という方法がある。１つの方法では、その表面にスピン
−オン−ガラスを形成する。形成時のスピニングのため
、スピン−オン−ガラスは、平坦なプレーナ表面を形成
する。その後、プラズマ・エツチング工程を使用して、
被着されたガラスのプレーナ表面に達するまで、スピン
−オン−ガラスと被着されたガラスの両方をエツチング
除去する。この技術は、１９８６年６月９〜１゜日のＩ
ＥＥＥ −Ｖ−ＭＩＣコンフェレンスにおける、エルキ
ンス（Ｉｉｚｋｉｎｓ）、レインハ） （Ｒ＠１ｎｈａ
ｒｔ）、タング（Ｔａｎｇ）による“犠牲的層としてス
ピン−オン−ガラスを用いている二重金属ＣＭＯ８のプ
レーナ化工程（Ａ Ｐｔａｎａｒｌｚａｔｌｏｎ Ｐｒ
ｏｃｅｓｓｆｏｒ Ｄｏｕｂｊ＠Ｍ＠ｔａｌ ＣＭＯ８
Ｕｍｌｎｇ ５ｐｉｎ−ｏｎ−Ｇムｓｓ ａｓ ａ ５
ａｃｒｉｆ１ｅｉａｔＬａｙ＠ｒ）″に述べられている
。スピン−オン−ガラスを用いているその他の例として
は、米国特許第４ 、５８７ 、１３８号や、本出願人
に論渡された、１９８６年６月３日出願の米国特許願第
８７０ 、２３４号、発明の名称「二重金属ＶＬＳＩの
エッチ−パック・プレーナ化方法」などが挙げられる。
このガラス表面をプレーナ化（すなわち、平坦化）する
という方法がある。１つの方法では、その表面にスピン
−オン−ガラスを形成する。形成時のスピニングのため
、スピン−オン−ガラスは、平坦なプレーナ表面を形成
する。その後、プラズマ・エツチング工程を使用して、
被着されたガラスのプレーナ表面に達するまで、スピン
−オン−ガラスと被着されたガラスの両方をエツチング
除去する。この技術は、１９８６年６月９〜１゜日のＩ
ＥＥＥ −Ｖ−ＭＩＣコンフェレンスにおける、エルキ
ンス（Ｉｉｚｋｉｎｓ）、レインハ） （Ｒ＠１ｎｈａ
ｒｔ）、タング（Ｔａｎｇ）による“犠牲的層としてス
ピン−オン−ガラスを用いている二重金属ＣＭＯ８のプ
レーナ化工程（Ａ Ｐｔａｎａｒｌｚａｔｌｏｎ Ｐｒ
ｏｃｅｓｓｆｏｒ Ｄｏｕｂｊ＠Ｍ＠ｔａｌ ＣＭＯ８
Ｕｍｌｎｇ ５ｐｉｎ−ｏｎ−Ｇムｓｓ ａｓ ａ ５
ａｃｒｉｆ１ｅｉａｔＬａｙ＠ｒ）″に述べられている
。スピン−オン−ガラスを用いているその他の例として
は、米国特許第４ 、５８７ 、１３８号や、本出願人
に論渡された、１９８６年６月３日出願の米国特許願第
８７０ 、２３４号、発明の名称「二重金属ＶＬＳＩの
エッチ−パック・プレーナ化方法」などが挙げられる。
本発明は、これら従来の方法を改善したものである。
本発明は、半導体集積回路の製造において使用されるプ
レーナ化方法に関する。ガラス層は、スピン−オン−ガ
ラス層アカバーされる。その後、ガラス層は、蒸気の雰
囲気中で、６００℃〜６５０℃の温度範囲において硬化
される。さらに、酢酸で稀釈されたフッ化水素酸および
硝酸のエツチング剤を使用して、ウェット・エッチング
される。
レーナ化方法に関する。ガラス層は、スピン−オン−ガ
ラス層アカバーされる。その後、ガラス層は、蒸気の雰
囲気中で、６００℃〜６５０℃の温度範囲において硬化
される。さらに、酢酸で稀釈されたフッ化水素酸および
硝酸のエツチング剤を使用して、ウェット・エッチング
される。
以下、添付の図面に基いて、本発明の実施例に関し説明
する。
する。
金属−酸化膜一半導体集積回路の製造において使用され
るような、ガラス層をプレーナ化する方法について説明
する。なお、以下の説明における層の厚さなどの詳細な
記載は、本発明の理解を助けるためのものであって、本
発明は、これら詳細な記載には限定されないことは、当
業者には明白であろう。また、周知の工程については、
本発明を不明瞭にしないよう、詳細な説明は省略する。
るような、ガラス層をプレーナ化する方法について説明
する。なお、以下の説明における層の厚さなどの詳細な
記載は、本発明の理解を助けるためのものであって、本
発明は、これら詳細な記載には限定されないことは、当
業者には明白であろう。また、周知の工程については、
本発明を不明瞭にしないよう、詳細な説明は省略する。
第１図は、２つの多結晶シリコン（ポリシリコン）また
は、耐熱金属回路部材１２とともに、基板１０を示して
いる。この断面図は、ｐ−チャネル、ｎ−チャネル、ま
たは０ＭＯ８処理において一般に使用される、代表的Ａ
ＭＯ５回路を示している。
は、耐熱金属回路部材１２とともに、基板１０を示して
いる。この断面図は、ｐ−チャネル、ｎ−チャネル、ま
たは０ＭＯ８処理において一般に使用される、代表的Ａ
ＭＯ５回路を示している。
本発明のプレーナ化方法は、プレーナ化工程で使用され
る温度に耐え得る層であれば、どのような層にも使用し
得る。回路部材１２は、ガラス層１３でカバーされてい
る。本実施例では、層１３は、化学的気相析出（ｃｖｎ
）ボロン・シリケート・ガラスである。たとえば、この
ガラス層の厚さは、４０００Ａである。本実施例では、
二重ガラス構造が使用され、したがって、層１３上には
、第２ガラス層１４が被着されている。第２層は、はぼ
１．５ミクロンの厚さのＣ”ＶＤポロンおよびリン・シ
リケー）−ガラスから成っている。しかし、この二重ガ
ラス層は、本発明においては、必ずしも必要ではない。
る温度に耐え得る層であれば、どのような層にも使用し
得る。回路部材１２は、ガラス層１３でカバーされてい
る。本実施例では、層１３は、化学的気相析出（ｃｖｎ
）ボロン・シリケート・ガラスである。たとえば、この
ガラス層の厚さは、４０００Ａである。本実施例では、
二重ガラス構造が使用され、したがって、層１３上には
、第２ガラス層１４が被着されている。第２層は、はぼ
１．５ミクロンの厚さのＣ”ＶＤポロンおよびリン・シ
リケー）−ガラスから成っている。しかし、この二重ガ
ラス層は、本発明においては、必ずしも必要ではない。
第１因に示すように、層１４の上面には、多数の、急傾
斜な凹部１５が形成されている。一般Ｋ。
斜な凹部１５が形成されている。一般Ｋ。
これら凹部は、ポリシリコン部材１２のような下の回路
部材の縁部をカバーしているガラス層により生じる。層
１４上に金属層を形成する場合、前述しえような凹部は
問題となる。二重金属層を使用する場合、層１４の上面
が比較的平坦であることが、よシ重要である。
部材の縁部をカバーしているガラス層により生じる。層
１４上に金属層を形成する場合、前述しえような凹部は
問題となる。二重金属層を使用する場合、層１４の上面
が比較的平坦であることが、よシ重要である。
本実施例では、第１図の構造に対して、半導体工業にお
いて一般に使用されるようなりフロ一工程を施している
。基板を、炉中に配置し、ガラス層がリフローするよう
な温度にまで高める。リフローが生じる温度は、使用さ
れるガラスの関数である。図示のため、第１図の層１３
および１４は、リフロー後の第２図では、単一の層１６
として示されている。層１６の上面１Ｔは、層１４よシ
も、なだらかな形状である。しかし、実際には、リフロ
ー後でも、ガラス層の形状は、上の金属層の間に使用さ
れる絶縁層のような、上層のプレーナ化、または上の金
属層に関して問題となるような十分急な形状である。
いて一般に使用されるようなりフロ一工程を施している
。基板を、炉中に配置し、ガラス層がリフローするよう
な温度にまで高める。リフローが生じる温度は、使用さ
れるガラスの関数である。図示のため、第１図の層１３
および１４は、リフロー後の第２図では、単一の層１６
として示されている。層１６の上面１Ｔは、層１４よシ
も、なだらかな形状である。しかし、実際には、リフロ
ー後でも、ガラス層の形状は、上の金属層の間に使用さ
れる絶縁層のような、上層のプレーナ化、または上の金
属層に関して問題となるような十分急な形状である。
本発明では、スピン−オン−ガラス層１９を、表面１７
上に形成している。たとえば、無機性スピン−オン−ガ
ラスのように、市販されている多くのスピン−オン−ガ
ラスのどれを使用して４よい。本実施例では、層１９の
厚さは、平均して３ｏｏｏＸである。スピン−オン−ガ
ラスは、実際、スピン−オンされているので、その上面
は、平坦である。
上に形成している。たとえば、無機性スピン−オン−ガ
ラスのように、市販されている多くのスピン−オン−ガ
ラスのどれを使用して４よい。本実施例では、層１９の
厚さは、平均して３ｏｏｏＸである。スピン−オン−ガ
ラスは、実際、スピン−オンされているので、その上面
は、平坦である。
次に、スピン−オン−ガラスは約６００℃〜６５０℃の
間の温度で、しかも蒸気の雰囲気中で硬化される。この
硬化は、その後の処理工程における、スピン−オン−ガ
ラスのエツチング速度を減少する。
間の温度で、しかも蒸気の雰囲気中で硬化される。この
硬化は、その後の処理工程における、スピン−オン−ガ
ラスのエツチング速度を減少する。
さらに、望ましくは、スピン−オン−ガラスおよび下の
ガラス層１６を同じ速度でエツチングするウェット−エ
ツチング剤に、上記基板を浸漬する。これは、第３図の
構造のプレーナ特性を保持し、第４図に示すような比較
的平坦な界面２０となる。すなわち、第３図の構造は、
第３図に示したライン２０ｍまでエツチングされる。た
とえば、基板上に約１ミクロンの厚さを残して、層１６
のほぼ１ミクロンが、エツチング除去される。以下に示
したエツチング剤では、室温で、約３分間、エツチング
剤に浸漬しなければならない。
ガラス層１６を同じ速度でエツチングするウェット−エ
ツチング剤に、上記基板を浸漬する。これは、第３図の
構造のプレーナ特性を保持し、第４図に示すような比較
的平坦な界面２０となる。すなわち、第３図の構造は、
第３図に示したライン２０ｍまでエツチングされる。た
とえば、基板上に約１ミクロンの厚さを残して、層１６
のほぼ１ミクロンが、エツチング除去される。以下に示
したエツチング剤では、室温で、約３分間、エツチング
剤に浸漬しなければならない。
層１６および層１９の間に、１対１のエツチング剤選択
性を得るため、酢酸で稀釈されたフッ化水素酸および硝
酸の混合物が使用される。たとえば、酢酸２５の割合に
おいて、フッ化水素酸の体積１に対して、硝酸１００割
合で混合される。酢酸は、選択性には関与しないが、溶
液を薄め、かつウェハのエツチング・バックを妨げるの
に使用される。
性を得るため、酢酸で稀釈されたフッ化水素酸および硝
酸の混合物が使用される。たとえば、酢酸２５の割合に
おいて、フッ化水素酸の体積１に対して、硝酸１００割
合で混合される。酢酸は、選択性には関与しないが、溶
液を薄め、かつウェハのエツチング・バックを妨げるの
に使用される。
このように、本発明のプレーナ化方法は、第１層を支持
するポリシリコン部材上に被着されたガラス表面をプレ
ーナ化するのに、特に有効である。
するポリシリコン部材上に被着されたガラス表面をプレ
ーナ化するのに、特に有効である。
第１図は２つのガラス層によシカバーされたポリシリコ
ン回路部材を含む基板の断面図、第２図はガラス・リフ
ロ一工程後の第１図の基板を示す図、第３図はスピン−
オン−ガラスが形成され、かつ硬化された後の、第２図
の基板を示す図、第４図はウェット・エッチング工程後
の第３図の基板を示す図である。 １０−・・・基板、１２φの嗜・ポリシリコン回路部材
、１３．１４・・・・ガラス層、１９・・・舎スピンー
オンーカラス層。
ン回路部材を含む基板の断面図、第２図はガラス・リフ
ロ一工程後の第１図の基板を示す図、第３図はスピン−
オン−ガラスが形成され、かつ硬化された後の、第２図
の基板を示す図、第４図はウェット・エッチング工程後
の第３図の基板を示す図である。 １０−・・・基板、１２φの嗜・ポリシリコン回路部材
、１３．１４・・・・ガラス層、１９・・・舎スピンー
オンーカラス層。
Claims (1)
- 【特許請求の範囲】 （１）半導体集積回路の製造におけるガラス層のプレー
ナ化方法において、 スピン−オン−ガラス層で上記ガラス層をカバーする工
程と、 蒸気の雰囲気中で上記スピン−オン−ガラス層を硬化す
る工程と、 上記層をウェット・エッチングする工程と、から成り、
プレーナ化ガラス層を形成することを特徴とするガラス
層のプレーナ化方法。 （２）特許請求の範囲第１項記載の方法において、硬化
工程は、約６００℃〜６５０℃の温度で行なうことを特
徴とするプレーナ化方法。 （３）特許請求の範囲第２項記載の方法において、ウェ
ット・エッチング工程は、フッ化水素酸および硝酸を使
用していることを特徴とするプレーナ化方法。 （４）特許請求の範囲第３項記載の方法において、酸は
、稀釈されていることを特徴とするプレーナ化方法。 （５）特許請求の範囲第４項記載の方法において、酸は
、、酢酸で稀釈されていることを特徴とするプレーナ化
方法。 （６）特許請求の範囲第１項または第３項記載の方法に
おいて、ガラス層は、上記ガラス層をスピン−オン−ガ
ラス層でカバーする前に、ガラスがリフローするのに十
分な温度にまで加熱されることを特徴とするプレーナ化
方法。 （７）半導体集積回路の製造における下のポリシリコン
部材上に形成されたガラス層をプレーナ化する方法にお
いて、 ガラス層をスピン−オン−ガラス層でカバーする工程と
、 約６００℃〜６５０℃の温度で、蒸気の雰囲気中で上記
スピン−オン−ガラス層を硬化する工程と、上記両方の
層をほぼ同じ速度でエッチングするエッチング剤で、上
記層をウェット・エッチングする工程と、 から成り、プレーナ化ガラス層を形成することを特徴と
するガラス層のプレーナ化方法。（８）特許請求の範囲
第７項記載の方法において、ウェット・エッチング剤は
、フッ化水素酸および硝酸から成ることを特徴とするプ
レーナ化方法。 （９）特許請求の範囲第８項記載の方法において、酸は
、酢酸で稀釈されていることを特徴とするプレーナ化方
法。 （１０）特許請求の範囲第７項または第９項記載の方法
において、ガラス層をスピン−オン−ガラス層でカバー
する前に、上記ガラス層は、ガラスをリフローさせるよ
うに、高温にさらされることを特徴とするプレーナ化方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US049,100 | 1987-04-30 | ||
| US49,100 | 1987-04-30 | ||
| US07/049,100 US4721548A (en) | 1987-05-13 | 1987-05-13 | Semiconductor planarization process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63274158A true JPS63274158A (ja) | 1988-11-11 |
| JP2587661B2 JP2587661B2 (ja) | 1997-03-05 |
Family
ID=21958049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306040A Expired - Lifetime JP2587661B2 (ja) | 1987-04-30 | 1987-12-04 | ガラス層のプレーナ化方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4721548A (ja) |
| JP (1) | JP2587661B2 (ja) |
| GB (1) | GB2204994B (ja) |
| HK (1) | HK25291A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4986878A (en) * | 1988-07-19 | 1991-01-22 | Cypress Semiconductor Corp. | Process for improved planarization of the passivation layers for semiconductor devices |
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| GB8726378D0 (en) | 1987-12-16 |
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