JPH06291107A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH06291107A JPH06291107A JP4306229A JP30622992A JPH06291107A JP H06291107 A JPH06291107 A JP H06291107A JP 4306229 A JP4306229 A JP 4306229A JP 30622992 A JP30622992 A JP 30622992A JP H06291107 A JPH06291107 A JP H06291107A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon nitride
- polysilicon layer
- nitride layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 38
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 38
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000009835 boiling Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- QSQSQJSJMSMRCA-UHFFFAOYSA-N [N].O=[Si]=O Chemical compound [N].O=[Si]=O QSQSQJSJMSMRCA-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Local Oxidation Of Silicon (AREA)
- Weting (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコン層に形成された不良箇所（ピッ
トホール）が酸化物層（基板）に損傷を与えない半導体
集積回路の製造方法を提供する。 【構成】 基板１１の上にポリシリコン層１７と窒化シ
リコン層１９とを形成するステップと、前記ポリシリコ
ン層１７と窒化シリコン層１９とをリン酸によりエッチ
ングするステップとを有する。一般的に、前記基板１１
はシリコン製であり、このシリコン製基板１１に接触し
て、パッド酸化物層１５が形成される。望ましくは、前
記窒化シリコン層１９の形成ステップの前に、前記ポリ
シリコン層１７の上部表面を洗浄するステップをさらに
有し、前記エッチングステップの前に、前記窒化シリコ
ン層１９の上部表面を洗浄するステップをさらに有す
る。
トホール）が酸化物層（基板）に損傷を与えない半導体
集積回路の製造方法を提供する。 【構成】 基板１１の上にポリシリコン層１７と窒化シ
リコン層１９とを形成するステップと、前記ポリシリコ
ン層１７と窒化シリコン層１９とをリン酸によりエッチ
ングするステップとを有する。一般的に、前記基板１１
はシリコン製であり、このシリコン製基板１１に接触し
て、パッド酸化物層１５が形成される。望ましくは、前
記窒化シリコン層１９の形成ステップの前に、前記ポリ
シリコン層１７の上部表面を洗浄するステップをさらに
有し、前記エッチングステップの前に、前記窒化シリコ
ン層１９の上部表面を洗浄するステップをさらに有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に、そのエッチングステップに関する。
方法に関し、特に、そのエッチングステップに関する。
【０００２】
【従来の技術】従来のシリコン製集積回路の製造方法に
おいて、シリコン製基板はパッド酸化物層と窒化シリコ
ン層とによりカバーされる。この窒化シリコン層とパッ
ド酸化物層はパターン形成されて、所定の領域のシリコ
ン基板が露出するように構成される。続いて、シリコン
基板が露出している領域にフィールド酸化物（絶縁酸化
物とも称される）層を形成するために、酸化ステップが
実行される。上記のプロセスはＬＯＣＯＳプロセス（シ
リコンの局部酸化プロセス）と称される。このＬＯＣＯ
Ｓプロセスの変形例として、パッド酸化物層と窒化シリ
コン層との間にポリシリコン層を形成するポリバッファ
ＬＯＣＯＳプロセスがある。このポリシリコン層は、フ
ィールド酸化物層の成長に際して生ずるストレスを低減
するために役立つ。
おいて、シリコン製基板はパッド酸化物層と窒化シリコ
ン層とによりカバーされる。この窒化シリコン層とパッ
ド酸化物層はパターン形成されて、所定の領域のシリコ
ン基板が露出するように構成される。続いて、シリコン
基板が露出している領域にフィールド酸化物（絶縁酸化
物とも称される）層を形成するために、酸化ステップが
実行される。上記のプロセスはＬＯＣＯＳプロセス（シ
リコンの局部酸化プロセス）と称される。このＬＯＣＯ
Ｓプロセスの変形例として、パッド酸化物層と窒化シリ
コン層との間にポリシリコン層を形成するポリバッファ
ＬＯＣＯＳプロセスがある。このポリシリコン層は、フ
ィールド酸化物層の成長に際して生ずるストレスを低減
するために役立つ。
【０００３】ＬＯＣＯＳプロセスとポリバッファＬＯＣ
ＯＳプロセスの両方においては、フィールド酸化物層が
成長した後に、窒化シリコン層とポリシリコン層の両方
を除去することが望ましい（ときには、下のパッド酸化
物層も同時に除去される）。一般的に、窒化シリコン層
は高温リン酸内でウェットエッチングすることによって
除去される。その後、ドライエッチングプロセスによっ
てポリシリコン層が除去される。しかしながら、窒化シ
リコン層を除去するために用いられるリン酸のウェット
エッチングは、ポリシリコン層に小さなピットホールを
形成してしまう。そして、このウェットエッチングの後
に、異方性のポリシリコン層を取り除くために行われる
ドライエッチングプロセスは、ポリシリコン層のピット
ホールをその下のパッド酸化物層まで伸展させ、さら
に、オーバーエッチングすることにより、シリコン基板
内まで伸展させる。酸化物層内のピットホールおよびそ
の下の基板内のピットホールは不都合なものである。
ＯＳプロセスの両方においては、フィールド酸化物層が
成長した後に、窒化シリコン層とポリシリコン層の両方
を除去することが望ましい（ときには、下のパッド酸化
物層も同時に除去される）。一般的に、窒化シリコン層
は高温リン酸内でウェットエッチングすることによって
除去される。その後、ドライエッチングプロセスによっ
てポリシリコン層が除去される。しかしながら、窒化シ
リコン層を除去するために用いられるリン酸のウェット
エッチングは、ポリシリコン層に小さなピットホールを
形成してしまう。そして、このウェットエッチングの後
に、異方性のポリシリコン層を取り除くために行われる
ドライエッチングプロセスは、ポリシリコン層のピット
ホールをその下のパッド酸化物層まで伸展させ、さら
に、オーバーエッチングすることにより、シリコン基板
内まで伸展させる。酸化物層内のピットホールおよびそ
の下の基板内のピットホールは不都合なものである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、ポリ
シリコン層に形成されたピットホールなどの不良が酸化
物層または基板にダメージを与えることを防止可能な半
導体集積回路の製造方法を提供することである。
シリコン層に形成されたピットホールなどの不良が酸化
物層または基板にダメージを与えることを防止可能な半
導体集積回路の製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法は、リン酸を用いて、ポリシリコン層と窒化
シリコン層の両方をエッチングすることを特徴とする。
の製造方法は、リン酸を用いて、ポリシリコン層と窒化
シリコン層の両方をエッチングすることを特徴とする。
【０００６】
【実施例】図１において、基板１１はシリコン製基板、
ドープされたシリコン製基板、エピタキシャルシリコン
製基板の何れでも構わない。なお、一般的に、基板と
は、その表面に他の材料を接着、または堆積させるよう
な材料を意味する。本実施例においては、基板１１の上
にパッド酸化物層１５とポリシリコン層１７と窒化シリ
コン層１９とが順次形成され、このポリシリコン層１７
と窒化シリコン層１９とがその後パターン形成される
（ある種のプロセスにおいては、ポリシリコン層１７は
パターン形成されずに後続のフィールド酸化物層の酸化
プロセスにおいて、除去される）。パッド酸化物層１
５、ポリシリコン層１７、窒化シリコン層１９の厚さは
半導体産業における一般的な厚さとされる。
ドープされたシリコン製基板、エピタキシャルシリコン
製基板の何れでも構わない。なお、一般的に、基板と
は、その表面に他の材料を接着、または堆積させるよう
な材料を意味する。本実施例においては、基板１１の上
にパッド酸化物層１５とポリシリコン層１７と窒化シリ
コン層１９とが順次形成され、このポリシリコン層１７
と窒化シリコン層１９とがその後パターン形成される
（ある種のプロセスにおいては、ポリシリコン層１７は
パターン形成されずに後続のフィールド酸化物層の酸化
プロセスにおいて、除去される）。パッド酸化物層１
５、ポリシリコン層１７、窒化シリコン層１９の厚さは
半導体産業における一般的な厚さとされる。
【０００７】ポリシリコン層１７が形成された後、窒化
シリコン層１９が形成される前に、ポリシリコン層１７
の上部表面は、たとえば、１５：１のＨＦ内に、約２分
間浸すことによって洗浄される。この洗浄ステップは、
ポリシリコン層１７の上部表面に形成された酸化物を除
去するものである。この酸化物の除去により、後続のポ
リシリコン層１７のウェットエッチングが容易になる。
酸化物が除去されない場合には、その酸化物はリン酸に
対し抵抗性を示し、ポリシリコン層１７の除去にかなり
の悪影響を及ぼす。前記の洗浄ステップの後、ウェーハ
が室内に放置されることはほとんどなく、その再酸化が
防止される。そして、直ちに、窒化物の形成が開始され
る。また、このような洗浄ステップを含む本実施例の方
法に対して、従来から採用されている除去技術は、ポリ
シリコン層のドライエッチングを含むが、窒化シリコン
層形成の前に洗浄ステップを含むものではない。
シリコン層１９が形成される前に、ポリシリコン層１７
の上部表面は、たとえば、１５：１のＨＦ内に、約２分
間浸すことによって洗浄される。この洗浄ステップは、
ポリシリコン層１７の上部表面に形成された酸化物を除
去するものである。この酸化物の除去により、後続のポ
リシリコン層１７のウェットエッチングが容易になる。
酸化物が除去されない場合には、その酸化物はリン酸に
対し抵抗性を示し、ポリシリコン層１７の除去にかなり
の悪影響を及ぼす。前記の洗浄ステップの後、ウェーハ
が室内に放置されることはほとんどなく、その再酸化が
防止される。そして、直ちに、窒化物の形成が開始され
る。また、このような洗浄ステップを含む本実施例の方
法に対して、従来から採用されている除去技術は、ポリ
シリコン層のドライエッチングを含むが、窒化シリコン
層形成の前に洗浄ステップを含むものではない。
【０００８】次に、図２に示すように、フィールド酸化
物層２１を蒸気による熱酸化により成長させる。他の酸
化方法も用いることができる。たとえば、乾燥酸素内に
おける酸化（より時間がかかるが）、あるいは、高圧酸
化（制御が難しい）を用いることもできる。窒化シリコ
ン層１９とポリシリコン層１７との両方を除去する際に
は、パッド酸化物層１５または基板上部表面２３にダメ
ージを与えないようにすることが好ましい。窒化シリコ
ン層１９とポリシリコン層１７との両方を除去する前
に、別の洗浄ステップとして、１５：１のＨＦ内に約２
分間浸すことにより、窒化シリコン層１９の上に形成さ
れた二酸化シリコン、あるいは、二酸化窒素シリコンを
除去することが好ましい（二酸化シリコン、あるいは、
二窒化シリコンの存在により、後続のウェットエッチン
グの効率が悪くなるからである）。フィールド酸化物層
２１が蒸気内で５０００〜６０００オングストローム
（以下Ａと略記する）の厚さに成長した場合には、前記
の洗浄ステップは約２分間で十分である。高圧酸化によ
り形成されたより薄いフィールド酸化物層に対しては、
洗浄ステップはより短時間（たとえば、１．５分）で十
分である。
物層２１を蒸気による熱酸化により成長させる。他の酸
化方法も用いることができる。たとえば、乾燥酸素内に
おける酸化（より時間がかかるが）、あるいは、高圧酸
化（制御が難しい）を用いることもできる。窒化シリコ
ン層１９とポリシリコン層１７との両方を除去する際に
は、パッド酸化物層１５または基板上部表面２３にダメ
ージを与えないようにすることが好ましい。窒化シリコ
ン層１９とポリシリコン層１７との両方を除去する前
に、別の洗浄ステップとして、１５：１のＨＦ内に約２
分間浸すことにより、窒化シリコン層１９の上に形成さ
れた二酸化シリコン、あるいは、二酸化窒素シリコンを
除去することが好ましい（二酸化シリコン、あるいは、
二窒化シリコンの存在により、後続のウェットエッチン
グの効率が悪くなるからである）。フィールド酸化物層
２１が蒸気内で５０００〜６０００オングストローム
（以下Ａと略記する）の厚さに成長した場合には、前記
の洗浄ステップは約２分間で十分である。高圧酸化によ
り形成されたより薄いフィールド酸化物層に対しては、
洗浄ステップはより短時間（たとえば、１．５分）で十
分である。
【０００９】窒化シリコン層１９とポリシリコン層１７
の両方を除去する本発明のプロセスは、高温リン酸（Ｈ
3ＰＯ4）を用いる。この高温リン酸は窒化シリコン層１
９とその下のポリシリコン層１７の両方を除去する。こ
の高温リン酸は１４０℃〜２００℃の間の温度である
（１６５℃の温度で、装置を不都合に腐食させることな
く、窒化シリコンとポリシリコンを十分に除去でき
る）。より高温では、より速く窒化シリコンとポリシリ
コンの除去が可能である。どのような温度に設定する場
合でも、リン酸の濃度は、全濃度（すなわち、約９５
％）とリン酸溶液が沸騰する濃度との間で選択される。
の両方を除去する本発明のプロセスは、高温リン酸（Ｈ
3ＰＯ4）を用いる。この高温リン酸は窒化シリコン層１
９とその下のポリシリコン層１７の両方を除去する。こ
の高温リン酸は１４０℃〜２００℃の間の温度である
（１６５℃の温度で、装置を不都合に腐食させることな
く、窒化シリコンとポリシリコンを十分に除去でき
る）。より高温では、より速く窒化シリコンとポリシリ
コンの除去が可能である。どのような温度に設定する場
合でも、リン酸の濃度は、全濃度（すなわち、約９５
％）とリン酸溶液が沸騰する濃度との間で選択される。
【００１０】たとえば、１６５℃では部分的に沸騰し、
窒化シリコン層は５５Ａ／分、ポリシリコン層は１３Ａ
／分、二酸化シリコン層は０．７Ａ／分の速度でエッチ
ングされる。単結晶シリコンのエッチング速度は、二酸
化シリコンのエッチング速度の二倍以下である。かくし
て、このエッチングステップは二酸化シリコン（と単結
晶シリコン）に対して極めて選択的である。
窒化シリコン層は５５Ａ／分、ポリシリコン層は１３Ａ
／分、二酸化シリコン層は０．７Ａ／分の速度でエッチ
ングされる。単結晶シリコンのエッチング速度は、二酸
化シリコンのエッチング速度の二倍以下である。かくし
て、このエッチングステップは二酸化シリコン（と単結
晶シリコン）に対して極めて選択的である。
【００１１】言いかえれば、窒化シリコン、ポリシリコ
ン、二酸化シリコンのエッチング速度は８０：２０：１
の比率である。このエッチングステップの目的は窒化シ
リコン層１９とポリシリコン層１７の完全な除去であ
り、パッド酸化物層１５と基板１１の何れにもダメージ
を与えないようにすることである。従って、パッド酸化
物層１５のポリシリコン層１７と窒化シリコン層１９の
厚さに対する所望の厚さは以下の式で与えられる。
ン、二酸化シリコンのエッチング速度は８０：２０：１
の比率である。このエッチングステップの目的は窒化シ
リコン層１９とポリシリコン層１７の完全な除去であ
り、パッド酸化物層１５と基板１１の何れにもダメージ
を与えないようにすることである。従って、パッド酸化
物層１５のポリシリコン層１７と窒化シリコン層１９の
厚さに対する所望の厚さは以下の式で与えられる。
【００１２】
【数１】
【００１３】ここで、Ｃはパッド酸化物層（１５）の厚
さ、Ｂはポリシリコン層（１７）の厚さ、Ａは窒化シリ
コン層（１９）の厚さ、Ｓは安全係数である。用途によ
っては、この安全係数は２より大きくても小さくても良
い。
さ、Ｂはポリシリコン層（１７）の厚さ、Ａは窒化シリ
コン層（１９）の厚さ、Ｓは安全係数である。用途によ
っては、この安全係数は２より大きくても小さくても良
い。
【００１４】フィールド酸化物層２１を生成する成長プ
ロセスは、ポリシリコン層１７に隣接する場所に高い応
力を生成することが分かった。この応力のかかったポリ
シリコン層１７は、１３Ａ／分のエッチング速度（これ
はストレスのかかっていないサンプルで得られた）より
も幾分高い速度でエッチングされる。図３は、前述のエ
ッチングステップにおいて、ポリシリコン層１７と窒化
シリコン層１９が除去された後の状態を示し、パッド酸
化物層１５のみが残っている状態を示している。図３に
示されたプロセスの後のプロセスは、従来の半導体製造
のプロセスと同様に達成される。
ロセスは、ポリシリコン層１７に隣接する場所に高い応
力を生成することが分かった。この応力のかかったポリ
シリコン層１７は、１３Ａ／分のエッチング速度（これ
はストレスのかかっていないサンプルで得られた）より
も幾分高い速度でエッチングされる。図３は、前述のエ
ッチングステップにおいて、ポリシリコン層１７と窒化
シリコン層１９が除去された後の状態を示し、パッド酸
化物層１５のみが残っている状態を示している。図３に
示されたプロセスの後のプロセスは、従来の半導体製造
のプロセスと同様に達成される。
【００１５】
【発明の効果】以上述べたように、本発明の方法におい
ては、リン酸を用いてポリシリコン層と窒化シリコン層
の両方をエッチングすることにより、酸化物層および基
板にダメージを与えることを防止できる。
ては、リン酸を用いてポリシリコン層と窒化シリコン層
の両方をエッチングすることにより、酸化物層および基
板にダメージを与えることを防止できる。
【図１】本発明の半導体の製造方法のプロセスの第１プ
ロセスを表す図である。
ロセスを表す図である。
【図２】本発明の方法の第２プロセスを表す図である。
【図３】本発明の方法の第３プロセスを表す図である。
１１ 基板 １５ パッド酸化物層 １７ ポリシリコン層 １９ 窒化シリコン層 ２１ フィールド酸化物層 ２３ 基板上部表面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クォーファ リー アメリカ合衆国 18106 ペンシルヴェニ ア アレンタウン、カントリー クラブ ロード 1308 (72)発明者 チェンーファ ダグラス ユ アメリカ合衆国 18103 ペンシルヴェニ ア アレンタウン、ヒルビュー ドライヴ 1019
Claims (11)
- 【請求項１】 基板（１１）の上にポリシリコン層（１
７）と窒化シリコン層（１９）とを形成するステップ
と、 前記ポリシリコン層（１７）と窒化シリコン層（１９）
とをリン酸によりエッチングするステップと、 を有することを特徴とする半導体集積回路の製造方法。 - 【請求項２】 前記基板（１１）はシリコン製であるこ
とを特徴とする請求項１の方法。 - 【請求項３】 前記シリコン製基板（１１）に接触し
て、パッド酸化物層（１５）が形成されることを特徴と
する請求項２の方法。 - 【請求項４】 前記パッド酸化物層（１５）と前記ポリ
シリコン層（１７）とが接触し、前記ポリシリコン層
（１７）と前記窒化シリコン層（１９）とが接触するよ
うに構成されることを特徴とする請求項３の方法。 - 【請求項５】 前記エッチングステップは、前記ポリシ
リコン層（１７）と窒化シリコン層（１９）とを除去す
るのに十分な時間および温度で行われることを特徴とす
る請求項１の方法。 - 【請求項６】 前記パッド酸化物層（１５）の厚さは以
下の式により決定され、 【数１】 ここで、Ｃはパッド酸化物層（１５）の厚さ、 Ｂはポリシリコン層（１７）の厚さ、 Ａは窒化シリコン層（１９）の厚さ、 Ｓは安全係数、 であることを特徴とする請求項３の方法。 - 【請求項７】 前記窒化シリコン層（１９）の形成ステ
ップの前に、前記ポリシリコン層（１７）の上部表面を
洗浄するステップをさらに有することを特徴とする請求
項４の方法。 - 【請求項８】 前記洗浄ステップはＨＦを用いることを
特徴とする請求項７の方法。 - 【請求項９】 前記エッチングステップの前に、前記窒
化シリコン層（１９）の上部表面を洗浄するステップを
有することを特徴とする請求項５の方法。 - 【請求項１０】 前記洗浄ステップはＨＦを用いること
を特徴とする請求項９の方法。 - 【請求項１１】 前記リン酸は完全濃度と沸騰の起こる
濃度との間の濃度を有する溶液であることを特徴とする
請求項５の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/781,463 US5215930A (en) | 1991-10-23 | 1991-10-23 | Integrated circuit etching of silicon nitride and polysilicon using phosphoric acid |
| US781463 | 1991-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291107A true JPH06291107A (ja) | 1994-10-18 |
| JP2948996B2 JP2948996B2 (ja) | 1999-09-13 |
Family
ID=25122831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4306229A Expired - Lifetime JP2948996B2 (ja) | 1991-10-23 | 1992-10-20 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5215930A (ja) |
| EP (1) | EP0539107A1 (ja) |
| JP (1) | JP2948996B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338750A (en) * | 1992-11-27 | 1994-08-16 | Industrial Technology Research Institute | Fabrication method to produce pit-free polysilicon buffer local oxidation isolation |
| US5374577A (en) * | 1992-12-21 | 1994-12-20 | Industrial Technology Research Institute | Polysilicon undercut process for stack DRAM |
| US5286668A (en) * | 1993-02-03 | 1994-02-15 | Industrial Technology Research Institute | Process of fabricating a high capacitance storage node |
| JP2685401B2 (ja) * | 1993-06-16 | 1997-12-03 | 財団法人工業技術研究院 | 酸化ケイ素単離領域の形成方法 |
| US5397732A (en) * | 1993-07-22 | 1995-03-14 | Industrial Technology Research Institute | PBLOCOS with sandwiched thin silicon nitride layer |
| US5580815A (en) * | 1993-08-12 | 1996-12-03 | Motorola Inc. | Process for forming field isolation and a structure over a semiconductor substrate |
| JPH07201840A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5607543A (en) * | 1995-04-28 | 1997-03-04 | Lucent Technologies Inc. | Integrated circuit etching |
| US5930650A (en) * | 1997-08-01 | 1999-07-27 | Chung; Bryan Chaeyoo | Method of etching silicon materials |
| US7289714B1 (en) | 2006-09-26 | 2007-10-30 | Adc Telecommunication, Inc. | Tubing wrap procedure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268930A (ja) * | 1988-09-02 | 1990-03-08 | Sony Corp | 半導体装置の製造法 |
| JPH0281429A (ja) * | 1988-09-16 | 1990-03-22 | Sony Corp | シリコンのエッチング方法 |
| JPH0360123A (ja) * | 1989-07-28 | 1991-03-15 | Toshiba Corp | 表面処理方法および表面処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3715249A (en) * | 1971-09-03 | 1973-02-06 | Bell Telephone Labor Inc | Etching si3n4 |
| JPS63307743A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5002898A (en) * | 1989-10-19 | 1991-03-26 | At&T Bell Laboratories | Integrated-circuit device isolation |
-
1991
- 1991-10-23 US US07/781,463 patent/US5215930A/en not_active Expired - Lifetime
-
1992
- 1992-10-16 EP EP92309446A patent/EP0539107A1/en not_active Withdrawn
- 1992-10-20 JP JP4306229A patent/JP2948996B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268930A (ja) * | 1988-09-02 | 1990-03-08 | Sony Corp | 半導体装置の製造法 |
| JPH0281429A (ja) * | 1988-09-16 | 1990-03-22 | Sony Corp | シリコンのエッチング方法 |
| JPH0360123A (ja) * | 1989-07-28 | 1991-03-15 | Toshiba Corp | 表面処理方法および表面処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539107A1 (en) | 1993-04-28 |
| JP2948996B2 (ja) | 1999-09-13 |
| US5215930A (en) | 1993-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5472562A (en) | Method of etching silicon nitride | |
| JP3217556B2 (ja) | シリコン及びシリコン化合物の選択エッチングを含む集積回路作製方法 | |
| US20100022096A1 (en) | Material removal methods employing solutions with reversible etch selectivities | |
| JP2948996B2 (ja) | 半導体集積回路の製造方法 | |
| US3909325A (en) | Polycrystalline etch | |
| US5607543A (en) | Integrated circuit etching | |
| JPH03145730A (ja) | 集積回路半導体デバイスの製造方法 | |
| KR100196420B1 (ko) | 소자격리영역의 형성방법 | |
| US5858860A (en) | Methods of fabricating field isolated semiconductor devices including step reducing regions | |
| US6245643B1 (en) | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution | |
| JP2824168B2 (ja) | 半導体装置の製造方法 | |
| JP2001230236A (ja) | 微細デバイスの製造方法 | |
| JPS58143532A (ja) | 絶縁膜の加工方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPS6279625A (ja) | 半導体装置の製造方法 | |
| KR940009578B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH11176824A (ja) | 半導体装置の製造方法 | |
| KR100223758B1 (ko) | 반도체 소자의 소자 분리 산화막 형성방법 | |
| JPS6197947A (ja) | 半導体装置の製造方法 | |
| JPH05152267A (ja) | 半導体装置の製造方法 | |
| JPH02222145A (ja) | 半導体装置の洗浄方法 | |
| JPH08139069A (ja) | 半導体装置の製造方法 | |
| JPH01124220A (ja) | 半導体装置の製造方法 | |
| KR20010061048A (ko) | 플라즈마 식각에 의한 결함을 제거하기 위한 반도체 소자제조방법 | |
| KR19980028360A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |