JP2579030B2 - 信号発生回路 - Google Patents
信号発生回路Info
- Publication number
- JP2579030B2 JP2579030B2 JP2106830A JP10683090A JP2579030B2 JP 2579030 B2 JP2579030 B2 JP 2579030B2 JP 2106830 A JP2106830 A JP 2106830A JP 10683090 A JP10683090 A JP 10683090A JP 2579030 B2 JP2579030 B2 JP 2579030B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- counter
- cycle
- terminal
- duty
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Television Signal Processing For Recording (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は信号発生回路に関するものであり、特にビデ
オテープレコーダにおけるヘッドドラム上のヘッドの切
り換え用等に使用されるパルス信号を発生する信号発生
回路に関するものである。
オテープレコーダにおけるヘッドドラム上のヘッドの切
り換え用等に使用されるパルス信号を発生する信号発生
回路に関するものである。
従来の技術 ビデオテープレコーダ（以下「VTR」という）では一
対のヘッドがドラムの互いに180゜離れた位置に取り付
けられており、これらのヘッドの出力はスイッチングパ
ルスによって交互に有効とされる。このようなパルスは
基準周期に対しデューティ50％である。前記スイッチン
グパルスに拘らず基準パルスに対し所定のデューティを
持ったパルスは種々の回路において用いられる。第３図
はこのようなパルスを発生する従来の回路を示してお
り、カウンタ１は入力されるクロックCLKをカウント
し、予めROM2により決定された所定値までカウントする
と、リセットがかかり、再度カウントを繰り返す。この
カウント開始からリセットがかかるまでの期間は基準周
期に相当する。そして、この基準周期はROM2から与えら
れるデータによって決まる。尚、このデータはモード選
択手段を操作することにより選択されるモードに対応す
るようになっている。その結果、例えば、通常再生モー
ドでは第５図に示す基準周期T1となり、逆転（以下「RE
V」という）３倍速再生モードでは基準周期T3となる。
ここで、第５図（イ）はカウンタのカウント出力をアナ
ログ的に示し、同図（ロ）は第３図におけるパルス形成
手段３の出力を示している。
対のヘッドがドラムの互いに180゜離れた位置に取り付
けられており、これらのヘッドの出力はスイッチングパ
ルスによって交互に有効とされる。このようなパルスは
基準周期に対しデューティ50％である。前記スイッチン
グパルスに拘らず基準パルスに対し所定のデューティを
持ったパルスは種々の回路において用いられる。第３図
はこのようなパルスを発生する従来の回路を示してお
り、カウンタ１は入力されるクロックCLKをカウント
し、予めROM2により決定された所定値までカウントする
と、リセットがかかり、再度カウントを繰り返す。この
カウント開始からリセットがかかるまでの期間は基準周
期に相当する。そして、この基準周期はROM2から与えら
れるデータによって決まる。尚、このデータはモード選
択手段を操作することにより選択されるモードに対応す
るようになっている。その結果、例えば、通常再生モー
ドでは第５図に示す基準周期T1となり、逆転（以下「RE
V」という）３倍速再生モードでは基準周期T3となる。
ここで、第５図（イ）はカウンタのカウント出力をアナ
ログ的に示し、同図（ロ）は第３図におけるパルス形成
手段３の出力を示している。
第３図のカウンタ１とパルス形成手段３を第４図に詳
細に示す。第４図において、カウンタ１のカウンタ部1a
の出力線路L1、L2、L3、L4、L5はスイッチ回路S1、S2、
S3、S4、S5を介してリセット線路５に接続されている。
これらのスイッチ回路S1〜S5は第３図に示すROM2にも接
続されており、ROM2の出力データにより所定のスイッチ
回路が導通可能に設定される。今、ここではROMデータ
によりスイッチS3とS4が導通可能に設定されているとす
る。従って、カウンタ部1aがクロックCLKを12カウント
したときにリセット線路５にはリセットパルス（内部リ
セットパルス）が生じる。この内部リセットパルスはOR
ゲート４を通してカウンタ部1aのリセット端子Ｒへ導か
れ、カウンタ部1aをリセットする。
細に示す。第４図において、カウンタ１のカウンタ部1a
の出力線路L1、L2、L3、L4、L5はスイッチ回路S1、S2、
S3、S4、S5を介してリセット線路５に接続されている。
これらのスイッチ回路S1〜S5は第３図に示すROM2にも接
続されており、ROM2の出力データにより所定のスイッチ
回路が導通可能に設定される。今、ここではROMデータ
によりスイッチS3とS4が導通可能に設定されているとす
る。従って、カウンタ部1aがクロックCLKを12カウント
したときにリセット線路５にはリセットパルス（内部リ
セットパルス）が生じる。この内部リセットパルスはOR
ゲート４を通してカウンタ部1aのリセット端子Ｒへ導か
れ、カウンタ部1aをリセットする。
前記ORゲート４の他入力としては外部端子６を介して
前記内部リセットパルスと略同じ外部リセットパルス
（垂直同期パルス）が与えられるようになっている。VT
Rが再生モードである時は外部リッセットパルスは与え
られず、専ら内部リセットパルスのみが働くことにな
る。しかし、記録モードの時は実質的に外部リセットパ
ルスが働くことになる。この場合、仮に内部リセットパ
ルスが時間的に外部リセットパルスよりも早く生じて内
部リセットパルスによりリセットがかかっても、その後
すぐに外部リセットパルスが入ってくるので、外部リセ
ットパルスによりリセットがかかる（ただし、外部リセ
ットパルスが欠如しているときは内部リセットパルスに
よるリセットが有効となる）。逆に外部リセットパルス
が先で内部リセットパルスが後のときは内部リセットパ
ルスによるリセットはかからない。
前記内部リセットパルスと略同じ外部リセットパルス
（垂直同期パルス）が与えられるようになっている。VT
Rが再生モードである時は外部リッセットパルスは与え
られず、専ら内部リセットパルスのみが働くことにな
る。しかし、記録モードの時は実質的に外部リセットパ
ルスが働くことになる。この場合、仮に内部リセットパ
ルスが時間的に外部リセットパルスよりも早く生じて内
部リセットパルスによりリセットがかかっても、その後
すぐに外部リセットパルスが入ってくるので、外部リセ
ットパルスによりリセットがかかる（ただし、外部リセ
ットパルスが欠如しているときは内部リセットパルスに
よるリセットが有効となる）。逆に外部リセットパルス
が先で内部リセットパルスが後のときは内部リセットパ
ルスによるリセットはかからない。
第４図において、パルス形成回路３はJKフリップフロ
ップで構成されており、そのＪ端子にはカウント値が０
のときのパルスが入力され、Ｋ端子にはカウンタ部1aの
出力線路L2とL3がハイレベルのとき、即ちカウント値が
６のときパルスが入力される。その結果、Ｑ端子には基
準周期に対しデューティ50％のパルスＰが生じる。
ップで構成されており、そのＪ端子にはカウント値が０
のときのパルスが入力され、Ｋ端子にはカウンタ部1aの
出力線路L2とL3がハイレベルのとき、即ちカウント値が
６のときパルスが入力される。その結果、Ｑ端子には基
準周期に対しデューティ50％のパルスＰが生じる。
発明が解決しようとする課題 ところで、例えば通常モードからREV3倍速再生モード
に切り換わったとき、上記従来の回路では基準周期に対
するパルスＰのデューティが変化するという欠点があ
る。第５図は、この場合の様子を示しており、基準周期
T1に対しデューティ50％のパルスが基準周期がT3になる
とパルス幅は元のままであるので、デューティが50％よ
りも大きくなってしまうのである。尚、第５図におい
て、パルスＰの立ち上がりがカウンタ部1aのカウント開
始点よりＡだけずれているのは第４図のJKフリップフロ
ップのＪ端子に入力するのを上述の０カウント値でな
く、所定のカウント値としたからである。
に切り換わったとき、上記従来の回路では基準周期に対
するパルスＰのデューティが変化するという欠点があ
る。第５図は、この場合の様子を示しており、基準周期
T1に対しデューティ50％のパルスが基準周期がT3になる
とパルス幅は元のままであるので、デューティが50％よ
りも大きくなってしまうのである。尚、第５図におい
て、パルスＰの立ち上がりがカウンタ部1aのカウント開
始点よりＡだけずれているのは第４図のJKフリップフロ
ップのＪ端子に入力するのを上述の０カウント値でな
く、所定のカウント値としたからである。
上記のようなモードに応じてパルスＰのデューティが
変わるのを阻止するために例えば第３図において、Ｊ端
子及び／若しくはＫ端子につながる線路７、８を固定的
にカウンタ部1aの出力線路に接続せずにモードに応じて
接続を切り換えるようにすればよいが、そのようにする
と線路７、８に関しスイッチ回路等を設けなけれなら
ず、回路的に負担が増大するという問題を生じる。
変わるのを阻止するために例えば第３図において、Ｊ端
子及び／若しくはＫ端子につながる線路７、８を固定的
にカウンタ部1aの出力線路に接続せずにモードに応じて
接続を切り換えるようにすればよいが、そのようにする
と線路７、８に関しスイッチ回路等を設けなけれなら
ず、回路的に負担が増大するという問題を生じる。
本発明はこのような点に鑑みなされたものであって、
簡単な構成によってパルスのデューティが変わらないよ
うにした新規な信号発生回路を提供することを目的とす
る。
簡単な構成によってパルスのデューティが変わらないよ
うにした新規な信号発生回路を提供することを目的とす
る。
課題を解決するための手段 上記目的を達成するため本発明の信号発生回路は、基
準周期を決定する手段と、前記基準周期の1/2の周期を
もちその各周期でカウント動作を行なうカウンタと、前
記カウンタの連続する２周期の各々に同一の所定カウン
ト点において生じる信号の入力によって出力レベルが互
いに逆方向へ変わるフリップフロップとから成り、前記
フリップフロップから前記基準周期に対し1/2のデュー
ティをもつパルスを生じるようになっている。
準周期を決定する手段と、前記基準周期の1/2の周期を
もちその各周期でカウント動作を行なうカウンタと、前
記カウンタの連続する２周期の各々に同一の所定カウン
ト点において生じる信号の入力によって出力レベルが互
いに逆方向へ変わるフリップフロップとから成り、前記
フリップフロップから前記基準周期に対し1/2のデュー
ティをもつパルスを生じるようになっている。
作 用 このような構成によると、例えばパルスの立ち上がり
を先の1/2周期で行ない、立ち下がりを後の1/2周期で行
なうことになるので、パルスの幅は基準周期が長くなれ
ば広くなり、短くなれば狭くなる。そのため、パルスの
デューティは基準周期が変わっても変化しないようにな
る。
を先の1/2周期で行ない、立ち下がりを後の1/2周期で行
なうことになるので、パルスの幅は基準周期が長くなれ
ば広くなり、短くなれば狭くなる。そのため、パルスの
デューティは基準周期が変わっても変化しないようにな
る。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。
本発明を実施した第１図において第４図の従来例と同一
部分には同一の符号を付して重複説明を省略する。本実
施例では、通常モードであっても、REV3倍速再生モード
であってもリセット線路５には基準周期の1/2の周期で
内部リセットパルスが生じるようになっている。これは
ROM2（第３図参照）からスイッチ回路S1〜S5に与えるデ
ータをソフト的に設定することによって容易に実現でき
る。第２図（イ）はカウンタ部1aのカウント出力を鋸歯
状波電圧でアナログ的に示している。これから分かるよ
うに基準周期T1、T3のいずれにおいてもカウンタ部1aは
基準周期に対して1/2の周期でカウント動作を行なう。
本発明を実施した第１図において第４図の従来例と同一
部分には同一の符号を付して重複説明を省略する。本実
施例では、通常モードであっても、REV3倍速再生モード
であってもリセット線路５には基準周期の1/2の周期で
内部リセットパルスが生じるようになっている。これは
ROM2（第３図参照）からスイッチ回路S1〜S5に与えるデ
ータをソフト的に設定することによって容易に実現でき
る。第２図（イ）はカウンタ部1aのカウント出力を鋸歯
状波電圧でアナログ的に示している。これから分かるよ
うに基準周期T1、T3のいずれにおいてもカウンタ部1aは
基準周期に対して1/2の周期でカウント動作を行なう。
第１図に戻って、パルス形成手段３としてはＴフリッ
プフロップが用いられている。そして、そのＴ端子には
カウント値が０のときパルスが入るようになっている
が、線路９をカウンタ部1aの出力線路L1〜L5に対し所望
通りに接続することにより所望のカウント値でトリガー
できる。第２図（ロ）はＡなるカウント値でトリガーし
た場合のパルス形成回路３の出力を示している。Ｔフリ
ップフロップはＴ端子にパルスが印加される度に反転す
るパルスＰをＱ端子に出力する。
プフロップが用いられている。そして、そのＴ端子には
カウント値が０のときパルスが入るようになっている
が、線路９をカウンタ部1aの出力線路L1〜L5に対し所望
通りに接続することにより所望のカウント値でトリガー
できる。第２図（ロ）はＡなるカウント値でトリガーし
た場合のパルス形成回路３の出力を示している。Ｔフリ
ップフロップはＴ端子にパルスが印加される度に反転す
るパルスＰをＱ端子に出力する。
第２図に示すように基準周期T1においてカウンタ部1a
がＡカウントするとＴフリップフロップのＴ端子にトリ
ガーパルスが印加されＴフリップフロップのＱ端子はハ
イレベルになる。次にカウンタ部1aが内部リセットパル
スによりリセットされ、再び０からカウント動作を行な
う。そして、Ａカウントに至ると前記Ｔ端子にトリガー
パルスが印加されＴフリップフロップはＱ端子をローレ
ベルになす。この動作はREV3倍速再生モードに対応する
基準周期T3においても同様に行なわれる。本実施例では
カウンタ部1aの周期（従って基準周期）が短くなればＱ
端子の立ち下がりが早くなり、カウンタ部1aの周期が長
くなればＱ端子の立ち下がりが遅くなる。このためパル
ス形成回路３から出力されるパルスのデューティ（基準
周期における）は常に50％となる。
がＡカウントするとＴフリップフロップのＴ端子にトリ
ガーパルスが印加されＴフリップフロップのＱ端子はハ
イレベルになる。次にカウンタ部1aが内部リセットパル
スによりリセットされ、再び０からカウント動作を行な
う。そして、Ａカウントに至ると前記Ｔ端子にトリガー
パルスが印加されＴフリップフロップはＱ端子をローレ
ベルになす。この動作はREV3倍速再生モードに対応する
基準周期T3においても同様に行なわれる。本実施例では
カウンタ部1aの周期（従って基準周期）が短くなればＱ
端子の立ち下がりが早くなり、カウンタ部1aの周期が長
くなればＱ端子の立ち下がりが遅くなる。このためパル
ス形成回路３から出力されるパルスのデューティ（基準
周期における）は常に50％となる。
発明の効果 以上説明した通り、本発明によれば、例えばパルスの
立ち上がりを基準周期に対するカウンタの先の1/2周期
で行ない、立ち下がりを後の1/2周期で行なうことにな
るので、パルスの幅は基準周期が長くなれば広くなり、
短くなれば狭くなる。そのため、基準周期におけるパル
スのデューティは基準周期が変わっても変化しないよう
になる。しかも、これは基準周期に対しカウンタの周期
を1/2にするだけでよいので、簡単な構成で実現でき
る。
立ち上がりを基準周期に対するカウンタの先の1/2周期
で行ない、立ち下がりを後の1/2周期で行なうことにな
るので、パルスの幅は基準周期が長くなれば広くなり、
短くなれば狭くなる。そのため、基準周期におけるパル
スのデューティは基準周期が変わっても変化しないよう
になる。しかも、これは基準周期に対しカウンタの周期
を1/2にするだけでよいので、簡単な構成で実現でき
る。
第１図は本発明を実施した信号発生回路の要部を示す回
路図であり、第２図はその動作説明図である。第３図は
信号発生回路の一般的なブロック図であり、第４図は従
来例の要部回路図、第５図はその動作説明図である。 １……カウンタ、1a……カウンタ部、 ２……ROM、３……パルス形成回路、 ４……ORゲート、５……リセット線路、 ６……外部端子、Ｐ……出力パルス、 L1〜L5……カウンタ部の出力線路、 S1〜S5……スイッチ回路。
路図であり、第２図はその動作説明図である。第３図は
信号発生回路の一般的なブロック図であり、第４図は従
来例の要部回路図、第５図はその動作説明図である。 １……カウンタ、1a……カウンタ部、 ２……ROM、３……パルス形成回路、 ４……ORゲート、５……リセット線路、 ６……外部端子、Ｐ……出力パルス、 L1〜L5……カウンタ部の出力線路、 S1〜S5……スイッチ回路。
Claims (1)
- 【請求項１】基準周期を決定する手段と、前記基準周期
の1/2の周期をもちその各周期でカウント動作を行なう
カウンタと、前記カウンタの連続する２周期の各々に同
一の所定カウント点において生じる信号の入力によって
出力レベルが互いに逆方向へ変わるフリップフロップと
から成り、前記フリップフロップから前記基準周期に対
し1/2のデューティをもつパルスを生じる信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106830A JP2579030B2 (ja) | 1990-04-23 | 1990-04-23 | 信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106830A JP2579030B2 (ja) | 1990-04-23 | 1990-04-23 | 信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044690A JPH044690A (ja) | 1992-01-09 |
| JP2579030B2 true JP2579030B2 (ja) | 1997-02-05 |
Family
ID=14443670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106830A Expired - Lifetime JP2579030B2 (ja) | 1990-04-23 | 1990-04-23 | 信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579030B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435641U (ja) * | 1977-08-16 | 1979-03-08 | ||
| JPS57186878A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Head switching signal forming circuit |
| JPS6031709U (ja) * | 1983-08-02 | 1985-03-04 | シャープ株式会社 | ヘッド切換信号発生装置 |
| JPS63209211A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | 搬送波発生装置 |
-
1990
- 1990-04-23 JP JP2106830A patent/JP2579030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044690A (ja) | 1992-01-09 |
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