JP2567096B2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JP2567096B2 JP2567096B2 JP1140398A JP14039889A JP2567096B2 JP 2567096 B2 JP2567096 B2 JP 2567096B2 JP 1140398 A JP1140398 A JP 1140398A JP 14039889 A JP14039889 A JP 14039889A JP 2567096 B2 JP2567096 B2 JP 2567096B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- output
- oscillation
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発振回路（以下OSCという）、分周回路
（以下DIVという）の動作可能な電圧（限界電圧）を自
動的に検出し、その限界電圧により低電力化を計った電
源回路に関する。
（以下DIVという）の動作可能な電圧（限界電圧）を自
動的に検出し、その限界電圧により低電力化を計った電
源回路に関する。
一般に、腕時計などに使われる回路は、出来るだけ消
費電力を少なくするために、その発振回路に用いられる
電源電圧を動作限界まで下げて低電力化を図っている。
費電力を少なくするために、その発振回路に用いられる
電源電圧を動作限界まで下げて低電力化を図っている。
従来のこの種の電源回路の構成は、第４図に示すよう
に、定電圧電源９からOSC1、DIV2、内部回路３にそれぞ
れ供給される電源電圧OUTを、電圧設定（トリミング）
端子N1〜N4により設定されてデコーダ８で指示された値
に制御している。図において、N1〜N4端子（トリミング
端子）より入力した信号を、第６図に示すデコーダ８で
デコードし、このデコード信号により定電圧電源（以下
V/Rという）９を制御する。この定電圧電源９は第５図
に一例を示す。この回路は、I1〜I16のいずれかを選択
することにより、出力電圧を変えることができるように
したV/Rである。このV/R9の出力電圧を変えて、OSC1が
動作する限界電圧にトリミングし、低電力化を計ってい
た。
に、定電圧電源９からOSC1、DIV2、内部回路３にそれぞ
れ供給される電源電圧OUTを、電圧設定（トリミング）
端子N1〜N4により設定されてデコーダ８で指示された値
に制御している。図において、N1〜N4端子（トリミング
端子）より入力した信号を、第６図に示すデコーダ８で
デコードし、このデコード信号により定電圧電源（以下
V/Rという）９を制御する。この定電圧電源９は第５図
に一例を示す。この回路は、I1〜I16のいずれかを選択
することにより、出力電圧を変えることができるように
したV/Rである。このV/R9の出力電圧を変えて、OSC1が
動作する限界電圧にトリミングし、低電力化を計ってい
た。
上述した従来の電源回路では、N1〜N4端子の入力信号
を変えて、OSC1,DIV2が動作する限界電圧を検出し、そ
の限界電圧で動作し続ける様にするため、N1〜N4端子を
電源回路の外部で最低電圧（以下VSSという）、又は最
高電圧（以下VDDという）に接続する必要があり、その
ため調整に時間がかかり、コストアップにつながってい
た。
を変えて、OSC1,DIV2が動作する限界電圧を検出し、そ
の限界電圧で動作し続ける様にするため、N1〜N4端子を
電源回路の外部で最低電圧（以下VSSという）、又は最
高電圧（以下VDDという）に接続する必要があり、その
ため調整に時間がかかり、コストアップにつながってい
た。
本発明の目的は、このような問題を解決し、動作限界
電圧を自動的に検出して低電力化を図った電源回路を提
供することにある。
電圧を自動的に検出して低電力化を図った電源回路を提
供することにある。
本発明の電源回路の構成は、発振回路と、この発振回
路の出力を分周する分周回路と、第１の電源電圧により
駆動され設定信号に従って可変する第２の電源電圧を前
記発振回路および前記分周回路に出力する定電圧電源
と、前記発振回路の発振動作を検出し発振検出信号を出
力する発振検出回路と、この発振検出回路の発振検出信
号があるとき制御信号および前記発振出力に同期した分
周出力の計数信号を出力する制御回路と、この制御回路
からの計数信号をカウントするカウンタ回路と、このカ
ウンタ回路の出力を一時記憶する記憶回路と、前記制御
回路の発振検出信号により前記発振回路が動作している
前記カウンタ回路の出力を、前記発振回路が一度動作を
停止した時前記記憶回路の出力を選択し前記設定信号と
して前記定電圧電源に出力する選択回路と、前記発振検
出回路が発信停止を検出した時前記第２の電源電圧を前
記第１の電源電圧に切換えて出力する電源切換回路とを
備え、前記カウンタ回路は、前記設定信号が前記定電圧
電源の出力電圧を少なくする方向にカウントするように
したことをを特徴とする。
路の出力を分周する分周回路と、第１の電源電圧により
駆動され設定信号に従って可変する第２の電源電圧を前
記発振回路および前記分周回路に出力する定電圧電源
と、前記発振回路の発振動作を検出し発振検出信号を出
力する発振検出回路と、この発振検出回路の発振検出信
号があるとき制御信号および前記発振出力に同期した分
周出力の計数信号を出力する制御回路と、この制御回路
からの計数信号をカウントするカウンタ回路と、このカ
ウンタ回路の出力を一時記憶する記憶回路と、前記制御
回路の発振検出信号により前記発振回路が動作している
前記カウンタ回路の出力を、前記発振回路が一度動作を
停止した時前記記憶回路の出力を選択し前記設定信号と
して前記定電圧電源に出力する選択回路と、前記発振検
出回路が発信停止を検出した時前記第２の電源電圧を前
記第１の電源電圧に切換えて出力する電源切換回路とを
備え、前記カウンタ回路は、前記設定信号が前記定電圧
電源の出力電圧を少なくする方向にカウントするように
したことをを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は本
実施例のタイミング図である。また、本実施例で用いる
定電圧電源回路（V/R回路）９は第５図と同様のもので
あり、入力端子I1が選択されると出力電圧V1、入力端子
I2が選択されると出力電圧V2以下順次出力される。ここ
で電源電圧VSSを負電圧とし、VSS＜V1＜V2＜V16＜VDDの
ように、負電圧を順次少なくするように電圧が供給され
るとする。また、本実施例で用いるデコーダ８は第６図
と同様のものである。
実施例のタイミング図である。また、本実施例で用いる
定電圧電源回路（V/R回路）９は第５図と同様のもので
あり、入力端子I1が選択されると出力電圧V1、入力端子
I2が選択されると出力電圧V2以下順次出力される。ここ
で電源電圧VSSを負電圧とし、VSS＜V1＜V2＜V16＜VDDの
ように、負電圧を順次少なくするように電圧が供給され
るとする。また、本実施例で用いるデコーダ８は第６図
と同様のものである。
第３図は、本実施例で用いる発振検出回路４の一例の
回路図であり、発振を検出するとVDDを出力し、発振停
止を検出するとVSSを出力する。
回路図であり、発振を検出するとVDDを出力し、発振停
止を検出するとVSSを出力する。
時刻T0に電源を投入すると、発振検出回路４は、OSC
1,DIV2が動作していないため、VSSレベルが出力され
る。発振検出回路４からVSSレベルが出力されているた
め、電源切換回路10よりVSSレベルが出力され、OSC1,DI
V2に供給される。VSSレベルが供給されると、OSC1,DIV2
は動作を開始し、時刻T1で発振検出回路４よりVDDが出
力される。
1,DIV2が動作していないため、VSSレベルが出力され
る。発振検出回路４からVSSレベルが出力されているた
め、電源切換回路10よりVSSレベルが出力され、OSC1,DI
V2に供給される。VSSレベルが供給されると、OSC1,DIV2
は動作を開始し、時刻T1で発振検出回路４よりVDDが出
力される。
VDDレベルが出力されると、選択回路７の出力は、カ
ウンタ回路11のBF1〜４のデータを出力するため、デコ
ータ８はO1＝VDDとなり、V/R回路９よりV1レベル、電源
切換回路10よりV1レベルが出力され、OSC1,DIV2にV1レ
ベルが供給される。
ウンタ回路11のBF1〜４のデータを出力するため、デコ
ータ８はO1＝VDDとなり、V/R回路９よりV1レベル、電源
切換回路10よりV1レベルが出力され、OSC1,DIV2にV1レ
ベルが供給される。
時刻T2では記憶回路５に選択回路７のBF1〜4Qのデー
タが記憶される。V1レベルをOSC1,DIV2に供給しても動
作しているため、時刻T3では、カウンタ回路11が制御回
路６の信号により１つカウントされ、デコーダ８はO2＝
VDD、V/R回路９はV2レベル、電源切換回路10はV2レベル
となり、OSC1,DIV2にV2レベルが供給される。時刻T3以
降もOSC1,DIV2が動作するため、電源切換回路10よりV3,
V4,V5レベルが順次OSC1,DIV2に供給される。
タが記憶される。V1レベルをOSC1,DIV2に供給しても動
作しているため、時刻T3では、カウンタ回路11が制御回
路６の信号により１つカウントされ、デコーダ８はO2＝
VDD、V/R回路９はV2レベル、電源切換回路10はV2レベル
となり、OSC1,DIV2にV2レベルが供給される。時刻T3以
降もOSC1,DIV2が動作するため、電源切換回路10よりV3,
V4,V5レベルが順次OSC1,DIV2に供給される。
時刻T11では、電源切換回路10がV6レベルを出力する
が、OSC1が発振しなくなる。それはOSC1に供給される電
圧が小さくなると、発振回路の利得が１以下になるため
である。そのため発振検出回路４はVSSレベルとなり、
時刻T12で電源切換回路10より、VSSレベルが出力され、
OSC1,DIV2に供給される。OSC1,DIV2にVSSレベルが供給
されると時刻T13で再び動作を開始し、発振検出回路４
はVDDレベルとなりる。制御回路６のDF5出力はVDDレ
ベルとなっているため、時刻T10で記憶回路５のDF1〜４
に記憶されたデータが選択回路７のAR1〜４より出力さ
れる。すなわち、発振が停止する直前の電圧V5（動作限
界電圧）をデコードしたデータが出力される。デコーダ
８はO5＝VDDとなりV/R回路９よりV5レベル、電源切換回
路10よりV5レベルが出力され、OSC1,DIV2に供給され、
時刻T14以降動作を続ける。
が、OSC1が発振しなくなる。それはOSC1に供給される電
圧が小さくなると、発振回路の利得が１以下になるため
である。そのため発振検出回路４はVSSレベルとなり、
時刻T12で電源切換回路10より、VSSレベルが出力され、
OSC1,DIV2に供給される。OSC1,DIV2にVSSレベルが供給
されると時刻T13で再び動作を開始し、発振検出回路４
はVDDレベルとなりる。制御回路６のDF5出力はVDDレ
ベルとなっているため、時刻T10で記憶回路５のDF1〜４
に記憶されたデータが選択回路７のAR1〜４より出力さ
れる。すなわち、発振が停止する直前の電圧V5（動作限
界電圧）をデコードしたデータが出力される。デコーダ
８はO5＝VDDとなりV/R回路９よりV5レベル、電源切換回
路10よりV5レベルが出力され、OSC1,DIV2に供給され、
時刻T14以降動作を続ける。
以上説明したように、本発明は発振検出回路，記憶回
路，制御回路，選択回路，電源切換回路，カウンタ回路
を設けることにより、OSCの動作限界電圧を自動的に検
出し、その限界電圧をOSC,DIV、内部回路に供給して低
電力化を計ることができる効果がある。
路，制御回路，選択回路，電源切換回路，カウンタ回路
を設けることにより、OSCの動作限界電圧を自動的に検
出し、その限界電圧をOSC,DIV、内部回路に供給して低
電力化を計ることができる効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例の回路図、第２図は第１図の
タイミング図、第３図は第１図で用いる発振検出回路４
の一例の回路図、第４図は従来の電源回路の一例の回路
図、第５図は第４図で用いる定電圧電源回路９の一例の
回路図、第６図は第４図で用いるデコーダ８の一例の回
路図である。 １……発振回路、２……分周回路、３……内部回路、４
……発振検出回路、５……記憶回路、６……制御回路、
７……選択回路、８……デコーダ、９……定電圧電源回
路、10……電源切換回路、11……カウンタ回路、12……
定電流源、13……負荷回路、14……安定化回路、TN1〜T
N38……Ｎ型MOSFET、IN1〜IN16……インバータ、BF1〜B
F6……バイナリFF回路、DF1〜DF6……データFF回路、AR
1〜AR4……2AND2AND2NOR、ND1,ND2……NAND、NR1,NR2…
…NOR、AN1〜AN16……AND、C1,C2……コンデンサ、O1〜
O16……出力端子、I1〜I16,N1〜N4……入力端子。
タイミング図、第３図は第１図で用いる発振検出回路４
の一例の回路図、第４図は従来の電源回路の一例の回路
図、第５図は第４図で用いる定電圧電源回路９の一例の
回路図、第６図は第４図で用いるデコーダ８の一例の回
路図である。 １……発振回路、２……分周回路、３……内部回路、４
……発振検出回路、５……記憶回路、６……制御回路、
７……選択回路、８……デコーダ、９……定電圧電源回
路、10……電源切換回路、11……カウンタ回路、12……
定電流源、13……負荷回路、14……安定化回路、TN1〜T
N38……Ｎ型MOSFET、IN1〜IN16……インバータ、BF1〜B
F6……バイナリFF回路、DF1〜DF6……データFF回路、AR
1〜AR4……2AND2AND2NOR、ND1,ND2……NAND、NR1,NR2…
…NOR、AN1〜AN16……AND、C1,C2……コンデンサ、O1〜
O16……出力端子、I1〜I16,N1〜N4……入力端子。
Claims (1)
- 【請求項１】発振回路と、この発振回路の出力を分周す
る分周回路と、第１の電源電圧により駆動され設定信号
に従って可変する第２の電源電圧を前記発振回路および
前記分周回路に出力する定電圧電源と、前記発振回路の
発振動作を検出し発振検出信号を出力する発振検出回路
と、この発振検出回路の発振検出信号があるとき制御信
号および前記発振出力に同期した分周出力の計数信号を
出力する制御回路と、この制御回路からの計数信号をカ
ウントするカウンタ回路と、このカウンタ回路の出力を
一時記憶する記憶回路と、前記制御回路の発振検出信号
により前記発振回路が動作している時前記カウンタ回路
の出力を、前記発振回路が一度動作を停止した時前記記
憶回路の出力を選択し前記設定信号として前記定電圧電
源に出力する選択回路と、前記発振検出回路が発信停止
を検出した時前記第２の電源電圧を前記第１の電源電圧
に切換えて出力する電源切換回路とを備え、前記カウン
タ回路は、前記設定信号が前記定電圧電源の出力電圧が
少なくする方向にカウントするようにしたことを特徴と
する電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140398A JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140398A JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036116A JPH036116A (ja) | 1991-01-11 |
| JP2567096B2 true JP2567096B2 (ja) | 1996-12-25 |
Family
ID=15267864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140398A Expired - Lifetime JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567096B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101656260B1 (ko) * | 2015-01-05 | 2016-09-09 | 주식회사 아모센스 | 무선충전용 차폐유닛 및 이를 포함하는 무선전력 충전모듈 |
-
1989
- 1989-06-01 JP JP1140398A patent/JP2567096B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036116A (ja) | 1991-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910002135A (ko) | 위상차 검출회로 | |
| JPH0774623A (ja) | プログラマブル周波数発生装置 | |
| KR960006541A (ko) | 고속동작 제어 시스템 | |
| US5606293A (en) | Clock generator for microcomputer having reduced start-up time | |
| JP2567096B2 (ja) | 電源回路 | |
| KR920013933A (ko) | Pll 합성회로 | |
| JP2003234666A (ja) | 無線機用半導体集積回路及び無線通信機 | |
| JPS5890226A (ja) | 同期式デ−タ処理装置 | |
| JPH11186880A (ja) | 発振器 | |
| JPS63116505A (ja) | Ｃｒ発振器 | |
| JPH0224712A (ja) | データ処理回路 | |
| FI97578B (fi) | Syntesoijan lukkiutumisen hälytyskytkentä | |
| JP3677299B2 (ja) | 低電圧動作ｐｒｏｍ内蔵マイクロコンピュータ | |
| JPH04318390A (ja) | 半導体メモリ | |
| JPH0376427A (ja) | Ｐｌｌ回路 | |
| KR19980016019A (ko) | 백바이어스 전압(vbb) 발생회로 | |
| JP2745060B2 (ja) | Ｐｌｌ周波数シンセサイザー | |
| JPH06326245A (ja) | 半導体集積回路 | |
| JPH06259161A (ja) | パワー制御回路 | |
| JPH05313781A (ja) | マイクロコンピュータ | |
| JPH08273384A (ja) | 低周波検知回路を有する不揮発性メモリ | |
| JPH05268072A (ja) | 発振回路 | |
| JPS61288574A (ja) | 同期分離回路 | |
| JPH0258932A (ja) | 送信回路 | |
| JPH064169A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050112 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060906 |