JPH08273384A - 低周波検知回路を有する不揮発性メモリ - Google Patents
低周波検知回路を有する不揮発性メモリInfo
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- JPH08273384A JPH08273384A JP7405795A JP7405795A JPH08273384A JP H08273384 A JPH08273384 A JP H08273384A JP 7405795 A JP7405795 A JP 7405795A JP 7405795 A JP7405795 A JP 7405795A JP H08273384 A JPH08273384 A JP H08273384A
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- Japan
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- circuit
- clock
- internal clock
- external clock
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Abstract
(57)【要約】
【目的】ＣＰＵの如何なる書き込みタイミングでもペー
ジ書き込みを可能にするため、不揮発性メモリが低周波
検知回路を有するスイッチ回路を内蔵し、昇圧回路の昇
圧用クロックを外部クロックと内部クロックで切り換え
ることである。 【構成】ＣＰＵ１６によるＥＥＰＲＯＭ１１の書き込み
タイミングを決定する外部クロック発生回路１７からの
外部クロックが高周波の場合は、スイッチ回路１２内の
スイッチ１２1 及び１２2 の切り換え端子をＡ側に切り
換え、昇圧回路１４の昇圧用クロックは外部クロックに
より供給し、内部クロック発生回路１３は停止する。外
部クロックがある周波数以下になると、低周波検知回路
１２3 が検知して、スイッチ１２1 及び１２2 の切り換
え端子を端子Ｂ側に切り換えて、内部クロック発生回路
１３が内部クロックの発振を開始すると同時に、昇圧回
路１４の昇圧用クロックは内部クロック発生回路１３か
ら供給する。
ジ書き込みを可能にするため、不揮発性メモリが低周波
検知回路を有するスイッチ回路を内蔵し、昇圧回路の昇
圧用クロックを外部クロックと内部クロックで切り換え
ることである。 【構成】ＣＰＵ１６によるＥＥＰＲＯＭ１１の書き込み
タイミングを決定する外部クロック発生回路１７からの
外部クロックが高周波の場合は、スイッチ回路１２内の
スイッチ１２1 及び１２2 の切り換え端子をＡ側に切り
換え、昇圧回路１４の昇圧用クロックは外部クロックに
より供給し、内部クロック発生回路１３は停止する。外
部クロックがある周波数以下になると、低周波検知回路
１２3 が検知して、スイッチ１２1 及び１２2 の切り換
え端子を端子Ｂ側に切り換えて、内部クロック発生回路
１３が内部クロックの発振を開始すると同時に、昇圧回
路１４の昇圧用クロックは内部クロック発生回路１３か
ら供給する。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性メモリに関す
るもので、特にマイクロプロセッサと不揮発性メモリを
使用した低周波検知回路内蔵不揮発性メモリに関するも
のである。
るもので、特にマイクロプロセッサと不揮発性メモリを
使用した低周波検知回路内蔵不揮発性メモリに関するも
のである。
【０００２】
【従来の技術】従来使用されているプログラム可能な不
揮発性メモリ（ＥＥＰＲＯＭ）は、書き込みに必要な高
電圧（Ｖpp）を内部クロックにより昇圧して発生させて
いた。図５は、従来のＥＥＰＲＯＭ及びその周辺部の概
略的な構成を示したブロック図である。
揮発性メモリ（ＥＥＰＲＯＭ）は、書き込みに必要な高
電圧（Ｖpp）を内部クロックにより昇圧して発生させて
いた。図５は、従来のＥＥＰＲＯＭ及びその周辺部の概
略的な構成を示したブロック図である。
【０００３】図５に於いて、ＥＥＰＲＯＭ１は、その内
部にクロックを発生する内部クロック発生回路２と、書
き込みに必要な高電圧を得るための昇圧回路３と、上記
内部クロックによりウインド幅時間等の書き込みのタイ
ミングを発生するためのタイマ回路４を有している。そ
して、上記ＥＥＰＲＯＭ１は、外部のＣＰＵ５からの書
き込み制御信号が供給される。この書き込み制御信号
は、上記ＣＰＵ５に接続される外部クロック発生回路６
によって決定される。
部にクロックを発生する内部クロック発生回路２と、書
き込みに必要な高電圧を得るための昇圧回路３と、上記
内部クロックによりウインド幅時間等の書き込みのタイ
ミングを発生するためのタイマ回路４を有している。そ
して、上記ＥＥＰＲＯＭ１は、外部のＣＰＵ５からの書
き込み制御信号が供給される。この書き込み制御信号
は、上記ＣＰＵ５に接続される外部クロック発生回路６
によって決定される。
【０００４】このような構成に於いて、特にページ書き
込みモードを有する不揮発性メモリでは、書き込みデー
タが不揮発性メモリへ取り込まれる時間はウインド幅時
間によって制限されている。
込みモードを有する不揮発性メモリでは、書き込みデー
タが不揮発性メモリへ取り込まれる時間はウインド幅時
間によって制限されている。
【０００５】図６（ａ）に示されるように、例えば、３
２バイトページ書き込みの場合は、ＣＰＵ５からの書き
込み制御信号の立ち上がりから次の立ち下がりまでの時
間が、所定のウインド幅時間（データロード時間）Ｔｗ
以内であれば、ＣＰＵ５が書き込み動作を行うことで、
次々とデータ及びアドレスが不揮発性メモリ１へ取り込
まれて、３２バイト分のデータが取り込まれる。そし
て、ＣＰＵ５が書き込みを止め、不揮発性メモリ１の上
記ウインド幅時間Ｔｗを経過した時点で、自動的に不揮
発性メモリに書き込まれる。
２バイトページ書き込みの場合は、ＣＰＵ５からの書き
込み制御信号の立ち上がりから次の立ち下がりまでの時
間が、所定のウインド幅時間（データロード時間）Ｔｗ
以内であれば、ＣＰＵ５が書き込み動作を行うことで、
次々とデータ及びアドレスが不揮発性メモリ１へ取り込
まれて、３２バイト分のデータが取り込まれる。そし
て、ＣＰＵ５が書き込みを止め、不揮発性メモリ１の上
記ウインド幅時間Ｔｗを経過した時点で、自動的に不揮
発性メモリに書き込まれる。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性メモリ１とＣＰＵ５を接続する場合、ＣＰＵ５
に供給される外部クロックが遅くなる、すなわち周波数
が低くなると、図６（ｂ）に示されるように、ＣＰＵ５
からの第１番目の書き込み信号の立ち上りから第２番目
の書き込み信号の立ち下がりまでの時間（タイミング）
が、上記ウインド幅時間Ｔｗ以上になってしまう。する
と、第１番目の１バイト分のデータは、不揮発性メモリ
１に取り込まれた時点で書き込まれてしまい、ページ書
き込みが不可能となってしまう。
不揮発性メモリ１とＣＰＵ５を接続する場合、ＣＰＵ５
に供給される外部クロックが遅くなる、すなわち周波数
が低くなると、図６（ｂ）に示されるように、ＣＰＵ５
からの第１番目の書き込み信号の立ち上りから第２番目
の書き込み信号の立ち下がりまでの時間（タイミング）
が、上記ウインド幅時間Ｔｗ以上になってしまう。する
と、第１番目の１バイト分のデータは、不揮発性メモリ
１に取り込まれた時点で書き込まれてしまい、ページ書
き込みが不可能となってしまう。
【０００７】この発明は上記課題に鑑みてなされたもの
で、その目的はＣＰＵの如何なる書き込みタイミングに
対しても、ページ書き込みが可能な低周波検知回路を有
した不揮発性メモリを提供することにある。
で、その目的はＣＰＵの如何なる書き込みタイミングに
対しても、ページ書き込みが可能な低周波検知回路を有
した不揮発性メモリを提供することにある。
【０００８】
【課題を解決するための手段】すなわちこの発明は、少
なくとも、その内部にクロックを発生する内部クロック
発生回路と、書き込みに必要な高電圧を得るための昇圧
回路と、上記内部クロックにより上記書き込みのタイミ
ングを発生するタイマ回路を備えたページ機能を有する
不揮発性メモリに於いて、この不揮発性メモリの外部よ
り発生される外部クロックが予め定められた周波数より
低いことを検知する周波数検知回路と、この周波数検知
回路の検知結果に基いて、上記昇圧回路との接続を上記
内部クロック若しくは外部クロックに切り換える切り換
え手段とを具備することを特徴とする。
なくとも、その内部にクロックを発生する内部クロック
発生回路と、書き込みに必要な高電圧を得るための昇圧
回路と、上記内部クロックにより上記書き込みのタイミ
ングを発生するタイマ回路を備えたページ機能を有する
不揮発性メモリに於いて、この不揮発性メモリの外部よ
り発生される外部クロックが予め定められた周波数より
低いことを検知する周波数検知回路と、この周波数検知
回路の検知結果に基いて、上記昇圧回路との接続を上記
内部クロック若しくは外部クロックに切り換える切り換
え手段とを具備することを特徴とする。
【０００９】
【作用】この発明は、少なくとも、その内部にクロック
を発生する内部クロック発生回路と、書き込みに必要な
高電圧を得るための昇圧回路と、上記内部クロックによ
り上記書き込みのタイミングを発生するタイマ回路を備
えたページ機能を有する不揮発性メモリに於いて、この
不揮発性メモリの外部より発生される外部クロックが、
周波数検知回路により予め定められた周波数より低いこ
とが検知される。この周波数検知回路の検知結果に基い
て、上記昇圧回路との接続が切り換え手段によって上記
内部クロック若しくは外部クロックに切り換えられる。
を発生する内部クロック発生回路と、書き込みに必要な
高電圧を得るための昇圧回路と、上記内部クロックによ
り上記書き込みのタイミングを発生するタイマ回路を備
えたページ機能を有する不揮発性メモリに於いて、この
不揮発性メモリの外部より発生される外部クロックが、
周波数検知回路により予め定められた周波数より低いこ
とが検知される。この周波数検知回路の検知結果に基い
て、上記昇圧回路との接続が切り換え手段によって上記
内部クロック若しくは外部クロックに切り換えられる。
【００１０】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１は、この発明の低周波検知回路を有した不
揮発性メモリの一実施例を示すブロック構成図である。
明する。図１は、この発明の低周波検知回路を有した不
揮発性メモリの一実施例を示すブロック構成図である。
【００１１】図１に於いて、ＥＥＰＲＯＭ１は、低周波
検知回路を有するスイッチ回路１２と、このスイッチ回
路１２に接続されるもので、内部クロックを発生する内
部クロック発生回路１３と、書き込みに必要な高電圧を
得るための昇圧回路１４と、上記内部クロックによりウ
インド幅時間等の書き込みのタイミングを発生するため
のタイマ回路１５を有して構成される。
検知回路を有するスイッチ回路１２と、このスイッチ回
路１２に接続されるもので、内部クロックを発生する内
部クロック発生回路１３と、書き込みに必要な高電圧を
得るための昇圧回路１４と、上記内部クロックによりウ
インド幅時間等の書き込みのタイミングを発生するため
のタイマ回路１５を有して構成される。
【００１２】上記ＥＥＰＲＯＭ１１は、外部のＣＰＵ１
６からの書き込み制御信号が供給される。この書き込み
制御信号は、上記ＣＰＵ１６に接続される外部クロック
発生回路１７によって決定される。
６からの書き込み制御信号が供給される。この書き込み
制御信号は、上記ＣＰＵ１６に接続される外部クロック
発生回路１７によって決定される。
【００１３】また、上記スイッチ回路１２は、昇圧回路
１４を外部クロック発生回路１７と内部クロック発生回
路１３の何れかに切り換えるスイッチ１２1 と、内部ク
ロック発生回路１３をオン／オフするスイッチ１２2
と、外部クロック発生回路１７から入力されるクロック
の周波数を検知する低周波検知回路１２3 とを有してい
る。
１４を外部クロック発生回路１７と内部クロック発生回
路１３の何れかに切り換えるスイッチ１２1 と、内部ク
ロック発生回路１３をオン／オフするスイッチ１２2
と、外部クロック発生回路１７から入力されるクロック
の周波数を検知する低周波検知回路１２3 とを有してい
る。
【００１４】このような構成に於いて、ＣＰＵ１６によ
るＥＥＰＲＯＭ１１の書き込みタイミングは、外部クロ
ック発生回路１７により供給されている。この外部クロ
ック発生回路１７から発生される外部クロックが高周波
の場合は、スイッチ１２1 及び１２2 の切り換え端子
は、端子Ａ側になる。したがって、昇圧回路１４の昇圧
用クロックは外部クロックにより供給され、故に内部ク
ロック発生回路１３は停止している。
るＥＥＰＲＯＭ１１の書き込みタイミングは、外部クロ
ック発生回路１７により供給されている。この外部クロ
ック発生回路１７から発生される外部クロックが高周波
の場合は、スイッチ１２1 及び１２2 の切り換え端子
は、端子Ａ側になる。したがって、昇圧回路１４の昇圧
用クロックは外部クロックにより供給され、故に内部ク
ロック発生回路１３は停止している。
【００１５】そして、外部クロックがある周波数以下に
なると、低周波検知回路１２3 がこれを検知することに
より、スイッチ１２1 及び１２2 の切り換え端子が端子
Ｂ側に切り換えられる。すると、内部クロック発生回路
１３が内部クロックの発振を開始すると同時に、昇圧回
路１４の昇圧用クロックが内部クロック発生回路１３か
ら供給される。
なると、低周波検知回路１２3 がこれを検知することに
より、スイッチ１２1 及び１２2 の切り換え端子が端子
Ｂ側に切り換えられる。すると、内部クロック発生回路
１３が内部クロックの発振を開始すると同時に、昇圧回
路１４の昇圧用クロックが内部クロック発生回路１３か
ら供給される。
【００１６】このように、ＥＥＰＲＯＭ１１の書き込み
タイミングが常に外部クロックにより供給されているた
め、外部クロックが低周波となった場合は、ＥＥＰＲＯ
Ｍ１１のウインド幅時間が外部クロックに対応して長く
なるので、ページ書き込みが可能となる。また、昇圧回
路１４の昇圧用クロックは、内部クロックにより供給さ
れるため、安定した昇圧が可能となる。
タイミングが常に外部クロックにより供給されているた
め、外部クロックが低周波となった場合は、ＥＥＰＲＯ
Ｍ１１のウインド幅時間が外部クロックに対応して長く
なるので、ページ書き込みが可能となる。また、昇圧回
路１４の昇圧用クロックは、内部クロックにより供給さ
れるため、安定した昇圧が可能となる。
【００１７】そして、外部クロックが高周波となった場
合は、ＥＥＰＲＯＭ１１のウインド幅時間が外部クロッ
クに対応して短くなるため、ページ書き込みの高速化を
可能にせしめ、内部クロックを停止させることにより消
費電力が軽減される。
合は、ＥＥＰＲＯＭ１１のウインド幅時間が外部クロッ
クに対応して短くなるため、ページ書き込みの高速化を
可能にせしめ、内部クロックを停止させることにより消
費電力が軽減される。
【００１８】図２は、図１の不揮発性メモリに於いてス
イッチ回路を詳細に示したブロック構成図である。図２
に於いて、外部クロック発生回路１７からの出力は、ス
イッチ回路１２内のインバ―タ２１及び２２を介してダ
イオード２３のアノードに供給されると共に、インバ―
タ２１を介してダイオード２４のアノードに供給され
る。これらダイオード２３及び２４のカソードからの出
力は、図示されるように、コンデンサ２５及び２６、抵
抗２７及び２８を介してアンド回路２９の入力端に、そ
れぞれ入力される。
イッチ回路を詳細に示したブロック構成図である。図２
に於いて、外部クロック発生回路１７からの出力は、ス
イッチ回路１２内のインバ―タ２１及び２２を介してダ
イオード２３のアノードに供給されると共に、インバ―
タ２１を介してダイオード２４のアノードに供給され
る。これらダイオード２３及び２４のカソードからの出
力は、図示されるように、コンデンサ２５及び２６、抵
抗２７及び２８を介してアンド回路２９の入力端に、そ
れぞれ入力される。
【００１９】このアンド回路２９の出力は、ナンド回路
３０の一方の入力端に供給されると共に、インバ―タ３
１を介してナンド回路３２の一方の入力端に供給され
る。上記ナンド回路３０の他方の入力端には、タイマ回
路１５及び外部クロック発生回路１７の出力が供給さ
れ、ナンド回路３２の他方の入力端には内部クロック発
生回路１３の出力が供給される。そして、ナンド回路３
３の入力端には、上記ナンド回路３０とナンド回路３２
の出力が供給され、ナンド回路３３の出力は昇圧用クロ
ックとして昇圧回路１４に供給される。
３０の一方の入力端に供給されると共に、インバ―タ３
１を介してナンド回路３２の一方の入力端に供給され
る。上記ナンド回路３０の他方の入力端には、タイマ回
路１５及び外部クロック発生回路１７の出力が供給さ
れ、ナンド回路３２の他方の入力端には内部クロック発
生回路１３の出力が供給される。そして、ナンド回路３
３の入力端には、上記ナンド回路３０とナンド回路３２
の出力が供給され、ナンド回路３３の出力は昇圧用クロ
ックとして昇圧回路１４に供給される。
【００２０】このような構成のスイッチ回路１２の動作
を、図３及び図４を参照して説明する。先ず、図３
（ａ）に示されるように、高周波の外部クロックが外部
クロック発生回路１７より入力されると、図２に於いて
Ｂ、Ｃで示されるアンド回路２９の各入力端では図３
（ｂ）及び（ｃ）に示されるように、“Ｈ（ハイレベ
ル）”となる。尚、Ｂ点及びＣ点の信号は、予め設けら
れている所定の閾値Ｖthよりも電圧値が低ければ
“０”、すなわち“ローレベル（Ｌ）”、上記閾値Ｖth
よりも電圧値が高ければ“１”、すなわち“ハイレベル
（Ｈ）”とみなされる。
を、図３及び図４を参照して説明する。先ず、図３
（ａ）に示されるように、高周波の外部クロックが外部
クロック発生回路１７より入力されると、図２に於いて
Ｂ、Ｃで示されるアンド回路２９の各入力端では図３
（ｂ）及び（ｃ）に示されるように、“Ｈ（ハイレベ
ル）”となる。尚、Ｂ点及びＣ点の信号は、予め設けら
れている所定の閾値Ｖthよりも電圧値が低ければ
“０”、すなわち“ローレベル（Ｌ）”、上記閾値Ｖth
よりも電圧値が高ければ“１”、すなわち“ハイレベル
（Ｈ）”とみなされる。
【００２１】したがって、図２にＡで表されるアンド回
路２９の出力は、“Ｈ”となる。このとき、ナンド回路
３０の出力は“Ｌ”となるが、ナンド回路３２の出力は
“Ｈ”となる。すると、ナンド回路３３の出力は“Ｈ”
となって、昇圧用クロックは外部クロックが選択され、
内部クロックは停止する。
路２９の出力は、“Ｈ”となる。このとき、ナンド回路
３０の出力は“Ｌ”となるが、ナンド回路３２の出力は
“Ｈ”となる。すると、ナンド回路３３の出力は“Ｈ”
となって、昇圧用クロックは外部クロックが選択され、
内部クロックは停止する。
【００２２】一方、図４（ａ）に示されるように、低周
波の外部クロックが外部クロック発生回路１７より入力
されると、図２に於いてＢ、Ｃで示されるアンド回路２
９の各入力端では、図４（ｂ）及び（ｃ）に示されるよ
うに、常に互いに反転した信号となる。したがって、ア
ンド回路２９の入力端には常に“Ｈ”と“Ｌ”が同時に
現れることになり、その出力は常に“Ｌ”となる。
波の外部クロックが外部クロック発生回路１７より入力
されると、図２に於いてＢ、Ｃで示されるアンド回路２
９の各入力端では、図４（ｂ）及び（ｃ）に示されるよ
うに、常に互いに反転した信号となる。したがって、ア
ンド回路２９の入力端には常に“Ｈ”と“Ｌ”が同時に
現れることになり、その出力は常に“Ｌ”となる。
【００２３】このとき、ナンド回路３０の出力は“Ｈ”
となるが、ナンド回路３２の出力は“Ｌ”となる。すな
わち、外部クロックからの入力信号が低周波の場合は、
内部クロックが発振を開始すると同時に内部クロックが
選択され、これが昇圧用クロックとなる。
となるが、ナンド回路３２の出力は“Ｌ”となる。すな
わち、外部クロックからの入力信号が低周波の場合は、
内部クロックが発振を開始すると同時に内部クロックが
選択され、これが昇圧用クロックとなる。
【００２４】上記構成に於いて、例えば、１００Ｈｚ以
下を低周波と検知する場合は、コンデンサ２５及び２６
は０．１μＦ、抵抗２７及び２８は１００Ｋオームに設
定すれば良い。
下を低周波と検知する場合は、コンデンサ２５及び２６
は０．１μＦ、抵抗２７及び２８は１００Ｋオームに設
定すれば良い。
【００２５】このように、入力される外部クロックが低
周波であるか高周波であるかは、スイッチ回路１２で区
別される。これにより、外部クロックが高周波である場
合は外部クロックを選択して内部クロックを停止させ、
外部クロックが低周波である場合は内部クロックを選択
するようにしたので、ＣＰＵ５からの書き込み信号のタ
イミングが、ウインド幅時間Ｔｗを超えることがなくな
り、ページ書き込みが不可能となることがない。
周波であるか高周波であるかは、スイッチ回路１２で区
別される。これにより、外部クロックが高周波である場
合は外部クロックを選択して内部クロックを停止させ、
外部クロックが低周波である場合は内部クロックを選択
するようにしたので、ＣＰＵ５からの書き込み信号のタ
イミングが、ウインド幅時間Ｔｗを超えることがなくな
り、ページ書き込みが不可能となることがない。
【００２６】尚、この発明の低周波検知回路は特に規定
するものではなく、同様な機能を有する検知回路であっ
てもかまわない。上述したように、ＥＥＰＲＯＭの書き
込みタイミングを外部クロックにより供給し、ＥＥＰＲ
ＯＭ内に低周波検知回路を有するスイッチ回路を内蔵さ
せることにより、昇圧回路の昇圧用クロックを外部クロ
ックと内部クロックとで自動的に切り換えることができ
る。このため、ＥＥＰＲＯＭの内部クロックのみがＥＥ
ＰＲＯＭの書き込みタイミング及び昇圧回路の昇圧用ク
ロックを供給していた従来技術よりも、低い周波数でペ
ージ書き込みを行うことが可能となる。
するものではなく、同様な機能を有する検知回路であっ
てもかまわない。上述したように、ＥＥＰＲＯＭの書き
込みタイミングを外部クロックにより供給し、ＥＥＰＲ
ＯＭ内に低周波検知回路を有するスイッチ回路を内蔵さ
せることにより、昇圧回路の昇圧用クロックを外部クロ
ックと内部クロックとで自動的に切り換えることができ
る。このため、ＥＥＰＲＯＭの内部クロックのみがＥＥ
ＰＲＯＭの書き込みタイミング及び昇圧回路の昇圧用ク
ロックを供給していた従来技術よりも、低い周波数でペ
ージ書き込みを行うことが可能となる。
【００２７】
【発明の効果】以上のようにこの発明によれば、ＣＰＵ
の如何なる書き込みタイミングに対しても、ページ書き
込みが可能な低周波検知回路を有した不揮発性メモリを
提供することができる。
の如何なる書き込みタイミングに対しても、ページ書き
込みが可能な低周波検知回路を有した不揮発性メモリを
提供することができる。
【００２８】また、高い周波数でのページ書き込みでは
書き込み動作の高速化を可能とし、また外部クロックを
選択した場合は内部クロックを停止させるので消費電力
を軽減することができる。
書き込み動作の高速化を可能とし、また外部クロックを
選択した場合は内部クロックを停止させるので消費電力
を軽減することができる。
【図面の簡単な説明】
【図１】この発明の低周波検知回路を有した不揮発性メ
モリの一実施例を示すブロック構成図である。
モリの一実施例を示すブロック構成図である。
【図２】図１の不揮発性メモリに於いてスイッチ回路を
詳細に示したブロック構成図である。
詳細に示したブロック構成図である。
【図３】図２のスイッチ回路１２の動作を説明するもの
で、外部クロックが高周波の場合のタイミングチャート
である。
で、外部クロックが高周波の場合のタイミングチャート
である。
【図４】図２のスイッチ回路１２の動作を説明するもの
で、外部クロックが低周波の場合のタイミングチャート
である。
で、外部クロックが低周波の場合のタイミングチャート
である。
【図５】従来のＥＥＰＲＯＭ及びその周辺部の概略的な
構成を示したブロック図である。
構成を示したブロック図である。
【図６】（ａ）は外部クロックが高周波の場合の書き込
みタイミングを示した書き込み制御信号のタイミングチ
ャート、（ｂ）は外部クロックが低周波の場合の書き込
みタイミングを示した書き込み制御信号のタイミングチ
ャートである。
みタイミングを示した書き込み制御信号のタイミングチ
ャート、（ｂ）は外部クロックが低周波の場合の書き込
みタイミングを示した書き込み制御信号のタイミングチ
ャートである。
１１…ＥＥＰＲＯＭ、１２…スイッチ回路、１２1 、１
２2 …スイッチ、１２3 …低周波検知回路、１３…内部
クロック発生回路、１４…昇圧回路、１５…タイマ回
路、１６…ＣＰＵ、１７…外部クロック発生回路。
２2 …スイッチ、１２3 …低周波検知回路、１３…内部
クロック発生回路、１４…昇圧回路、１５…タイマ回
路、１６…ＣＰＵ、１７…外部クロック発生回路。
Claims (2)
- 【請求項１】 少なくとも、その内部にクロックを発生
する内部クロック発生回路と、書き込みに必要な高電圧
を得るための昇圧回路と、上記内部クロックにより上記
書き込みのタイミングを発生するタイマ回路を備えたペ
ージ機能を有する不揮発性メモリに於いて、 この不揮発性メモリの外部より発生される外部クロック
が予め定められた周波数より低いことを検知する周波数
検知回路と、 この周波数検知回路の検知結果に基いて、上記昇圧回路
との接続を上記内部クロック若しくは外部クロックに切
り換える切り換え手段とを具備することを特徴とする低
周波検知回路を有する不揮発性メモリ。 - 【請求項２】 上記切り換え手段は、上記外部クロック
の周波数が上記周波数検知回路で上記予め定められた周
波数より低いと検知された場合は、上記内部クロック発
生回路の接続をオフにすることを特徴とする請求項１に
記載の低周波検知回路を有する不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7405795A JPH08273384A (ja) | 1995-03-30 | 1995-03-30 | 低周波検知回路を有する不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7405795A JPH08273384A (ja) | 1995-03-30 | 1995-03-30 | 低周波検知回路を有する不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08273384A true JPH08273384A (ja) | 1996-10-18 |
Family
ID=13536190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7405795A Pending JPH08273384A (ja) | 1995-03-30 | 1995-03-30 | 低周波検知回路を有する不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08273384A (ja) |
-
1995
- 1995-03-30 JP JP7405795A patent/JPH08273384A/ja active Pending
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