JPH036116A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH036116A JPH036116A JP1140398A JP14039889A JPH036116A JP H036116 A JPH036116 A JP H036116A JP 1140398 A JP1140398 A JP 1140398A JP 14039889 A JP14039889 A JP 14039889A JP H036116 A JPH036116 A JP H036116A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- oscillation
- frequency division
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 40
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、発振回路（以下Ｏ８Ｃという）、分周回路（
以下ＤＩＶという）の動作可能な電圧（限界電圧）を自
動的に検出し、その限界電圧により低電力化を計った電
源回路に関する。
以下ＤＩＶという）の動作可能な電圧（限界電圧）を自
動的に検出し、その限界電圧により低電力化を計った電
源回路に関する。
従来のこの種の電源回路の構成は、第４図に示される。
図において、Ｎｌ〜Ｎ４端子（トリミング端子）より入
力した信号を、第６図に示すデコーダ８でデコードし、
このデコード信号により定電圧電源（以下Ｖ／Ｒという
）９を制御する。
力した信号を、第６図に示すデコーダ８でデコードし、
このデコード信号により定電圧電源（以下Ｖ／Ｒという
）９を制御する。
この定電圧電源９は第５図に一例を示す。この回路は、
工１〜１１６のいずれかを選択することにより、出力電
圧を変えることができるようにしたＶ／Ｒである。この
Ｖ／Ｒ９の出力電圧を変えて、０８ＣＩ、ＤＩＶ２が動
作する限界電圧にトリミングし、低電力化を計っていた
。
工１〜１１６のいずれかを選択することにより、出力電
圧を変えることができるようにしたＶ／Ｒである。この
Ｖ／Ｒ９の出力電圧を変えて、０８ＣＩ、ＤＩＶ２が動
作する限界電圧にトリミングし、低電力化を計っていた
。
上述した従来の電源回路では、Ｎ１〜Ｎ４端子の入力信
号を変えて、０８０１．ＤＩＶＺが動作する限界電圧を
検出し、その限界電圧で動作し続ける様にするため、Ｎ
１−Ｎ４端子を電源回路の外部で最低電圧（以下Ｖｓｓ
という）、又は最高電圧（以下Ｖ工という）に接続する
必要があり、そのため調整に時間がかかり、フストアッ
プにつながっていた。
号を変えて、０８０１．ＤＩＶＺが動作する限界電圧を
検出し、その限界電圧で動作し続ける様にするため、Ｎ
１−Ｎ４端子を電源回路の外部で最低電圧（以下Ｖｓｓ
という）、又は最高電圧（以下Ｖ工という）に接続する
必要があり、そのため調整に時間がかかり、フストアッ
プにつながっていた。
本発明の目的は、このような問題を解決し、動作限界電
圧を自動的に検出して低電力化を図った電源回路を提供
することにある。
圧を自動的に検出して低電力化を図った電源回路を提供
することにある。
本発明の構成は、発振回路と、この発振回路の出力を分
周する分周回路と、これら発振回路および分周回路に電
源を供給１．出力電圧可変可能な定電圧電源とを備えた
電源回路において、前記発振回路、前記分周回路の動作
を検出する発振検出回路と、この発振検出回路の出力が
あるとき前記分周回路の出力から計数信号および発振検
出信号な出力する制御回路と、この制御回路の計数信号
をカウントするカウンタ回路と、このカウンタ回路のデ
ータを記憶する記憶回路と、前記制御回路の発振検出信
号により前記カウンタ回路の出力と、前記記憶回路の出
力を選択する選択回路と、前記発振検出回路の出力によ
り前記定電圧電源の出力電圧と最低電位（または最高電
位）を切り換える電源切換回路とを有することを特徴と
する。
周する分周回路と、これら発振回路および分周回路に電
源を供給１．出力電圧可変可能な定電圧電源とを備えた
電源回路において、前記発振回路、前記分周回路の動作
を検出する発振検出回路と、この発振検出回路の出力が
あるとき前記分周回路の出力から計数信号および発振検
出信号な出力する制御回路と、この制御回路の計数信号
をカウントするカウンタ回路と、このカウンタ回路のデ
ータを記憶する記憶回路と、前記制御回路の発振検出信
号により前記カウンタ回路の出力と、前記記憶回路の出
力を選択する選択回路と、前記発振検出回路の出力によ
り前記定電圧電源の出力電圧と最低電位（または最高電
位）を切り換える電源切換回路とを有することを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のタイミング図である。また、本実施例で用いる定
電圧電源回路（Ｖ／Ｒ回路）９は第５図と同様のもので
あり、入力端子りが選択されると出力電圧Ｖ、、入力端
チエ、が選択されると出力電圧■２以以下法、出力され
る。ここでＶｓｓ＜ Ｖ ＋ ＜ Ｖ ２ ＜ Ｖ ｔ
ａ ＜ Ｖ ＤＤ ）。また、本実施例で用いるデコ
ーダ８は第６図と同様のものである。
施例のタイミング図である。また、本実施例で用いる定
電圧電源回路（Ｖ／Ｒ回路）９は第５図と同様のもので
あり、入力端子りが選択されると出力電圧Ｖ、、入力端
チエ、が選択されると出力電圧■２以以下法、出力され
る。ここでＶｓｓ＜ Ｖ ＋ ＜ Ｖ ２ ＜ Ｖ ｔ
ａ ＜ Ｖ ＤＤ ）。また、本実施例で用いるデコ
ーダ８は第６図と同様のものである。
第３図は、本実施例で用いる発振検出回路４の一例の回
路図であり、発振を検出すると■Ｉ）。を出力し、発振
停止を検出するとｖｓ３を出力する。
路図であり、発振を検出すると■Ｉ）。を出力し、発振
停止を検出するとｖｓ３を出力する。
時刻Ｔ０に電源を投入すると、発振検出回路４は、０８
ＣＩ、１）ＩＶ２が動作していないため、ＶｓＳレベル
が出力される。発振検出回路４からＶｓｓレベルが出力
されているため、電源切換回路ｆ Ｏヨ’） Ｖ、、
レヘルカ出力さハ、０８ＣＩ、ＤＩＶＺに供給される。
ＣＩ、１）ＩＶ２が動作していないため、ＶｓＳレベル
が出力される。発振検出回路４からＶｓｓレベルが出力
されているため、電源切換回路ｆ Ｏヨ’） Ｖ、、
レヘルカ出力さハ、０８ＣＩ、ＤＩＶＺに供給される。
Ｖｓｓレベルが供給されると、０８ＣＩ、ＤＩＶＺ）！
動作を開始し、時刻Ｔ１で発振検出回路４よりｖＤｒ、
が出力される。
動作を開始し、時刻Ｔ１で発振検出回路４よりｖＤｒ、
が出力される。
■、レベルが出力されると、選択回路７の出力は、カウ
ンタ回路１１のＢＦＩ〜４のデータを出力するため、デ
コーダ８はＯｒ ＝ Ｖ ＤＤとなり、Ｖ／Ｒ回路９よ
りｖｌレベル、電源切換回路１０よＱＶ、Ｅ／へ／ｌ／
が出力され、０８ＣＩ、Ｉ）ＩＶ２にＶ、レベルが供給
される。
ンタ回路１１のＢＦＩ〜４のデータを出力するため、デ
コーダ８はＯｒ ＝ Ｖ ＤＤとなり、Ｖ／Ｒ回路９よ
りｖｌレベル、電源切換回路１０よＱＶ、Ｅ／へ／ｌ／
が出力され、０８ＣＩ、Ｉ）ＩＶ２にＶ、レベルが供給
される。
時刻Ｔ２では記憶回路５に選択回路７０ＢＦｌ〜４Ｑの
データが記憶さハる。■、レベルを０８ＣＩ、ＤＩＶＺ
に供給ｔ２ても動作しているため、時刻Ｔ３では、カウ
ンタ回路１１が制御回路６の信号により１つカウントさ
れ、デコーダ８はＯ１＝ Ｖ Ｉ）Ｄ 、 Ｖ ／ Ｒ
ｒｊＥ路９はＶ２レベル、電ｉ切ａ。
データが記憶さハる。■、レベルを０８ＣＩ、ＤＩＶＺ
に供給ｔ２ても動作しているため、時刻Ｔ３では、カウ
ンタ回路１１が制御回路６の信号により１つカウントさ
れ、デコーダ８はＯ１＝ Ｖ Ｉ）Ｄ 、 Ｖ ／ Ｒ
ｒｊＥ路９はＶ２レベル、電ｉ切ａ。
路１０ Ｌ！： Ｖ ｚ ｌｚ ＋＜ ルトナ？）、０
８ＣＩ、ＤＩＶＺに■、レベルが供給さハる。時刻Ｔ３
以降もｏｓｃｌ、ＤＩＶＺが動作するため、電源切換回
路１゜ヨリＶｓ ｅ Ｖ４＋ ＶＢ ！、ｚヘルが順次
０３ＣＩ、Ｄ）Ｉｖ２に供給される。
８ＣＩ、ＤＩＶＺに■、レベルが供給さハる。時刻Ｔ３
以降もｏｓｃｌ、ＤＩＶＺが動作するため、電源切換回
路１゜ヨリＶｓ ｅ Ｖ４＋ ＶＢ ！、ｚヘルが順次
０３ＣＩ、Ｄ）Ｉｖ２に供給される。
時刻Ｔｌｌでは、電源切換回路１ｏが■、レベルを出力
するが％０８ＣＩ、ＤＩＶ２が動作しなくなるため１発
振検出回路４はＶＳＳレベルとなり、時刻’Ｉ’１ｍで
電源切換回路１０より、Ｖ□レベルが出力され、０８Ｃ
Ｉ、ＤＩＶＺに供給される。０８ＣＩ、ＤＩＶＺにＶお
レベルが供給されると時刻Ｔ、３で再び動作を開始し、
発振検出回路４はＶＤ、）レベルとなりる。制御回路６
のＤＦ５Ｑ出力はＶ！１１ルベルとなっているため、時
刻Ｔ１゜で記憶回路５のＤＦ）−４に記憶されたデータ
が選択回路７のＡＲ１〜４より出力される。デコーダ８
はＯｓ ＝ Ｖ ＤＤとなりＶ／Ｒ回路９よりＶ、レベ
ル、電源切換回路】０よりＶ、レベルが出方され、ｏｓ
Ｃｌ、ＤＩＶＺに供給され、時刻Ｔ１４以降動作な続け
る。
するが％０８ＣＩ、ＤＩＶ２が動作しなくなるため１発
振検出回路４はＶＳＳレベルとなり、時刻’Ｉ’１ｍで
電源切換回路１０より、Ｖ□レベルが出力され、０８Ｃ
Ｉ、ＤＩＶＺに供給される。０８ＣＩ、ＤＩＶＺにＶお
レベルが供給されると時刻Ｔ、３で再び動作を開始し、
発振検出回路４はＶＤ、）レベルとなりる。制御回路６
のＤＦ５Ｑ出力はＶ！１１ルベルとなっているため、時
刻Ｔ１゜で記憶回路５のＤＦ）−４に記憶されたデータ
が選択回路７のＡＲ１〜４より出力される。デコーダ８
はＯｓ ＝ Ｖ ＤＤとなりＶ／Ｒ回路９よりＶ、レベ
ル、電源切換回路】０よりＶ、レベルが出方され、ｏｓ
Ｃｌ、ＤＩＶＺに供給され、時刻Ｔ１４以降動作な続け
る。
以上説明したように、本発明は発振検出回路。
記憶回路、制御回路２選択回路、電源切換回路。
カウンタ回路を設けることにより、Ｏ２０，ＤＩＶの動
作限界電圧を自動的に検出し、その限界電圧をＯ２０，
ＤＩＶ、内部回路に供給して低電力化を計ることができ
る効果がある。
作限界電圧を自動的に検出し、その限界電圧をＯ２０，
ＤＩＶ、内部回路に供給して低電力化を計ることができ
る効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
タイミング図、第３図は第１図で用いる発振検出回路４
の一例の回路図、第４図は従来の電源回路の一例の回路
図、第５図は第４図で用いる定電圧電源回路９の一例の
回路図、第６図は第４図で用いるデコーダ８の一例の回
路図である。 １・・・・・・発振回路、２・・・・・・分局回路、３
・・・・・・内部回路、４・・・・・・発振検出回路、
５・・・・・・記憶回路、６・・・・・・制御回路、７
・・・・・・選択回路、８・・・・・・デコーダ、９・
・・・・・定電圧電源回路、１０・・・・・・電源切換
回路、１１・・・・・・カウンタ回路、１２・・・・・
・定電流源、１３・・・・・・負荷回路、１４・・団・
安定化回路、ＴＮｌ 〜ＴＮ ３８ ・＝・Ｎ型ＭＯ８
Ｆ’ＥＴ、ＩＮＩ 〜ｌＮ１６・・・・・・インバータ
、ＢＦＩ〜ＢＦ６・・・・・・バイナリＦＦ回路、ＤＦ
Ｉ〜ＤＦ６・旧・・データＦＦ’回路、ＡＲＩ 〜ＡＲ
４−・川−２ＡＮＤ２ＡＮＤ２ＮＯＲ％ＭＤＩ、ＮＤ２
・・・・・・ＮＡＮＤ％ＮＲＩ、ＮＲ２−−・・・・Ｎ
ＯＲ，ＡＮ １〜ＡＮ １６ ・−・−ＡＮＤ、 ＣＩ
、Ｃ２・・・・・・コンデンサ、０１〜０１６・・川・
出力端子、■１〜工１６．Ｎｌ〜Ｎ４・・団・六方端子
。
タイミング図、第３図は第１図で用いる発振検出回路４
の一例の回路図、第４図は従来の電源回路の一例の回路
図、第５図は第４図で用いる定電圧電源回路９の一例の
回路図、第６図は第４図で用いるデコーダ８の一例の回
路図である。 １・・・・・・発振回路、２・・・・・・分局回路、３
・・・・・・内部回路、４・・・・・・発振検出回路、
５・・・・・・記憶回路、６・・・・・・制御回路、７
・・・・・・選択回路、８・・・・・・デコーダ、９・
・・・・・定電圧電源回路、１０・・・・・・電源切換
回路、１１・・・・・・カウンタ回路、１２・・・・・
・定電流源、１３・・・・・・負荷回路、１４・・団・
安定化回路、ＴＮｌ 〜ＴＮ ３８ ・＝・Ｎ型ＭＯ８
Ｆ’ＥＴ、ＩＮＩ 〜ｌＮ１６・・・・・・インバータ
、ＢＦＩ〜ＢＦ６・・・・・・バイナリＦＦ回路、ＤＦ
Ｉ〜ＤＦ６・旧・・データＦＦ’回路、ＡＲＩ 〜ＡＲ
４−・川−２ＡＮＤ２ＡＮＤ２ＮＯＲ％ＭＤＩ、ＮＤ２
・・・・・・ＮＡＮＤ％ＮＲＩ、ＮＲ２−−・・・・Ｎ
ＯＲ，ＡＮ １〜ＡＮ １６ ・−・−ＡＮＤ、 ＣＩ
、Ｃ２・・・・・・コンデンサ、０１〜０１６・・川・
出力端子、■１〜工１６．Ｎｌ〜Ｎ４・・団・六方端子
。
Claims (1)
- 発振回路と、この発振回路の出力を分周する分周回路と
、これら発振回路および分周回路に電源を供給し出力電
圧可変可能な定電圧電源とを備えた電源回路において、
前記発振回路、前記分周回路の動作を検出する発振検出
回路と、この発振検出回路の出力があるとき前記分周回
路の出力から計数信号および発振検出信号を出力する制
御回路と、この制御回路の計数信号をカウントするカウ
ンタ回路と、このカウンタ回路のデータを記憶する記憶
回路と、前記制御回路の発振検出信号により前記カウン
タ回路の出力と、前記記憶回路の出力を選択する選択回
路と、前記発振検出回路の出力により前記定電圧電源の
出力電圧と最低電位（または最高電位）を切り換える電
源切換回路とを有することを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140398A JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140398A JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036116A true JPH036116A (ja) | 1991-01-11 |
| JP2567096B2 JP2567096B2 (ja) | 1996-12-25 |
Family
ID=15267864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140398A Expired - Lifetime JP2567096B2 (ja) | 1989-06-01 | 1989-06-01 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567096B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10477743B2 (en) * | 2015-01-05 | 2019-11-12 | Amosense Co., Ltd | Magnetic field shielding sheet and wireless power transmitting module including same |
-
1989
- 1989-06-01 JP JP1140398A patent/JP2567096B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10477743B2 (en) * | 2015-01-05 | 2019-11-12 | Amosense Co., Ltd | Magnetic field shielding sheet and wireless power transmitting module including same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567096B2 (ja) | 1996-12-25 |
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