JP2554674B2 - データ収集装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ターゲットコンピュータシステムの各種内
部情報を、トリガ信号に基づいて非同期に収集するデー
タ収集装置に関するものである。

［従来技術］ エンジン等を制御するターゲットコンピュータシステ
ムの内部情報を、トリガ信号に基づいてターゲットコン
ピュータシステムとは非同期に、所定の条件に合致する
もののみ選択的に収集するようにしたデータ収集装置は
よく知られている（例えば、特開昭60−337号公報参
照）。

このような従来のデータ収集装置は、例えば、第４図
（ａ）に示すように、ターゲットコンピュータシステム
１に内部バス２を介して接続されているターゲットコン
ピュータシステム内部RAM3と、同一アドレスをもつデュ
アルポートRAM4を内部バス２に接続し、このデュアルポ
ートRAM4内にターゲットコンピュータシステム内部RAM3
の内容と同一の内部情報を記憶し、データロガー５にト
リガ信号が印加されたときに、該データロガー５が内部
バス６を介してデュアルポートRAM4内の内部情報を読み
込むような構成となっている。

ところが、このような従来のものでは、デュアルポー
トRAM4は入力ポートからの書き込みと、出力ポートから
の読み出しとを同時に行なうことができないので、デュ
アルポートRAM4からデータロガー５に内部情報を転送し
ている間はターゲットコンピュータシステム１からデュ
アルポートRAM4への書き込みができず、この間のターゲ
ットコンピュータシステム１の内部情報は収集できない
といった問題があった。

そこで、第４図（ｂ）に示すように、デュアルポート
RAM4の前に、ターゲットコンピュータシステム１の内部
情報を一時的に記憶する先入れ先出し型（First−In Fi
rst−Out）の一時記憶用レジスタ７（以下、FIFOとい
う）を介設して、デュアルポートRAM4からデータロガー
５へ内部情報転送中はターゲットコンピュータシステム
１の内部情報をFIFO7に記憶しておき、上記転送終了後
にFIFO7内の内部情報をデュアルポートRAM4に伝送する
ようにしたものが提案されている。しかし、この従来の
ものは、内部情報がFIFO7に一時保留されるので、該内
部情報がデュアルポートRAM4に入力されるまでに時間的
なずれが発生する一方、トリガ信号はずれなくデータロ
ガー５に伝達されるので、トリガ信号と、該トリガ信号
に対応する内部情報との同期をとることが困難となり、
これを防止するためには、外部制御回路や制御用ソフト
ウェアが複雑化するといった問題があった。

［発明の目的］ 本発明は上記従来の問題点に鑑みてなされたものであ
って、ターゲットコンピュータシステムの内部情報中、
取り出したい所定の内部情報を、簡素な構造、かつ簡素
なソフトウェアで正確に収集できるデータ収集装置を提
供することを目的とする。

［発明の構成］ 本発明は上記の目的を達するため、ターゲットコンピ
ュータシステムの各種内部情報を、先入れ先出し型の一
時記憶用レジスタを介してデュアルポート型のランダム
アクセスメモリに記憶するとともに、トリガ信号に基づ
いて上記ランダムアクセスメモリ内の内部情報をデータ
ロガーに転送するようにしたデータ収集装置において、
特定のタイミングでターゲットコンピュータシステムの
内部情報を取り出すためのトリガ信号を制御する転送ト
リガ制御回路を設け、該転送トリガ制御回路から出力さ
れるトリガ信号を、該トリガ信号が出力されたタイミン
グで一時記憶用レジスタに記憶される内部情報に付随さ
せて一時記憶用レジスタに記憶させるとともに、一時記
憶用レジスタからランダムアクセスメモリに内部情報が
伝送される際、該内部情報にトリガ信号が付随されてい
るか否かを検索し、トリガ信号の付随が検出されたとき
には、上記内部情報をデータロガーに転送するようにし
たことを特徴とするデータ収集装置を提供する。

［発明の効果］ 本発明によれば、内部情報の収集を指示するトリガ信
号が、転送トリガ制御回路から一時記憶レジスタ（FIF
O）に出力されると、該トリガ信号がこれと対応する内
部情報に付随してFIFOに記憶され、この内部情報がデュ
アルポート型のランダムアクセスメモリ（デュアルポー
トRAM）に伝送される際、この内部情報に付随して記憶
されていたトリガ信号がデータロガーに印加される。そ
して、データロガーはこのトリガ信号を検出したとき
に、デュアルポートRAM内の内部情報を読み込むように
しているので、データロガーには、転送トリガ制御回路
からトリガ信号が出力されたときにターゲットコンピュ
ータシステムから出力された、トリガ信号に対応する内
部情報が伝達される。したがってトリガ信号とこれと対
応する内部情報とを同期させるための制御手段ないし制
御ソフトウェアを設けることなく、FIFOの内部情報記憶
領域にトリガ信号の有無を示す１ビット分の記憶領域を
設けるだけの簡素な構造、かつ簡素なソフトウェアで、
正確にトリガ発生時の内部情報をデータロガーに収集す
ることができる。

［実施例］ 以下、本発明の実施例を具体的に説明する。

第１図に示すように、ターゲットコンピュータシステ
ム（図示せず）の内部情報中、アドレス情報はターゲッ
トコンピュータシステムアドレスバス11を介して、アド
レス一時記憶用レジスタ12（以下、アドレスFIFO12とい
う）に入力される一方、データはターゲットコンピュー
タシステムデータバス13を介してデータ一時記憶用レジ
スタ14（以下、データFIFO14という）に入力され、これ
らのアドレス情報とデータとは、一時的に、夫々、アド
レスFIFO12とデータFIFO14の所定の領域に記憶されるよ
うになっている。

上記アドレスFIFO12へのアドレス情報の書込動作と、
データFIFO14へのデータの書込動作とを制御するため
に、デュアルポートRAM制御回路15が設けられ、該デュ
アルポートRAM制御回路15は、ターゲットコンピュータ
システムコントロールバス16を介してターゲットコンピ
ュータシステムから印加される制御情報と、ターゲット
コンピュータシステムアドレスバス11を介してターゲッ
トコンピュータシステムから印加されるアドレス情報
と、データロガー内部データバス17とデータロガー内部
コントロールバス18とを介してデータロガー20から印加
される制御情報とを受けて、後で説明するように、デュ
アルポートRAM19をターゲットコンピュータシステム内
部RAM（図示せず）と等価なアドレスにメモリマップさ
せ、ターゲットコンピュータシステム内部RAMへの内部
情報の入出力に合わせて、アドレスFIFO12とデータFIFO
14への書込信号を発生させるようになっている。

アドレスFIFO12に記憶されたアドレス情報と、データ
FIFO14に記憶されたデータとは、デュアルポートRAM19
が内部情報をデータロガー20に転送中でない限り、直ち
にデュアルポートRAM19に伝送されるようになってい
る。このデュアルポートRAM19は、普通のランダムアク
セスメモリであり、アドレスFIFO12とデータFIFO14とか
ら、夫々アドレス情報とデータとを書き込まれる毎に、
その記憶内容である内部情報を更新しつつ、データロガ
ーからデータロガー内部バス21とデータロガー内部コン
トロールバス22とを介して読み込み命令が印加されたと
きには、データロガー内部データバス23を介して、記憶
している内部情報をデータロガー20へ転送するようにな
っている。なお、デュアルポートRAM19は内部情報の書
き込みと読み出し（転送）とを同時に行なうことはでき
ない。

ところで、ターゲットコンピュータシステムの各種内
部情報からの所定のデータの収集は、いくつかのトリガ
発生源から出力されるトリガ信号に基づいて行なわれる
ようになっているが、これらのトリガ発生源を選択し、
かつ制御するために転送トリガ制御回路25が設けられて
いる。この転送トリガ制御回路25は、一定周期のデータ
収集用トリガ信号を発生する内部タイマ回路（図示せ
ず）と、外部信号によるデータ収集用のトリガ信号を発
生する外部トリガ（図示せず）と、ターゲットコンピュ
ータシステムが所定のアドレスをアクセスしたときにデ
ータ収集を行なうためのトリガ信号を発生するアドレス
一致回路（図示せず）とに接続されている。

このような構成において、ターゲットコンピュータシ
ステムの内部情報は、メインルーチンによって常時デュ
アルポートRAM19に入力されるとともに、割込ルーチン
によって、トリガ信号に基づいて所定のタイミングでデ
ュアルポートRAM19内の内部情報がデータロガー20に転
送されるようになっているが、以下、第２図に示すフロ
ーチャートに従ってメインルーチンによる制御方法を説
明する。

制御が開始されると、ステップS1で、デュアルポート
RAM制御回路15から書込信号が出力されるタイミング
で、ターゲットコンピュータシステムのアドレス情報と
データとが、夫々、アドレスFIFO12とデータFIFO14とに
書き込まれる。

続いて、ステップS2でアドレスFIFO12内のアドレス情
報とデータFIFO14内のデータとがデュアルポートRAM19
（DPR）に伝送される。このとき、前回のルーチンでデ
ュアルポートRAM19に記憶されていた内部情報は捨てら
れるので、デュアルポートRAM19内の内部情報は、常時
最新のものに更新される。

次に、ステップS3でデータ収集が継続中であるか否か
が比較され、データ収集継続中であれば（YES）、制御
はステップS1に復帰して続行され、一方、データ収集が
終了されていれば（NO）、制御は終了する。

以下、第３図に示すフローチャートに従って割込ルー
チンによる制御方法を説明する。

ステップS11でトリガ信号が転送トリガ制御回路25に
入力されると、メインルーチンへの割り込みが発生し、
ステップS12でアドレスFIFO12とデータFIFO14へのトリ
ガ信号の書き込みが行なわれる。本実施例では、両FIFO
12,14は、夫々、１つの記憶領域が９ビットで構成さ
れ、ターゲットコンピュータシステムから印加される内
部情報を８ビットの記憶領域に記憶し、トリガ信号の有
無を９ビット目の記憶領域に記憶するようになってお
り、例えば、トリガ信号が印加された場合は１となり、
一方トリガ信号が印加されていない場合は０となるよう
になっている。

次に、ステップS13で両FIFO12,14の記憶領域に記憶さ
れている内部情報がデュアルポートRAM19に伝送される
とともに、上記記憶領域内の９ビット目に記憶されてい
るトリガ信号がデータロガー20に出力される。

ステップS14では、両FIFO12,14からデュアルポートRA
M19への内部情報の伝送が禁止される。前に説明したよ
うにデュアルポートRAM19は書き込みと読み出しとを同
時に行なうことはできないので、次の、ステップS15で
デュアルポートRAM19内の内部情報をデータロガー20に
転送するための準備として上記の伝送の禁止が行なわれ
る。

ステップS15では、デュアルポートRAM19からデータロ
ガー20への内部情報の転送が行なわれる。

ステップS16では、すでにデュアルポートRAM19からデ
ータロガー20への内部情報の転送が終了したので、両FI
FO12,14からデュアルポートRAM19への内部情報の伝送が
許可される。

続いて、ステップS17で、デュアルポートRAM19からデ
ータロガー20への内部情報の転送中に、ターゲットコン
ピュータシステムから両FIFO12,14に入力され、両FIFO1
2,14内に保留されていた内部情報が、先入れ先出しで、
順にデュアルポートRAM19に伝送される。

この後、ステップS18で制御をメインルーチンに復帰
させ、割り込みルーチンは終了する。

以上、本発明によれば、非常に簡素な構造、かつ簡素
なソフトウェアで、ターゲットコンピュータシステムの
内部情報の収集が行なえる。

【図面の簡単な説明】

第１図は本発明の実施例を示すデータ収集装置のシステ
ム構成図である。 第２図は、第１図に示すデータ収集装置のメインルーチ
ン制御をフローチャートである。 第３図は、第１図に示すデータ収集装置の割込ルーチン
制御のフローチャートである。 第４図（ａ）と第４図（ｂ）とは、夫々従来のデータ収
集装置のシステム構成図である。 12……アドレス一時記憶レジスタ（アドレスFIFO）、14
……データ一時記憶レジスタ（データFIFO）、15……デ
ュアルポートRAM制御回路、19……デュアルポートRAM、
20……データロガー、25……転送トリガ制御回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ターゲットコンピュータシステムの各種内
   部情報を、先入れ先出し型の一時記憶用レジスタを介し
   てデュアルポート型のランダムアクセスメモリに記憶す
   るとともに、トリガ信号に基づいて上記ランダムアクセ
   スメモリ内の内部情報をデータロガーに転送するように
   したデータ収集装置において、 特定のタイミングでターゲットコンピュータシステムの
   内部情報を取り出すためのトリガ信号を制御する転送ト
   リガ制御回路を設け、該転送トリガ制御回路から出力さ
   れるトリガ信号を、該トリガ信号が出力されたタイミン
   グで一時記憶用レジスタに記憶される内部情報に付随さ
   せて一時記憶用レジスタに記憶させるとともに、一時記
   憶用レジスタからランダムアクセスメモリに内部情報が
   伝送される際、該内部情報にトリガ信号が付随されてい
   るか否かを検索し、トリガ信号の付随が検出されたとき
   には、上記内部情報をデータロガーに転送するようにし
   たことを特徴とするデータ収集装置。