JPH0142016B2 - - Google Patents
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- JPH0142016B2 JPH0142016B2 JP59260478A JP26047884A JPH0142016B2 JP H0142016 B2 JPH0142016 B2 JP H0142016B2 JP 59260478 A JP59260478 A JP 59260478A JP 26047884 A JP26047884 A JP 26047884A JP H0142016 B2 JPH0142016 B2 JP H0142016B2
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- Japan
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- circuit
- fifo memory
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- processor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Communication Control (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセツサ間の情報転送方式に関
し、特に多量の情報をFIFO（First In First
Out）メモリを介して転送する処理システムにお
いて、情報の転送処理を同期させて実行するのに
好適なプロセツサ間の情報転送方式に関するもの
である。
し、特に多量の情報をFIFO（First In First
Out）メモリを介して転送する処理システムにお
いて、情報の転送処理を同期させて実行するのに
好適なプロセツサ間の情報転送方式に関するもの
である。
従来、処理能力を向上させるものとして、複数
のプロセツサをアレイ状に配置したデータ処理シ
ステムが採用されている。この場合、各プロセツ
サ間においては多量の情報を高速に転送する必要
があり、そのためデータチヤンネル結合方式、
メモリ結合方式、プロセツサ内レジスタ直接
結合方式などの方法が用いられている。
のプロセツサをアレイ状に配置したデータ処理シ
ステムが採用されている。この場合、各プロセツ
サ間においては多量の情報を高速に転送する必要
があり、そのためデータチヤンネル結合方式、
メモリ結合方式、プロセツサ内レジスタ直接
結合方式などの方法が用いられている。
上記の情報転送方法では、転送する情報量が多
いときには−−の順に有利であるが、情報
転送の所要時間から見と逆に−−の順に有
利となる。
いときには−−の順に有利であるが、情報
転送の所要時間から見と逆に−−の順に有
利となる。
上記の一例に、情報転送の媒介用として
FIFOメモリを設け、送信側プロセツサが受信側
のFIFOメモリに対して転送データを順次書込み、
受信側プロセツサがそのFIFOメモリ内の書かれ
たデータを順次読出すことによつて、多量の情報
を高速に転送する方法がある。しかし、この方法
では転送処理の同期を合わせる（送信側プロセツ
サによる書込速度と受信側プロセツサによる読出
速度の差を調整する）ために、送信側プロセツサ
は受信側のデータ読取り状況を知る必要がある。
その場合に次の問題があつた。
FIFOメモリを設け、送信側プロセツサが受信側
のFIFOメモリに対して転送データを順次書込み、
受信側プロセツサがそのFIFOメモリ内の書かれ
たデータを順次読出すことによつて、多量の情報
を高速に転送する方法がある。しかし、この方法
では転送処理の同期を合わせる（送信側プロセツ
サによる書込速度と受信側プロセツサによる読出
速度の差を調整する）ために、送信側プロセツサ
は受信側のデータ読取り状況を知る必要がある。
その場合に次の問題があつた。
(i) 例えば、受信側プロセツサがFIFOメモリか
らデータを読取る毎に送信側のFIFOメモリに
対し、その読取り状況を通知することによつ
て、送信側プロセツサは容易に同期させること
ができるが、状況通知を毎回行つていたのでは
処理時間が増えてしまうで、高速にデータ転送
を実施しても全体としての転送速度は向上しな
い。
らデータを読取る毎に送信側のFIFOメモリに
対し、その読取り状況を通知することによつ
て、送信側プロセツサは容易に同期させること
ができるが、状況通知を毎回行つていたのでは
処理時間が増えてしまうで、高速にデータ転送
を実施しても全体としての転送速度は向上しな
い。
(ii) 例えば、FIFOメモリに対する書込みおよび
読出しアドレスを送信側に常時、通知すること
によつて、送信側プロセツサは容易に同期させ
ることができるが、プロセツサ間接続用の線数
が増加する。
読出しアドレスを送信側に常時、通知すること
によつて、送信側プロセツサは容易に同期させ
ることができるが、プロセツサ間接続用の線数
が増加する。
本発明の目的は、このような従来の問題を解決
し、簡単かつ安価な方法により、プロセツサ間の
接続線数を多く設けることがなく、多量の情報を
転送の処理時間を短縮して高速転送ができ、かつ
プロセツサ間の転送処理を容易に同期させること
のできるプロセツサ間の情報転送方式を提供する
ことにある。
し、簡単かつ安価な方法により、プロセツサ間の
接続線数を多く設けることがなく、多量の情報を
転送の処理時間を短縮して高速転送ができ、かつ
プロセツサ間の転送処理を容易に同期させること
のできるプロセツサ間の情報転送方式を提供する
ことにある。
上記目的を達成するため、本発明のプロセツサ
間の情報転送方式は、プロセツサ間の情報転送を
FIFOメモリを介して行う処理システムにおいて、
上記情報の受信側に、上記FIFOメモリに書込ま
れたことを表示する書込表示手段と、FIFOメモ
リの空エリアが少ないことを通知する空エリア通
知手段と、FIFOメモリの読出しを通知する読出
通知手段を備え、送信側プロセツサは、上記空エ
リア通知手段の通知を受けると上記情報転送を停
止し、上記読出手段からの通知の回数をカウント
して情報転送の同期を行うことに特徴がある。
間の情報転送方式は、プロセツサ間の情報転送を
FIFOメモリを介して行う処理システムにおいて、
上記情報の受信側に、上記FIFOメモリに書込ま
れたことを表示する書込表示手段と、FIFOメモ
リの空エリアが少ないことを通知する空エリア通
知手段と、FIFOメモリの読出しを通知する読出
通知手段を備え、送信側プロセツサは、上記空エ
リア通知手段の通知を受けると上記情報転送を停
止し、上記読出手段からの通知の回数をカウント
して情報転送の同期を行うことに特徴がある。
以下、本発明の実施例を図面により説明する。
第１図は、本発明の一実施例を示す転送処理の
同期合わせ回路のブロツク図である。
同期合わせ回路のブロツク図である。
第１図において、１は送信側、２は受信側、
３，４，１０２〜１０４，１０７，２０２，２０
４は情報線、５，６，１０１，１０５，１０６，
２０１，２０３は制御線、１００，２００はプロ
セツサ、１０８，１０９，２０７，２０８はレシ
ーバ回路、１１０，１１１，２０５，２０５，２
０６はドライバ回路、１１２，１１３，２１０は
フリツプフロツプ（FF）回路、１１４〜１１７
は論理積回路、１１８〜１２０は遅延回路、１２
１はカウンタ回路、１２２は論理和回路、２０９
はFIFOメモリである。
３，４，１０２〜１０４，１０７，２０２，２０
４は情報線、５，６，１０１，１０５，１０６，
２０１，２０３は制御線、１００，２００はプロ
セツサ、１０８，１０９，２０７，２０８はレシ
ーバ回路、１１０，１１１，２０５，２０５，２
０６はドライバ回路、１１２，１１３，２１０は
フリツプフロツプ（FF）回路、１１４〜１１７
は論理積回路、１１８〜１２０は遅延回路、１２
１はカウンタ回路、１２２は論理和回路、２０９
はFIFOメモリである。
送信側１における情報線３，１０３には、
FIFOメモリ２０９が満杯（書込み飽和状態）で
あることを通知させ、情報線４，１０２には
FIFOメモリ２０９に書込むためのデータを転送
させて、制御線５，１０１にはFIFOメモリ２０
９に転送データの書込みを指示させ、制御線６に
はプロセツサ２００がFIFOメモリ２０９内のデ
ータを読出したことを通知させて、情報線１０
４，１０７にはそれぞれFF回路１１２、カウン
タ回路１２１の出力を通知させ、制御線１０５，
１０６にはそれぞれFF回路１１２のリセツト、
カウンタ回路１２１出力の読取り指示をさせる。
FIFOメモリ２０９が満杯（書込み飽和状態）で
あることを通知させ、情報線４，１０２には
FIFOメモリ２０９に書込むためのデータを転送
させて、制御線５，１０１にはFIFOメモリ２０
９に転送データの書込みを指示させ、制御線６に
はプロセツサ２００がFIFOメモリ２０９内のデ
ータを読出したことを通知させて、情報線１０
４，１０７にはそれぞれFF回路１１２、カウン
タ回路１２１の出力を通知させ、制御線１０５，
１０６にはそれぞれFF回路１１２のリセツト、
カウンタ回路１２１出力の読取り指示をさせる。
なお、情報線１０４、制御線１０５，１０６は
プログラム制御で動作するプロセツサ１００が該
当の処理を実行するときに出力される。また、
FF回路１１２はプロセツサ２００がFIFOメモリ
２０９を読出したことを表示（記憶）し、FF回
路１１３はプロセツサ１００がカウンタ回路１２
１の出力を読出している間にプロセツサ２００が
FIFOメモリ２０９を読出していることを表示
（記憶）する。さらに、カウンタ回路１２１はプ
ロセツサ２００によるFIFOメモリ２０９の読出
し回数を表示（記憶）する。
プログラム制御で動作するプロセツサ１００が該
当の処理を実行するときに出力される。また、
FF回路１１２はプロセツサ２００がFIFOメモリ
２０９を読出したことを表示（記憶）し、FF回
路１１３はプロセツサ１００がカウンタ回路１２
１の出力を読出している間にプロセツサ２００が
FIFOメモリ２０９を読出していることを表示
（記憶）する。さらに、カウンタ回路１２１はプ
ロセツサ２００によるFIFOメモリ２０９の読出
し回数を表示（記憶）する。
プロセツサ１００，２００は各種の演算および
制御を実行する。
制御を実行する。
受信側２における制御線２０１，２０３には、
それぞれ上記制御線６と同様にプロセツサ２００
がFIFOメモリ２０９内のデータ読出しの指示お
よび通知、FF回路２１０のリセツトをさせ、一
方、情報線２０２，２０４にはそれぞれFIFOメ
モリ２０９からの読出しデータ、FF回路２１０
の出力を通知させる。
それぞれ上記制御線６と同様にプロセツサ２００
がFIFOメモリ２０９内のデータ読出しの指示お
よび通知、FF回路２１０のリセツトをさせ、一
方、情報線２０２，２０４にはそれぞれFIFOメ
モリ２０９からの読出しデータ、FF回路２１０
の出力を通知させる。
なお、制御線２０１，２０３、情報線２０４は
上記と同様、プログラム制御で動作するプロセツ
サ２００が該当の処理を実行するときに出力され
る。また、FF回路２１０はプロセツサ１００が
FIFOメモリ２０９にデータを書込んだことを表
示（記憶）する。
上記と同様、プログラム制御で動作するプロセツ
サ２００が該当の処理を実行するときに出力され
る。また、FF回路２１０はプロセツサ１００が
FIFOメモリ２０９にデータを書込んだことを表
示（記憶）する。
プロセツサ１００がデータの転送処理をする場
合は、先ず、当該処理の実行命令によつてFIFO
メモリ２０９が満杯か否かを情報線１０３の内容
から判断し、満杯でないときは転送処理を開始す
る。データを転送するため、情報転送の実行命令
によつて転送データ、書込み信号をそれぞれ情報
線１０２、制御線１０１に順次出力する。出力さ
れる転送データ、書込み信号は、それぞれドライ
バ回路１１０→情報線４→レシーバ回路２０７、
ドライバ回路１１１→制御線５→レシーバ回路２
０８を通してFIFOメモリ２０９に送られ書込ま
れる。
合は、先ず、当該処理の実行命令によつてFIFO
メモリ２０９が満杯か否かを情報線１０３の内容
から判断し、満杯でないときは転送処理を開始す
る。データを転送するため、情報転送の実行命令
によつて転送データ、書込み信号をそれぞれ情報
線１０２、制御線１０１に順次出力する。出力さ
れる転送データ、書込み信号は、それぞれドライ
バ回路１１０→情報線４→レシーバ回路２０７、
ドライバ回路１１１→制御線５→レシーバ回路２
０８を通してFIFOメモリ２０９に送られ書込ま
れる。
一方、プロセツサ２００は、ドライバ回路２０
８の出力が同時にFF回路２１０を点火（セツト）
し、情報線２０４を出力したのを受けると、割込
処理を実行して、プロセツサ１００がFIFOメモ
リ２０９にデータを書込んだことを判断する。そ
の後FF回路２１０を制御線２０３を用いてリセ
ツトする。続いて、FIFOメモリ２０９の読取り
命令によつて制御線２０１に読出し指令を出力
し、FIFOメモリ２０９内の一番最初の書込デー
タを情報線２０２を通して読取る。出力された読
出し指令は、同時にドライバ回路２０６→制御線
６→レシーバ回路１０９を通して、FF回路１１
２を点火（セツト）する。
８の出力が同時にFF回路２１０を点火（セツト）
し、情報線２０４を出力したのを受けると、割込
処理を実行して、プロセツサ１００がFIFOメモ
リ２０９にデータを書込んだことを判断する。そ
の後FF回路２１０を制御線２０３を用いてリセ
ツトする。続いて、FIFOメモリ２０９の読取り
命令によつて制御線２０１に読出し指令を出力
し、FIFOメモリ２０９内の一番最初の書込デー
タを情報線２０２を通して読取る。出力された読
出し指令は、同時にドライバ回路２０６→制御線
６→レシーバ回路１０９を通して、FF回路１１
２を点火（セツト）する。
プロセツサ１００は、上記で点火されたFF回
路１１２の出力を情報線１０４を通して受ける
と、割込処理を実行して、プロセツサ２００が
FIFOメモリ２０９からデータを読取つたことを
判断する。その後FF回路１１２を制御線１０５
を用いてリセツトする。この時にリセツトしない
処理法にしたときには、レシーバ回路１０９の出
力を次のものからは順に、論理和回路１２２→論
理積回路１１６を通してカウンタ回路１２１に送
り、カウンタ回路１２１の値を１つずつカウント
アツプ（＋１）させることにより、FF回路１１
２の点火中の、プロセツサ２００によるFIFOメ
モリ２０９の読出し回数を表示（記憶）させる。
路１１２の出力を情報線１０４を通して受ける
と、割込処理を実行して、プロセツサ２００が
FIFOメモリ２０９からデータを読取つたことを
判断する。その後FF回路１１２を制御線１０５
を用いてリセツトする。この時にリセツトしない
処理法にしたときには、レシーバ回路１０９の出
力を次のものからは順に、論理和回路１２２→論
理積回路１１６を通してカウンタ回路１２１に送
り、カウンタ回路１２１の値を１つずつカウント
アツプ（＋１）させることにより、FF回路１１
２の点火中の、プロセツサ２００によるFIFOメ
モリ２０９の読出し回数を表示（記憶）させる。
プロセツサ１００は、カウント値読出しの実行
命令によつて制御線１０６に読出し指令を出力
し、論理積回路１１７→情報線１０７通してカウ
ント値を読取る。なお、読出し指令は遅延回路１
２０で遅延された後、カウンタ回路１２１をリセ
ツトする（カウント値は“０”）。
命令によつて制御線１０６に読出し指令を出力
し、論理積回路１１７→情報線１０７通してカウ
ント値を読取る。なお、読出し指令は遅延回路１
２０で遅延された後、カウンタ回路１２１をリセ
ツトする（カウント値は“０”）。
上記レシーバ回路１０９の出力が、もし、上記
カウント値読出し、カウンタ回路１２１のリセツ
ト時に発生したときも、カウンタ回路１２１に表
示するFIFOメモリ２０９の読出し回数を正確に
するために、論理積回路１１６が出力するのを制
御線１０６によつて阻止すると同時に、レシーバ
回路１０９の出力は、論理積回路１１４を通して
FF回路１１３を点火（セツト）する。
カウント値読出し、カウンタ回路１２１のリセツ
ト時に発生したときも、カウンタ回路１２１に表
示するFIFOメモリ２０９の読出し回数を正確に
するために、論理積回路１１６が出力するのを制
御線１０６によつて阻止すると同時に、レシーバ
回路１０９の出力は、論理積回路１１４を通して
FF回路１１３を点火（セツト）する。
FF回路１１３の点火状態は、カウンタ回路１
２１がリセツトされるまで遅延回路１１８によつ
て保持され、その後出力は遅延回路１１９と論理
積回路１１５によつて微分され、論理和回路１２
２→論理積回路１１６を通して、上記と同様にカ
ウント値を＋１する。
２１がリセツトされるまで遅延回路１１８によつ
て保持され、その後出力は遅延回路１１９と論理
積回路１１５によつて微分され、論理和回路１２
２→論理積回路１１６を通して、上記と同様にカ
ウント値を＋１する。
このような回路構成となつているので、プロセ
ツサ１００はFIFOメモリ２０９がプロセツサ２
００によつてどこまで読出されたかをカウンタ回
路１２１のカウント値から容易に知ることがで
き、プログラム制御における転送処理の同期を合
わせることが可能となる。
ツサ１００はFIFOメモリ２０９がプロセツサ２
００によつてどこまで読出されたかをカウンタ回
路１２１のカウント値から容易に知ることがで
き、プログラム制御における転送処理の同期を合
わせることが可能となる。
本一実施例の説明においては、送信側１に１０
１〜１２２の各線および各回路を備え、一方の受
信側に２０１〜２１０の各線および各回路を備え
た場合のみを述べているが、実際には送信側１、
受信側２とも１００〜１２２と２０１〜２１０の
各線および各回路を備える。なお、送信側１と受
信側２の送・受が逆になつた場合も前述と同様の
動作を行うので、説明は省略する。
１〜１２２の各線および各回路を備え、一方の受
信側に２０１〜２１０の各線および各回路を備え
た場合のみを述べているが、実際には送信側１、
受信側２とも１００〜１２２と２０１〜２１０の
各線および各回路を備える。なお、送信側１と受
信側２の送・受が逆になつた場合も前述と同様の
動作を行うので、説明は省略する。
以上説明したように、本発明によれば、受信側
がFIFOメモリの読出し回数およびその満杯通知
を送出し、それを受けた送信側が上記読出し回数
をカウントして記憶させるので、プロセツサ間の
情報転送用接続線を多く増すことなく、多量の情
報を高速転送するときの処理時間は短縮化され、
かつプロセツサ間のデータ転送処理は容易に同期
化できる。
がFIFOメモリの読出し回数およびその満杯通知
を送出し、それを受けた送信側が上記読出し回数
をカウントして記憶させるので、プロセツサ間の
情報転送用接続線を多く増すことなく、多量の情
報を高速転送するときの処理時間は短縮化され、
かつプロセツサ間のデータ転送処理は容易に同期
化できる。
第１図は本発明の一実施例を示す転送処理の同
期合わせ回路のブロツク図である。 １：送信側、２：受信側、３，４，１０２〜１
０４，１０７，２０２，２０４：情報線、５，
６，１０１，１０５，１０６，２０１，２０３：
制御線、１００，２００：プロセツサ、１０８，
１０９，２０７，２０８：レシーバ回路、１１
０，１１１，２０５，２０６：ドライバ回路、１
１２，１１３，２１０：FF回路、１１４〜１１
７：論理積回路、１１８〜１２０：遅延回路、１
２１：カウンタ回路、１２２：論理和回路、２０
９：FIFOメモリ。
期合わせ回路のブロツク図である。 １：送信側、２：受信側、３，４，１０２〜１
０４，１０７，２０２，２０４：情報線、５，
６，１０１，１０５，１０６，２０１，２０３：
制御線、１００，２００：プロセツサ、１０８，
１０９，２０７，２０８：レシーバ回路、１１
０，１１１，２０５，２０６：ドライバ回路、１
１２，１１３，２１０：FF回路、１１４〜１１
７：論理積回路、１１８〜１２０：遅延回路、１
２１：カウンタ回路、１２２：論理和回路、２０
９：FIFOメモリ。
Claims (1)
- １ プロセツサ間の情報転送をFIFOメモリを介
して行う処理システムにおいて、上記情報の受信
側に、上記FIFOメモリに書込まれたことを表示
する書込表示手段と、FIFOメモリの空エリアが
少ないことを通知する空エリア通知手段と、
FIFOメモリの読出しを通知する読出通知手段を
備え、送信側プロセツサは、上記空エリア通知手
段の通知を受けると上記情報転送を停止し、上記
読出手段からの通知の回数をカウントして情報転
送の同期を行うことを特徴とするプロセツサ間の
情報転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260478A JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260478A JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61138357A JPS61138357A (ja) | 1986-06-25 |
| JPH0142016B2 true JPH0142016B2 (ja) | 1989-09-08 |
Family
ID=17348507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260478A Granted JPS61138357A (ja) | 1984-12-10 | 1984-12-10 | プロセツサ間の情報転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61138357A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309050A (ja) * | 1987-06-11 | 1988-12-16 | Matsushita Electric Ind Co Ltd | デ−タ通信制御装置 |
| JP4972522B2 (ja) * | 2007-10-31 | 2012-07-11 | 株式会社日立製作所 | データ処理システム |
-
1984
- 1984-12-10 JP JP59260478A patent/JPS61138357A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61138357A (ja) | 1986-06-25 |
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