JP2530635Y2 - 一端子型ｃｒ発振回路 - Google Patents
一端子型ｃｒ発振回路Info
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- JP2530635Y2 JP2530635Y2 JP1990090846U JP9084690U JP2530635Y2 JP 2530635 Y2 JP2530635 Y2 JP 2530635Y2 JP 1990090846 U JP1990090846 U JP 1990090846U JP 9084690 U JP9084690 U JP 9084690U JP 2530635 Y2 JP2530635 Y2 JP 2530635Y2
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- Japan
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- inverter
- terminal
- oscillation circuit
- oscillation
- circuit
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は一端子型CR発振回路に関するものである。
（ロ）従来の技術 第３図は従来の一端子型CR発振回路の一例を示す回路
図である。
図である。
図において、（１）はシュミットインバータ、（２）
は遅延用インバータであって奇数段のインバータから構
成されている。（３）はＰチャンネルトランジスタであ
って発振回路の帰還ループを形成している。Ｃはコンデ
ンサ、Ｒは抵抗器であって入力端子（４）にそれぞれ並
列に接続されている。（５）は出力端子である。
は遅延用インバータであって奇数段のインバータから構
成されている。（３）はＰチャンネルトランジスタであ
って発振回路の帰還ループを形成している。Ｃはコンデ
ンサ、Ｒは抵抗器であって入力端子（４）にそれぞれ並
列に接続されている。（５）は出力端子である。
次にこの発振回路の動作について説明する。
Ｐチャンネルトランジスタ（３）のゲートにはシュミ
ットインバータ（１）の出力が遅延インバータ（２）を
介して接続されているので、Ｐチャンネルトランジスタ
（３）はシュミットインバータ（１）の２つのスレシュ
ホールド電圧VtL、VtH（VtL＜VtH）においてスイッチン
グする。
ットインバータ（１）の出力が遅延インバータ（２）を
介して接続されているので、Ｐチャンネルトランジスタ
（３）はシュミットインバータ（１）の２つのスレシュ
ホールド電圧VtL、VtH（VtL＜VtH）においてスイッチン
グする。
したがって入力端子（４）の波形（以下入力波形とい
う）は、基本的にはVtLとVtHの間を三角波状にスイング
し、出力端子（５）の波形（以下出力波形という）はこ
の三角波がシュミットインバータ（１）および遅延イン
バータ（２）によって整形されて矩形波となる。
う）は、基本的にはVtLとVtHの間を三角波状にスイング
し、出力端子（５）の波形（以下出力波形という）はこ
の三角波がシュミットインバータ（１）および遅延イン
バータ（２）によって整形されて矩形波となる。
ところで、この発振回路の発振周波数精度を向上させ
るためには従来次の１）,2）の方法がとられていた。
るためには従来次の１）,2）の方法がとられていた。
１）P.チャンネルトランジスタ（３）のインピーダンス
を低減化することにより入力波の立上り時間を短縮す
る。
を低減化することにより入力波の立上り時間を短縮す
る。
２）VtHの電源電圧（以下VDDという）依存性による発振
周波数の変動を防止するための入力波形がVtHからVDDま
で変化するだけの遅延時間ΔＴを与える。
周波数の変動を防止するための入力波形がVtHからVDDま
で変化するだけの遅延時間ΔＴを与える。
このように１）の方法によれば、入力波形の立上り時
間が短縮され、発振周波数は主としてコンデンサＣと抵
抗器ＲのCR時定数で決定されるので他の回路のパラメー
タの影響を取り除くことができる。また２）の方法によ
れば入力波形はVtL（1/2VDDに設定される）とVDDの間を
スイングするので、VtLとVtHの変動の影響を取り除くこ
とができる。
間が短縮され、発振周波数は主としてコンデンサＣと抵
抗器ＲのCR時定数で決定されるので他の回路のパラメー
タの影響を取り除くことができる。また２）の方法によ
れば入力波形はVtL（1/2VDDに設定される）とVDDの間を
スイングするので、VtLとVtHの変動の影響を取り除くこ
とができる。
従来は上記１）,2）の方法を同時に施して発振周波数
の安定化を画っていた。
の安定化を画っていた。
（ハ）考案が解決しようとする課題 しかしながら第４図に示す如く従来法によって入力波
形の立上り時間を短縮すると出力波形のロウレベルの時
間もこれに応じて短かくなるので、デューティ比（ロウ
レベルの時間の発振周期に対する比）が1/2の値から大
幅にずれてしまう。
形の立上り時間を短縮すると出力波形のロウレベルの時
間もこれに応じて短かくなるので、デューティ比（ロウ
レベルの時間の発振周期に対する比）が1/2の値から大
幅にずれてしまう。
このためこの出力波形を受けて動作する回路は高周波
数においては誤動作しやすくなり、これを防止するため
に回路設計上の特別な注意が必要となるという問題があ
った。（たとえば、フリップフロップにおいては動作速
度の向上対策、あるいはロウレベルの信号の消滅防止対
策等が必要となる。） なお図において横軸は時間、縦軸は入力端子（４）、
出力端子（５）の電圧を示している。
数においては誤動作しやすくなり、これを防止するため
に回路設計上の特別な注意が必要となるという問題があ
った。（たとえば、フリップフロップにおいては動作速
度の向上対策、あるいはロウレベルの信号の消滅防止対
策等が必要となる。） なお図において横軸は時間、縦軸は入力端子（４）、
出力端子（５）の電圧を示している。
本考案はかかる従来の問題に鑑みてなされたものであ
り、発振出力のデューティ特性を改善し、この発振出力
を受けて動作する回路の設計を容易とすることを可能と
した一端子型CR発振回路を提供することを目的としてい
る。
り、発振出力のデューティ特性を改善し、この発振出力
を受けて動作する回路の設計を容易とすることを可能と
した一端子型CR発振回路を提供することを目的としてい
る。
（ニ）課題を解決するための手段 本考案の回路構成は、第１図に示す如くシュミットイ
ンバータ（１）を用いた一端子型CR発振回路において、
該シュミットインバータ（１）の２つのスレシュホール
ド電圧VtL，VtHの中間の値のスレシュホールド電圧Vt0
（VtL＜Vt0＜VtH）をもつインバータ（６）を具備し、
該インバータの入力を前記発振回路の入力端子（４）に
接続したことを特徴としている。
ンバータ（１）を用いた一端子型CR発振回路において、
該シュミットインバータ（１）の２つのスレシュホール
ド電圧VtL，VtHの中間の値のスレシュホールド電圧Vt0
（VtL＜Vt0＜VtH）をもつインバータ（６）を具備し、
該インバータの入力を前記発振回路の入力端子（４）に
接続したことを特徴としている。
（ホ）作用 本考案によれば、シュミットインバータ（１）の２つ
のスレシュホールド電圧VtL，VtHの中間の値のスレシュ
ホールド電圧Vt0（VtL＜Vt0＜VtH）をもつインバータ
（６）を具備しているので、Vt0を適切な値に設定する
ことにより該インバータ（６）の出力からデューティ比
1/2程度の発振出力を得ることが可能となる。これによ
り、発振出力を受けて動作する回路の設計が容易とな
る。
のスレシュホールド電圧VtL，VtHの中間の値のスレシュ
ホールド電圧Vt0（VtL＜Vt0＜VtH）をもつインバータ
（６）を具備しているので、Vt0を適切な値に設定する
ことにより該インバータ（６）の出力からデューティ比
1/2程度の発振出力を得ることが可能となる。これによ
り、発振出力を受けて動作する回路の設計が容易とな
る。
（へ）実施例 次に図面を参照しながら本考案の実施例を説明する。
第１図は本考案の−端子型CR発振回路の一実施例を示
す回路図である。
す回路図である。
図において、第３図と同一符号は同一部分を示すが、
本実施例においてはシュミットインバータ（１）の２つ
のスレシュホールド電圧VtL，VtHの中間の値のスレシュ
ホールド電圧Vt0（VtL＜Vt0＜VtH）をもつインバータ
（６）が設けられ、該インバータ（６）の入力を入力端
子（４）に接続した構成となっている。なお、該インバ
ータ（６）の出力は次段の波形整形用インバータ（７）
を介して出力端子（８）に出力されている。
本実施例においてはシュミットインバータ（１）の２つ
のスレシュホールド電圧VtL，VtHの中間の値のスレシュ
ホールド電圧Vt0（VtL＜Vt0＜VtH）をもつインバータ
（６）が設けられ、該インバータ（６）の入力を入力端
子（４）に接続した構成となっている。なお、該インバ
ータ（６）の出力は次段の波形整形用インバータ（７）
を介して出力端子（８）に出力されている。
第２図は本実施例の発振回路の入力波形および出力波
形を示す波形図である。
形を示す波形図である。
このようにインバータ（６）が入力波形を受けて動作
するように構成されているので、該インバータ（６）の
スレシュホールド電圧Vt0をVtL〜VtHの間の適切な値に
設定することにより出力波形のデューティ比を1/2程度
という理想的な値にすることが可能である。
するように構成されているので、該インバータ（６）の
スレシュホールド電圧Vt0をVtL〜VtHの間の適切な値に
設定することにより出力波形のデューティ比を1/2程度
という理想的な値にすることが可能である。
ここで前記インバータ（６）はコンデンサＣに比べて
その入力容量は十分小さくできるので、入力波形に対し
て影響を及ぼすおそれはない。したがって入力波形自体
は従来例と変わることはないから従来法１）,2）を適用
することにより発振周波数精度の向上を画ることができ
る。
その入力容量は十分小さくできるので、入力波形に対し
て影響を及ぼすおそれはない。したがって入力波形自体
は従来例と変わることはないから従来法１）,2）を適用
することにより発振周波数精度の向上を画ることができ
る。
なお、本実施例においてインバータ（６）をシュミッ
トインバータ（スレシュホールド電圧VtL，VtH）として
もよい。この場合には、VtL＜VtL＜VtH＜VtHの関係を満
たすものとする。
トインバータ（スレシュホールド電圧VtL，VtH）として
もよい。この場合には、VtL＜VtL＜VtH＜VtHの関係を満
たすものとする。
（ト）考案の効果 以上説明したように、本考案によれば−端子型CR発振
回路のデューティ比を1/2程度に補正することができる
ので発振出力を受けて動作する回路の設計を容易にする
ことが可能となる。
回路のデューティ比を1/2程度に補正することができる
ので発振出力を受けて動作する回路の設計を容易にする
ことが可能となる。
第１図は本考案に係る−端子型CR発振回路を示す回路
図、 第２図は第１図に示した回路の動作波形を示す波形図、 第３図は従来例に係る−端子型CR発振回路を示す回路
図、 第４図は第３図に示した回路の動作波形を示す波形図で
ある。
図、 第２図は第１図に示した回路の動作波形を示す波形図、 第３図は従来例に係る−端子型CR発振回路を示す回路
図、 第４図は第３図に示した回路の動作波形を示す波形図で
ある。
Claims (1)
- 【請求項１】シュミットインバータを用いた一端子型CR
発振回路において、前記シュミットインバータの２つの
スレシュホールド電圧VtL，VtHの中間の値の単一のスレ
シュホールド電圧Vt0（VtL＜Vt0＜VtH）をもつインバー
タを具備し、該インバータの入力を前記発振回路の入力
端子に接続し、前記インバータの出力から取り出される
発振出力のデューティ比を1/2程度に設定したことを特
徴とする一端子型CR発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990090846U JP2530635Y2 (ja) | 1990-08-29 | 1990-08-29 | 一端子型ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990090846U JP2530635Y2 (ja) | 1990-08-29 | 1990-08-29 | 一端子型ｃｒ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448719U JPH0448719U (ja) | 1992-04-24 |
| JP2530635Y2 true JP2530635Y2 (ja) | 1997-03-26 |
Family
ID=31825939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990090846U Expired - Lifetime JP2530635Y2 (ja) | 1990-08-29 | 1990-08-29 | 一端子型ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2530635Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243414A (en) * | 1975-10-02 | 1977-04-05 | Sanyo Electric Co Ltd | Synchronism control circuit in automatic rhythm player etc. |
-
1990
- 1990-08-29 JP JP1990090846U patent/JP2530635Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448719U (ja) | 1992-04-24 |
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