JP2522998B2 - 増幅回路 - Google Patents

増幅回路

Info

Publication number
JP2522998B2
JP2522998B2 JP63238615A JP23861588A JP2522998B2 JP 2522998 B2 JP2522998 B2 JP 2522998B2 JP 63238615 A JP63238615 A JP 63238615A JP 23861588 A JP23861588 A JP 23861588A JP 2522998 B2 JP2522998 B2 JP 2522998B2
Authority
JP
Japan
Prior art keywords
terminal
transistor
output
main
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63238615A
Other languages
English (en)
Other versions
JPH01106604A (ja
Inventor
エバート・シービンク
ウィレム・デ・ジャガー
ピーター・ブイテンダイク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JPH01106604A publication Critical patent/JPH01106604A/ja
Application granted granted Critical
Publication of JP2522998B2 publication Critical patent/JP2522998B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
    • H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
    • H03F3/3093—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal comprising a differential amplifier as phase-splitting element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3217—Modifications of amplifiers to reduce non-linear distortion in single ended push-pull amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
    • H03F2203/30045—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP power transistors comprising measuring push or pull transistors to produce a controlling signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Semiconductor Lasers (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般に出力用増幅回路として使用すること
ができ、特にオーディオ回路における出力増幅器として
好適な増幅回路に関する。
更に詳細に述べると、本発明は、 各々が第１主端子と第２主端子と制御端子とを有し、
かつそれらの主電流通路が２つの電源端子の間に直列に
介挿されると共に負荷を接続するための当該増幅回路の
出力端子にも接続された第１および第２の出力トランジ
スタと、 入力信号を印加するための第１の入力端子と、第２の
入力端子と、前記第１の出力トランジスタの制御端子に
接続された第１の出力端と、前記第２の出力トランジス
タの制御端子に接続された第２の出力端とを有し、前記
第１および第２の出力トランジスタを駆動するための駆
動手段と、 前記第１および第２の出力トランジスタを介して零入
力電流を流しせしめる零入力電流手段であって、前記第
１および第２の出力トランジスタを介して流れる電流の
尺度となる第１および第２の測定電流を各々発生する第
１および第２の電流測定手段と、前記第１および第２の
出力トランジスタを介して流れる前記零入力電流を前記
第１および第２の測定電流に基づいて制御する帰還手段
と、を具備してなる零入力電流手段と、 を有するような増幅回路に関する。
本説明並びに特許請求の範囲における第１主端子、第
２主端子および制御端子は、ユニポーラトランジスタの
場合はドレイン、ソースおよびゲートに各々対応し、バ
イポーラトランジスタの場合はコレクタ、エミッタおよ
びベースに各々対応する。
［従来の技術］ 上記のような増幅回路は、例えば、ヨーロッパ特許出
願公開第EP−Ａ−0,217,431号から既知である。
上記の増幅回路においては、第１および第２の出力ト
ランジスタが電圧／電流変換器の非反転出力および反転
出力によってプッシュプル駆動され、この電圧／電流変
換器は入力電圧が印加される非反転入力端子と当該増幅
回路の出力端子に接続された反転入力端子とを有してい
る。
上記増幅回路は、２個の出力トランジスタを介してあ
る零入力電流（Quiescent Current）が流れるので、AB
級である。そして、この零入力電流の値を調整する手段
は、２個の出力トランジスタの各々に対して、対応する
出力トランジスタを介して流れる電流を測定する測定手
段を有してなっている。この測定電流は第１のダイオー
ドにより電圧に変換され、この電圧が増幅器の反転入力
端に印加される。一方、第２のダイオードにより発生さ
れた基準電圧が該増幅器の非反転入力端に印加される。
前記出力トランジスタを駆動する入力信号がない場合
は、上記増幅器の出力が、対応する出力トランジスタ
を、該増幅器の反転入力端における電圧が上記基準電圧
に等しくなるように制御する。そして、２個の出力トラ
ンジスタの内の一方を駆動する時は、駆動側の出力トラ
ンジスタを介して流れる電流は増加し、非駆動側の出力
トランジスタを介して流れる零入力電流は減少する。
［発明が解決しようとする課題］ ところで、上記の既知の増幅回路では、非駆動側の出
力トランジスタが完全にオフされるようになっている。
したがって、この出力トランジスタが次いで駆動される
と、該出力トランジスタはまずオンされねばならないか
ら、クロスオーバ歪が発生することになる。
したがって、本発明の目的は、零入力電流の制御が改
善された増幅回路を提供することにある。
［課題を解決するための手段及び作用］ 本発明による増幅回路は、本明細書の冒頭で述べたよ
うな増幅回路において、前記帰還手段が、 各々が第１主端子と第２主端子と制御端子とを具備す
る第３および第４のトランジスタを有する第１の差動増
幅器であって、これらトランジスタの前記第２主端子は
第１の電流源に結合された共通点に接続され、前記第３
のトランジスタの制御端子は前記第１の測定電流に対応
した電圧を帯びる第１の点に接続され、かつ前記第４の
トランジスタの制御端子は前記第２の測定電流に対応し
た電圧を帯びる第２の点に接続された第１の差動増幅器
と、 第２主端子と第１主端子とこの第１主端子に接続され
た制御端子とを具備する第５のトランジスタと、この第
５のトランジスタに接続された第２の電流源と、を有す
る基準回路と、 各々が制御端子と少なくとも１個の第１主端子と少な
くとも１個の第２主端子とを具備する第６および第７の
トランジスタを有する第２の差動増幅器であって、前記
第６のトランジスタの制御端子が前記第５のトランジス
タの第２主端子に結合され、前記第７のトランジスタの
制御端子が前記第１の差動増幅器の前記共通点に接続さ
れ、かつ前記第６および／または第７のトランジスタの
第１主端子が前記駆動手段の第１および第２の出力端に
接続された第２の差動増幅器と、 を具備することを特徴としている。
本発明による上記帰還手段の構成によれば、非駆動側
の出力トランジスタを介して流れる零入力電流がある略
一定の値に制御される。これによって、該出力トランジ
スタは他方の出力トランジスタがどの程度駆動されるか
に関係なく導通状態に維持される。したがって、一方の
出力トランジスタは、他方の出力トランジスタが完全に
導通されたときにオフされることから防止され、結果と
して、それに起因するクロスオーバ歪は大幅に低減され
る。
前記（負）帰還手段の他の構成は、前記第１および第
２の出力トランジスタの導電性によって決定される。す
なわち、第１および第２の出力トランジスタが同一導電
性のものであれば、この増幅回路の実施例は、 前記第６および第７のトランジスタが各々２個の第１
主端子を有し、かつ前記第６のトランジスタの２個の第
１主端子のうちの一方の第１主端子が前記駆動手段の前
記第１の出力端に接続され、該第６のトランジスタの他
方の第１主端子が前記駆動手段の前記第２の出力端に接
続されることを特徴とするであろう。
また、本発明による増幅回路の他の実施例は、前記第
１の電流測定手段が第１主端子と第２主端子と制御端子
とを具備する第８のトランジスタを有し、該トランジス
タの制御端子と第２主端子が前記第１の出力トランジス
タの制御端子と第２主端子に各々接続される一方、前記
第２の電流測定手段が第１主端子と第２主端子と制御端
子とを具備する第９のトランジスタを有し、該トランジ
スタの制御端子と第２主端子が前記第２の出力トランジ
スタの制御端子と第２主端子に各々接続されていること
を特徴としている。また、この実施例は、更に、前記第
８のトランジスタの第２主端子が第１の抵抗により前記
第１の出力トランジスタの第２主端子に接続される一
方、前記第９のトランジスタの第２主端子が第２の抵抗
によって前記第２の出力トランジスタの第２主端子に接
続されていることを特徴とするようにしてもよい。上記
第１および第２の抵抗は、前記第８および第９のトラン
ジスタを介して流れる最大電流を制限し、これにより、
これらトランジスタを出力トランジスタが完全に導通し
た場合に損傷されることから防止する。
また、本発明による増幅回路の他の実施例は、前記第
８のトランジスタの第１主端子が第１主端子と第２主端
子と制御端子とを具備する第10のトランジスタにより第
１の電源端子に接続され、この第10のトランジスタの第
１主端子と制御端子とが接続され、この第10のトランジ
スタの第２主端子が前記第１の測定電流に対応した電圧
を持つ前記第１の点を構成する一方、前記第９のトラン
ジスタの第１主端子が第１主端子と第２主端子と制御端
子とを具備する第11のトランジスタにより前記第１の電
源端子に接続され、この第11のトランジスタの第１主端
子と制御端子とが接続され、この第11のトランジスタの
第２主端子が前記第２の測定電流に対応した電圧を持つ
前記第２の点を構成し、かつ前記第５のトランジスタの
第１主端子が第１主端子と第２主端子と制御端子とを具
備する第12のトランジスタによって前記第１の電源端子
に接続され、この第12トランジスタの第１主端子と制御
端子とが接続されていることを特徴としている。この場
合、第１および第２の電流測定手段により第10および第
11のトランジスタに発生された電流は、それに比例した
電圧に変換され、これら電圧は第３および第４のトラン
ジスタの制御端子に印加される。
また、本発明による増幅回路の他の実施例は、前記駆
動手段が、各々が第１主端子と第２主端子と制御端子と
を具備する第13および第14のトランジスタを有してなる
第３の差動増幅器を含み、前記第13のトランジスタの制
御端子と第１主端子が前記駆動手段の第１の入力端子と
第１の出力端に各々接続され、前記第14のトランジスタ
の制御端子と第１主端子が前記駆動手段の第２の入力端
子と第２の出力端に各々接続されていることを特徴とす
る。この実施例は、更に、前記駆動手段の第１の入力端
子と第１の出力端との間に第１の容量が設けられ、前記
駆動手段の第１の入力端子が電圧フォロアとして構成さ
れた第15のトランジスタの入力端に接続され、この電圧
フォロアの出力端が第２の容量によって前記駆動手段の
第２の出力端に接続されていることを特徴とするように
してもよい。この場合、前記第１の容量は安定した利得
を得るための周波数補償を行い、また、前記第２の容量
は高い周波数において信号が前記第２の出力端子の制御
端子へ直接転送されることを保証する。これによれば、
位相ずれが低減され、当該増幅回路の安定性が改善され
る。
また、本発明による増幅回路の他の実施例は、前記駆
動手段の第１の出力端が増幅器の非反転入力端に接続さ
れ、この増幅器の反転入力端は当該増幅回路の出力端子
に接続され、かつ上記増幅器の出力端は前記第１の出力
トランジスタの制御端子に接続されていることを特徴と
している。この場合、上記増幅器は当該増幅回路の出力
端子から第１の出力トランジスタの制御端子への負帰還
路を構成するから、この出力トランジスタに起因する非
直線性が低減される。この負帰還は、本発明による増幅
回路においては第１の出力トランジスタが導通状態に維
持されることが保証されているから、いかなる駆動状態
においても働く。
また、本発明による増幅回路の他の実施例は、前記増
幅器が、各々が制御端子と第１主端子と第２主端子とを
具備する第16および第17のトランジスタを有する第４の
差動増幅器を具備してなり、前記第16のトランジスタの
制御端子は前記非反転入力端に接続され、前記第17のト
ランジスタの制御端子は前記反転入力端に接続され、か
つ前記第17のトランジスタの第１主端子が前記増幅器の
出力端と電流源とに接続されていることを特徴としてい
る。
また、本発明による増幅回路の他の実施例は、前記駆
動手段の第１の出力端が電圧フォロア回路の入力端に接
続され、この電圧フォロア回路の出力端が第３の容量に
よって前記第１の出力トランジスタの制御端子に接続さ
れていることを特徴としている。この場合、前記第３の
容量は、高い周波数において、信号が前記駆動手段から
第１の出力トランジスタの制御端子へ直接転送されるこ
とを保証し、これにより高い周波数において増幅器内で
発生する位相ずれを低減する。これによれば、増幅回路
の安定性が改善される。
本発明による増幅回路は、バイポーラトランジスタを
用いて好適に構成することができる。この場合には、前
記帰還手段は前記第１および第２の出力トランジスタを
介して流れる電流を、これら電流の調和平均値が略一定
値に維持されるように、制御する。この増幅回路は、し
かしながら、電界効果トランジスタを用いても構成する
ことができる。その場合には、前記帰還手段は前記第１
および第２の出力トランジスタを介して流れる電流を、
これらの電流の間に円を表す式に準じた関係を存在する
ごとくに制御する。
また、本発明による増幅回路の他の実施例において
は、第１および第２の出力トランジスタを同一導電性で
はなく逆導電性とする。この場合、この実施例は、前記
第６および第７のトランジスタが各々１個の第１主端子
を有し、前記第６のトランジスタの第１主端子が前記駆
動手段の第１の出力端に接続され、かつ前記第７のトラ
ンジスタの第１主端子が前記駆動手段の第２の出力端に
接続されていることを特徴とするようにしてもよい。こ
の実施例は、低電源電圧の場合に非常に好適である。こ
のような増幅回路は、更に、前記第１の電流測定手段が
第１主端子と第２主端子と制御端子とを具備する第８の
トランジスタを有し、該トランジスタの制御端子が前記
第１の出力トランジスタの制御端子に制御され、前記第
８のトランジスタの第２主端子が第１の抵抗により前記
第１の出力トランジスタの第２主端子に接続され、前記
第８のトランジスタの第２主端子が前記第１の測定電流
に対応した電圧を帯びる前記第１の点を構成する一方、
前記第２の電流測定手段が第１主端子と第２主端子と制
御端子とを具備する第９のトランジスタを有し、該トラ
ンジスタの制御端子が前記第２の出力トランジスタの制
御端子に接続され、前記第９のトランジスタの第２主端
子が第２の抵抗により前記第２の出力トランジスタの第
２主端子に接続され、前記第９のトランジスタの第１主
端子が第３の抵抗により第１の電源端子に接続され、前
記第９のトランジスタの第１主端子が前記第２の測定電
流に対応した電圧を帯びる前記第２の点を構成し、かつ
前記第５のトランジスタの第１主端子が第４の抵抗によ
り前記第１の電源端子に接続されていることを特徴とす
るようにしてもよい。この場合、第１の測定電流は前記
第１の抵抗を介して流れ、この抵抗の両端間の電圧が第
３のトランジスタの制御端子に直接印加される。また、
第２の測定電流は第３の抵抗によりそれに比例した電圧
に変換され、この電圧が第４のトランジスタの制御端子
に印加される。
また、本発明による増幅回路の他の実施例は、前記駆
動手段が、第１主端子と第２主端子と制御端子とを具備
する第10のトランジスタと、制御端子と２個の第１端子
と２個の第２主端子とを具備する第11のトランジスタと
を有してなる第３の差動増幅器を含み、前記第10のトラ
ンジスタの制御端子が前記駆動手段の第１の入力端子に
接続され、前記第11のトランジスタの制御端子が前記駆
動手段の第２の入力端子に接続され、かつ前記第11のト
ランジスタの２個の第２主端子が前記駆動手段の第１お
よび第２の出力端に各々接続されていることを特徴とす
る。この実施例は、更に、前記駆動手段の第１の入力端
子と前記第10のトランジスタの第１主端子との間に第１
の容量が設けられ、前記第２の出力トランジスタの制御
端子と当該増幅回路の出力端子との間に第２の容量が設
けられ、前記第１の出力トランジスタの制御端子と当該
増幅回路の出力端子との間に第３の容量が設けられてい
ることを特徴とするようにしてもよい。これらの容量
は、当該増幅回路の安定性を向上させる。
この増幅回路は、バイポーラトランジスタを用いて好
適に構成することができる。この場合、（負）帰還手段
は、第１および第２の出力トランジスタを介して流れる
電流を、これらの電流の調和平均値が略一定値に維持さ
れるように、制御する。この増幅回路は、勿論、バイポ
ーラトランジスタの代わりに電界効果トランジスタを用
いて構成することもできる。
［実施例］ 以下、本発明の実施例を図面を参照して詳細に説明す
る。
第１図は、本発明による増幅回路の第１実施例を示し
ている。この増幅回路は、第１の出力トランジスタＴ1
と第２の出力トランジスタＴ2とを有し、これらトラン
ジスタのコレクタ−エミッタ通路は第１の電源端子１と
第２の電源端子２との間に直列に設けられている。前記
トランジスタＴ1のエミッタと前記トランジスタＴ2のコ
レクタは、当該増幅回路の出力端子３に接続され、この
出力端子には負荷ＺLが接続される。
当該増幅回路は、更に、前記第１および第２の出力ト
ランジスタＴ1,T2をプッシュプル駆動するための駆動手
段10を有している。この駆動手段10は、２個のトランジ
スタＴ11およびＴ12を有する差動増幅器を具備してい
る。これらトランジスタＴ11,T12のエミッタは、共通点
に接続され、この共通点は電流ｌの電流源ｌ1により前
記電源端子２に接続されている。前記トランジスタＴ11
のベースは第１の入力端子４に接続され、この入力端子
には入力電圧Ｖinが印加される。この信号は、例えばμ
A741のような通常の構成の入力ステージから発生され
る。また、前記トランジスタＴ12のベースは、基準電圧
Ｖrefを帯びる第２の入力端子５に接続されている。前
記トランジスタＴ11のコレクタは前記駆動手段の第１の
出力端６に接続され、この第１の出力端は前記トランジ
スタＴ1のベースと、可変電流源ｌ5を構成するトランジ
スタＴ13のコレクタとに接続されている。同様に、前記
トランジスタＴ12のコレクタは同駆動手段10の第２の出
力端７に接続され、この第２の出力端は前記トランジス
タＴ2のベースと、可変電流源ｌ6を構成するトランジス
タＴ14のコレクタとに接続されている。
前記電流源ｌ5およびｌ6は、当該増幅回路をAB級に調
整すべく前記出力トランジスタＴ1およびＴ2を介して零
入力電流（Quiescent Current）を流しせしめる為の零
入力電流手段の一部を構成している。この零入力電流手
段は、トランジスタＴ3を有して構成された第１の電流
測定手段20を具備し、このトランジスタのベース−エミ
ッタ接合は、前記トランジスタＴ1のベース−エミッタ
接合に並列な第１の抵抗Ｒ1に直列に接続されている。
上記トランジスタＴ3のコレクタ電流は、前記トランジ
スタＴ1のコレクタ電流の尺度となるもので、トランジ
スタＴ1とＴ3とのエミッタ面積の比と、抵抗Ｒ1の抵抗
値とにより決まる。当該増幅回路の電力消費を極小化す
るために、上記トランジスタＴ3のエミッタ面積は、好
ましくは、トランジスタＴ1のエミッタ面積よりも充分
に小となるように選定される。前記抵抗Ｒ1はトランジ
スタＴ3の最大電流を安全な値に制限し、これによって
該トランジスタをトランジスタＴ1が完全導通した時に
損傷されることから防止する。ところで、上記抵抗Ｒ1
は理論的には削除することができることに注意すべきで
ある。前述した零入力電流手段は、更に、トランジスタ
Ｔ4が設けられた第２の電流測定手段30を有し、抵抗Ｒ2
に直列なこのトランジスタＴ4のベース−エミッタ接合
は、前記トランジスタＴ2のベース−エミッタ接合と並
列に接続されている。上記トランジスタＴ4のコレクタ
電流は、前記トランジスタＴ2を介して流れる電流の尺
度となる。前記零入力電流手段は、更に、負帰還手段40
を有し、この負帰還手段は、前記第１および第２の電流
測定手段20および30により供給される測定電流、すなわ
ち前記第１および第２の出力トランジスタＴ1およびＴ2
を介して流れる電流、の調和平均値をある基準値に略等
しくなるよう維持する。この負帰還手段40は、２個のト
ランジスタＴ5およびＴ6を有する第１の差動増幅器を具
備し、これらトランジスタのエミッタは共通点８に接続
されている。この共通点８は、電流2l0の電流源ｌ2によ
り前記第２の電源端子２に接続されている。上記トラン
ジスタＴ5のベース11は、ダイオードとして構成された
トランジスタＴ7を介して第１の電源端子１に接続され
る一方、トランジスタＴ3のコレクタに接続されてい
る。同様に、上記トランジスタＴ6のベース12は、ダイ
オードとして構成されたトランジスタＴ8を介して第１
の電源端子１に接続される一方、トランジスタＴ4のコ
レクタに接続されている。前記負帰還手段40は、更に、
電流ｌ0の電流源ｌ3を有して構成された基準回路を具備
し、この電流源ｌ3の出力端９は、ともにダイオードと
して構成されかつ直列に配列された２個のトランジスタ
Ｔ9およびＴ10を介して第１の電源端子１に接続されて
いる。前記負帰還手段40は、更に、ベース−エミッタ接
合が並列に配列された２個のトランジスタＴ13およびＴ
14と、ベース−エミッタ接合が並列に配列された２個の
トランジスタＴ15およびＴ16とを有してなる第２の差動
増幅器を具備している。これらトランジスタＴ13ないし
Ｔ16のエミッタは共通点に接続され、この共通点は電流
2lの電流源ｌ4により前記正の電源端子１に接続されて
いる。また、トランジスタＴ15およびＴ16の共通ベース
は、前記第１の差動増幅器（Ｔ5,T6）の共通点８に接続
されている。また、前記トランジスタＴ15およびＴ16の
コレクタは前記第２の電源端子２に接続されている。ま
た、トランジスタＴ13およびＴ14の共通ベースは、前記
電流源ｌ3の出力端９に接続されている。そして、トラ
ンジスタＴ13のコレクタは前記駆動手段10の第１の出力
端６に接続され、トランジスタＴ14のコレクタは同駆動
手段10の第２の出力端７に接続されている。なお、上記
トランジスタＴ13は可変電流源ｌ5を構成し、上記トラ
ンジスタＴ14は可変電流源ｌ6を構成している。
ここで、前記トランジスタＴ13,T14およびトランジス
タＴ15,T16は共にダブルコレクタを有する単一のトラン
ジスタに各々置換し得ることに注意すべきである。
上記構成の増幅回路の動作は以下のようになる。ま
ず、AB級への調整動作は出力トランジスタＴ1およびＴ2
のベースにコモンモード信号として作用し、一方増幅す
べき信号はこれらトランジスタのベースに差動モード信
号として作用する。ここで、前記負帰還手段40におい
て、トランジスタＴ5ないしＴ8により構成されるトラン
スリニア（Translinear）なループを識別することがで
きる。このループに関しては、次の式が成り立つ。
ここで、ＶBEは対応するトランジスタのベース−エミ
ッタ間電圧である。そして、トランジスタのベース−エ
ミッタ間電圧とコレクタ電流との間の既知の指数関数
と、前記トランジスタＴ5ないしＴ8が等しいエミッタ面
積を持つとの仮定とによれば、上記（１）式は、 ＩS1・ｌ0（１＋ａ）＝ｌS2・ｌ0（１−ａ） …（２） となる。ここで、ｌS1は第１の電流測定手段20により供
給されトランジスタＴ7を介して流れる第１の測定電流
であり、ｌS2は第２の電流測定手段30により供給されト
ランジスタＴ8を介して流れる第２の測定電流であり、
またal0はこれら第１および第２の測定電流ｌS1,lS2の
差により決まりトランジスタＴ5およびＴ6を介して流れ
る信号電流である。そして、上記（２）式から次の関係
が得られる。
または、 また、この負帰還手段40において、トランジスタＴ8,
T6,T16,T13,T10,T9からなる第２のトランスリニアなル
ープを識別することができる。このループに関しては、
次の式が成り立つ。
再び、トランジスタの既知の指数式と各トランジスタ
が等しいエミッタ面積を持つとの仮定とによれば、上記
式は次のようになる。
ここで、Zlは前記共通点８と９と間の電圧差により決
まりトランジスタＴ13およびＴ16を介して流れる信号電
流である。しかして が成り立つ。前記（３）式を代入すると上記（６）式
は、 または、 となる。
前記トランジスタＴ13のコレクタ電流ｌ5は、ｌ（１
＋Ｚ）/2に等しい。また、トランジスタＴ14はトランジ
スタＴ13と並列に配列されているから、該トランジスタ
Ｔ14のコレクタ電流ｌ6もｌ（１＋Ｚ）/2に等しい。
前記駆動手段10の入力端子４に入力電圧Ｖinがない場
合は、電流源ｌ1の電流ｌはトランジスタＴ11とＴ12と
に等しく分配されるから、l/2なる直流電流がこれらト
ランジスタの各々に流れる。これらの直流電流は、トラ
ンジスタＴ13およびＴ14を介して流れる直流電流l/2に
より相殺される。結果として、Zl/2なる電流が前記出力
端６を介してトランジスタＴ1のベースに流れ、また同
じ大きさの電流Zl/2が前記出力端７を介してトランジス
タＴ2のベースに流れる。したがって、結果として第１
およびこれと等しい第２の測定電流ｌS1およびｌS2が得
られるような零入力電流がトランジスタＴ1およびＴ2を
介して流れる。この場合、トランジスタＴ1およびＴ
2は、これらの測定電流により決まる共通点８の電圧が
共通点９の基準電圧に等しくなるように駆動される。そ
して、トランジスタＴ1およびＴ2を介して流れる零入力
電流の値に関しては、以下のことが成り立つ。まず、ト
ランジスタＴ1およびＴ2の電流増幅率は非常に大きい。
このことは、それらのベース電流Zl/2は非常に小さく略
零と仮定し得ることを意味する。前記電流ｌS1と電流ｌ
S2とが等しいとすると、前記（７）式または（８）式か
ら、入力電圧Ｖinがない場合に流れる測定電流に関し
て、 ｌS1＝ｌS2＝ｌ0 …（９） が成り立つ。
比較的小さな電流に関しては、抵抗Ｒ1およびＲ2の各
両端間の電圧はトランジスタＴ3およびＴ4のベース−エ
ミッタ間電圧に対しては小さい。また、トランジスタＴ
1,T3およびトランジスタＴ2,T4のエミッタ面積の各比が
Ｎの場合、トランジスタＴ1およびＴ2を介して流れる零
入力電流の値に関しては、 ｌT1＝ｌT2＝Nl0 …（10） が成り立つ。
前記入力端子４における入力電圧Ｖinが入力端子５に
おける基準電圧Ｖrefよりも小さい場合は、トランジス
タＴ12の電流は増加し、トランジスタＴ11の電流は減少
する。結果として、トランジスタＴ1のベース電流は増
加しトランジスタＴ2のベース電流は減少するので、ト
ランジスタＴ1は益々オンとなり、トランジスタＴ2は益
々オフとなる。結果として、トランジスタＴ3を介して
流れる測定電流ｌS1は増加し、トランジスタＴ4を介し
て流れる測定電流ｌS2は減少する。したがって、トラン
ジスタＴ7のベース−エミッタ接合間の電圧は増加し、
トランジスタＴ8のベース−エミッタ接合間の電圧は減
少する。かくして、既に比較的小電流状態にあるトラン
ジスタＴ5はオフとなるので、トランジスタＴ6はエミッ
タフォロアとして振舞い出す。したがって、前記共通点
８における電圧は増加するので、トランジスタＴ15およ
びＴ16はより少ない電流を流すようになり、一方トラン
ジスタＴ13およびＴ14はより多くの電流を流すようにな
る。結果として、トランジスタＴ1およびトランジスタ
Ｔ2の両ベース電流が増加する。このようにして、測定
電流ｌS2、したがってトランジスタＴ2を介して流れる
零入力電流は、トランジスタＴ1のオン状態の程度に無
関係に、ある良好に規定された残留値に制御される。一
方、トランジスタＴ2を駆動する場合も、トランジスタ
Ｔ1の零入力電流は、同様にして、同じような残留値に
制御される。
トランジスタＴ1およびＴ2のベース電流を無視した場
合、前記第（７）式からは電流ｌT1および電流ｌT2が次
の式で決まることが分かる。
上記式からは、前記負帰還手段40が前記トランジスタ
Ｔ1およびＴ2を介して流れる電流の調和平均値をある基
準値に等しい値に制御することが解る。第2a図は、上記
（11）式によって決まる電流ｌT1とｌT2との間の関係を
グラフとして示している。また、第2b図は、トランジス
タＴ1およびＴ2を介して流れる電流ｌT1およびｌT2の波
形を当該増幅回路の出力端子３における電圧Ｖ0の関数
として示している。またこの図には、比較のために、既
知の回路におけるこれらの電流の波形を破線で示してあ
る。この図から明らかなように、非駆動側の出力トラン
ジスタの残留電流が一定値に制御されることが解る。そ
して、前記（11）式から、この残留電流は、 で与えられる。このようにこの実施例では、残留電流
は、入力信号がない場合の零入力電流の半分に等しい。
この残留電流のため、非駆動側のトランジスタはいつも
一部オン状態となっており、したがってオフとなるのが
防止される。結果として、クロスオーバ歪が低減され
る。また、出力トランジスタのベース−エミッタ間電圧
の変動は小さいので、それに起因する歪も小さい。ま
た、第１の出力トランジスタＴ1は常時オンとなってい
るので、このトランジスタの、したがって当該増幅回路
全体の出力インピーダンスの変化は小さく、したがって
それによる出力信号の歪も小さい。更に、非駆動側の出
力トランジスタを介して流れる残留電流は正確に固定さ
れており従って略一定なので、非駆動側出力トランジス
タにおける電力消費も略一定である。ここで、出力トラ
ンジスタを介して流れる電流の前記調和平均値、すなわ
ち前記残留電流は、エミッタ面積の比およびバイアス電
流のうちの少なくとも一方を異なる値に選択することに
より異なる値に制御することができることに注意すべき
である。さらに、前記（12）式における1/2の係数は、
前述したトランスリニアなループにおけるトランジスタ
に異なるエミッタ面積を与えることにより変更すること
ができる。
第３図は、本発明による増幅回路の第２実施例を示
し、この図において第１図と同一部分には同一の符号を
付してある。この第２実施例では、出力トランジスタＴ
1がトランジスタＴ20とダーリントン接続となってお
り、このトランジスタＴ20のコレクタはトランジスタＴ
1のコレクタに接続され、エミッタはトランジスタＴ1の
ベースに接続されるとともに電流源ｌ7により第２の電
源端子２に接続されている。上記トランジスタＴ20のベ
ースは、後述するごとく、駆動手段10の第１の出力端６
に接続される。同様に、出力トランジスタＴ2はトラン
ジスタＴ22とダーリントン接続となっており、このトラ
ンジスタＴ22のエミッタは電流源ｌ9により第２の電源
端子２に接続されている。このトランジスタＴ22のベー
スは、トランジスタＴ23と電流源ｌ10とを有する電圧フ
ォロワにより駆動されるようになっている。また、トラ
ンジスタＴ23のベースは前記駆動手段10の第２の出力端
７に接続されている。
前記トランジスタＴ1とＴ20およびＴ2とＴ22のダーリ
ントン接続は、非常に大きな電流利得を保証し、結果と
してトランジスタＴ20とＴ22のベース電流が非常に小さ
くなることを保証する。
第３図の実施例では、前記駆動手段10の第１の出力端
６が増幅器50の非反転入力端に接続され、同増幅器50の
反転入力端は当該増幅回路の出力端子３に接続されてい
る。また、増幅器50の出力端は前記トランジスタＴ20の
ベースに接続されている。この増幅器50は、前記ダーリ
ントン接続（Ｔ1,T20）への負帰還を保証する。この負
帰還は、出力トランジスタＴ1の非直線性による出力電
圧の歪を低減させる結果となるので、前記出力端子３に
おける電圧Ｖ0は前記駆動手段10の出力端６における電
圧に正確に追従する。また、トランジスタＴ1は本発明
による零入力電流制御の結果常にオン状態となるから、
上記負帰還は、いかなる状況においても正確に動作し続
ける。
第４図は、本発明による増幅回路の第３実施例を示
し、この図において、第３図に示した各部と同一の部分
には同一の符号を付してある。この実施例においては、
当該増幅回路が通常の入力増幅器により駆動される場合
に周知のように利得を安定化させるような周波数補償容
量Ｃ1が、当該増幅回路の入力端子４と駆動手段10の第
１の出力端６との間に設けられている。上記入力端子４
はトランジスタＴ30のベースにも接続され、このトラン
ジスタＴ30のコレクタは電源端子１に接続され、エミッ
タは電流源ｌ11により電源端子２に接続されると共に容
量Ｃ2により前記駆動手段10の第２の出力端７に接続さ
れている。上記容量Ｃ2は、周波数が高い場合に、入力
電圧Ｖinが電圧フォロア用トランジスタＴ30を介して直
接トランジスタＴ23のベースに印加されるのを保証す
る。この動作は、位相マージンを広げ、したがって該増
幅回路の安定性を高める。また、上記容量Ｃ1およびＣ2
は、前述した零入力電流を制御する制御ループを安定化
させる。これは、これら容量がこのループに優勢な極を
設けるよう作用するからである。
この実施例においては、増幅器50は２個のトランジス
タＴ40およびＴ41を有する差動増幅器を具備して構成さ
れ、これらトランジスタのエミッタは共通点に接続さ
れ、この共通点は電流源ｌ12を介して電源端子２に接続
されている。上記トランジスタＴ40のベースは前記駆動
手段10の第１の出力端６に接続され、トランジスタＴ41
のベースは当該増幅回路の出力端子３に接続されてい
る。トランジスタＴ40のコレクタは電源端子１に直接接
続され、一方トランジスタＴ41のコレクタは電流源ｌ13
により正電源端子１に接続されると共に増幅器50の出力
端15に接続されている。この出力端15はトランジスタＴ
20のベースに接続されている。前記駆動手段10の第１の
出力端６はトランジスタＴ42のベースにも接続され、こ
のトランジスタＴ42のコレクタは第１の電源端子１に接
続され、エミッタは電流源ｌ8により第２の電源端子２
に接続されると共に容量Ｃ3により増幅器50の出力端15
に接続されている。この場合、増幅器50が大きな位相ず
れをおこすような領域では、容量Ｃ3が前記第１の出力
端６における信号がトランジスタＴ20のベースに直接印
加されるのを保証する。トランジスタＴ40のベースとエ
ミッタとの間にはダイオードＤ1が設けられ、前記容量
Ｃ3にはダイオードＤ2が並列に設けられている。これら
のダイオードは、速いステップ状の信号（過渡状態）の
場合に、増幅器（Ｔ40,T41）が過剰駆動されるのを防止
する。
第５図は、本発明による増幅回路の第４実施例を示
し、この図において第１図の各部と同一の部分には同一
の符号を付してある。この実施例は、バイポーラトラン
ジスタの代わりに電界効果トランジスタを有している。
この第５図における負帰還手段40においても、２つの
トランスリニアなループを識別することができる。この
場合、トランジスタＴ5ないしＴ8を有する第１のループ
に関しては、次の式が成り立つ。
ここで、ＶGSは対応するトランジスタのゲート−ソー
ス間電圧である。また、トランジスタＴ8,T6,T16,T13,T
10,T9を有してなる第２のループに関しては、次の式が
成り立つ。
この実施例においては、上記負帰還ループにおける強
力な負帰還のため、第２の差動増幅器（Ｔ13ないし
Ｔ16）が常に平衡状態にあると仮定することができるか
ら、次式が成り立つ。
また、前記第２のトランスリニアなループに関して
は、 各トランジスタが同一であるとして、MOSトランジス
タのドレイン−ソース電流ｌDとゲート−ソース間電圧
ＶGSとの間の２次関係 lD＝1/2β（ＶGS−ＶT）2 …（16） （ここで、βは幾何学的因子、またＶTはトランジス
タのしきい電圧である。）を用いると、上記（13）式お
よび（15）式は以下のように書き換えることができる。
なお、上記式において、ｌ0（１＋ａ）はトランジス
タＴ5を介して流れる電流、またｌ0（１−ａ）はトラン
ジスタＴ6を介して流れる電流である。
さらに、上記（17）式は、以下のように書き換えるこ
とができる。
そして、これら式を加算して書き換えることにより、
測定電流ｌS1とｌS2との間の関係が次のように得られ
る。
上記式は、その1/4が有効な円の軌跡を描く。第6a図
は、前記測定電流ｌS1とｌS2との間のこの関係を示して
いる。
電流ｌS1がｌS2と等しい場合には、上記（20）式か
ら、入力信号がない場合のこれら測定電流に対する次式
が得られる。
ｌS1＝ｌS2＝ｌ0 …（21） 比較的小さな電流に対しては、抵抗Ｒ1およびＲ2の各
両端間の電圧は、トランジスタＴ3およびＴ4の各ゲート
−ソース間電圧に比較して小さい。したがって、トラン
ジスタＴ1とＴ3およびトランジスタＴ2とＴ4の各長さ幅
比がＮに等しいとすると、トランジスタＴ1およびＴ2に
流れる零入力電流に関して次式が成り立つ。
ｌT1＝ｌT2＝Nl0 …（22） また、前記（20）式からは、例えば前記トランジスタ
Ｔ1を駆動するときにトランジスタＴ2の零入力電流が次
式により与えられる残留値に制御されることが解る。
一方、トランジスタＴ2を駆動するときも、トランジ
スタＴ1を介して流れる零入力電流が同様にして同様の
残留電流に制御される。第6b図には、出力トランジスタ
Ｔ1およびＴ2を介して流れる零入力電流の波形が、当該
増幅回路の出力電圧の関数として示されている。このよ
うに、この実施例における残留電流は、入力信号がない
場合の零入力電流の約0.35倍に等しくなる。このこと
は、バイポーラトランジスタの実施例の場合と同様に、
非駆動側の出力トランジスタがオフとなり、それにより
歪の原因となるのを防止することを意味する。
次に、第７図は、本発明による増幅回路の第５実施例
を示している。この実施例は、前述した各実施例と異な
り、同一の導電性ではなく逆導電性の出力トランジスタ
を有している。すなわち、この増幅回路は、PNP出力ト
ランジスタＴ1とNPN出力トランジスタＴ2とを有し、こ
れらトランジスタのコレクタ−エミッタ通路は第１の電
源端子１と第２の電源端子２との間に直列に接続されて
いる。また、トランジスタＴ1およびＴ2のコレクタは、
当該増幅回路の出力端子３に接続されている。
上記トランジスタＴ1およびＴ2は、駆動手段10により
同相で駆動される。この手段は、トランジスタＴ11と、
２つのトランジスタＴ12およびＴ13とを具備する差動増
幅器を有し、これらトランジスタの共通エミッタは電流
2lの電流源ｌ1により前記電源端子２に接続されてい
る。トランジスタＴ11のベースは、入力信号Ｖinが印加
される入力端子４に接続され、この信号Ｖinは例えば通
常の入力ステージから供給される。また、トランジスタ
Ｔ12およびＴ13の共通ベースは、基準電圧Ｖrefを帯び
る第２の入力端子５に接続されている。トランジスタＴ
12のコレクタは、駆動手段10の第１の出力端６に接続さ
れ、この出力端はトランジスタＴ1のベースに接続され
ている。また、トランジスタＴ13のコレクタは、同駆動
手段の第２の出力端７に接続され、この出力端はトラン
ジスタＴ2のベースに接続されている。
また、この増幅回路には、トランジスタＴ1およびＴ2
を介して流れる零入力電流を制御するための零入力電流
手段が設けられている。この手段は、PNPトランジスタ
Ｔ3を有する第１の電流測定手段20を具備している。こ
のトランジスタＴ3のベース−エミッタ接合は抵抗値Ｒ
の抵抗Ｒ1と直列になって、トランジスタＴ1のベース−
エミッタ接合に並列に設けられている。トランジスタＴ
3と抵抗Ｒ1とを介して流れる電流は、トランジスタＴ1
を介して流れる電流の尺度となる。また、消費電力を極
小化するために、トランジスタＴ3のエミッタ面積は、
トランジスタＴ1のものよりも非常に小となるように選
定される。また、抵抗Ｒ1は、トランジスタＴ3を介して
流れる電流の最大値を制限し、トランジスタＴ1が完全
に導通した時に損傷されるのを防止する。前記零入力電
流手段は、更に、トランジスタＴ4を具備する第２の電
流測定手段30を有している。このトランジスタＴ4のベ
ース−エミッタ接合は抵抗値Ｒの抵抗Ｒ2と直列になっ
て、トランジスタＴ2のベース−エミッタ接合に並列に
接続されている。この場合、トランジスタＴ4のコレク
タ電流は、トランジスタＴ2を介して流れる電流の尺度
となる。そして、この電流は抵抗値Ｒの抵抗Ｒ3により
それに比例した電圧に変換される。
前記零入力電流手段は、更に、２つのトランジスタＴ
5およびＴ6を具備する第１の差動増幅器を有してなる負
帰還手段40を含む。上記トランジスタＴ5およびＴ6のエ
ミッタは、共通点８に接続され、この共通点は電流ｌ0
の電流源ｌ2によって、第２の電源端子２に接続されて
いる。トランジスタＴ5のベース11はトランジスタＴ3の
エミッタに接続され、トランジスタＴ6のベース12はト
ランジスタＴ4のコレクタに接続されている。この負帰
還手段は、更に、基準回路を有している。この基準回路
は、ダイオードとして構成されたトランジスタＴ10と、
抵抗値Ｒの抵抗Ｒ4との直列接続を有し、この直列接続
には電流ｌ0の電流源ｌ3が接続されている。負帰還手段
40は、更に、２つのトランジスタＴ15およびＴ16を具備
する第２の差動増幅器を有してなっている。これらトラ
ンジスタのエミッタは共通点に接続され、この共通点は
電流ｌの電流源ｌ4によって正電源端子１に接続されて
いる。トランジスタＴ15のベースは前記差動増幅器（Ｔ
5,T6）の共通点８に接続され、トランジスタＴ16のベー
スはトランジスタＴ10のエミッタに接続されている。
上記構成の増幅回路の動作は次のようになる。まず、
負帰還手段40において、２つのループが識別できる。こ
こで、抵抗Ｒ1およびＲ4と、トランジスタＴ5、Ｔ15、
Ｔ16、Ｔ10とからなるループと、抵抗Ｒ3およびＲ4と、
トランジスタＴ6、Ｔ15、Ｔ16、Ｔ10とからなるループ
とについては、差動増幅器（Ｔ15,T16）が負帰還のため
平衡状態にあるとすれば、以下の式が成り立つ。
ここで、ｌS1は抵抗Ｒ1を介して流れる電流であり、
ｌS2は抵抗Ｒ3を介して流れる電流である。
また、トランジスタＴ1およびＴ2を介して流れる電流
ｌT1およびｌT2と、測定電流ｌS1およびｌS2との間の関
係は、以下の式で与えられる。
トランジスタのベース−エミッタ間電圧とコレクタ電
流の間の既知の関係によれば、前記式（24）および（2
5）に関して以下の式が成り立つ。
ここで、ｌSPは飽和電流を示す。
上述した各式から、トランジスタＴ5およびＴ6を介し
て流れる電流を求めるための以下の関係が得られる。
更に、 ｌT5＋ｌT6＝ｌ0 …（32） が成り立つ。
上記（32）式を（30）および（31）式と組み合わせる
と、測定電流ｌS1とｌS2との間の関係を示す次式が求め
られる。
前記（26）および（27）式をこの式に代入すると、出
力電流ｌT1およびｌT2の関係が得られる。しかしなが
ら、この式は簡素な解析関係を示さない。出力電流の当
該増幅回路の出力電圧Ｖ0の関数としての波形は第８図
に示されている。
入力信号がない場合のトランジスタＴ1およびＴ2の零
入力電流は同じように大きいので、ｌS1＝ｌS2が成り立
つ。したがって、前記（33）式から、 ｌS1＝ｌS2＝ｌ0＋ＶT/R・ln2 …（33A） が、得られる。
前記（26）および（27）を用いると、トランジスタＴ
1およびＴ2の零入力電流の値を求めるものとして、次式
が得られる。
他方の出力トランジスタが駆動されているときの出力
トランジスタの残留電流を計算するために、駆動側の出
力トランジスタの測定電流（例えばｌS2）を（33）式に
おいては、非常に大きな値であると仮定する。この場
合、測定電流に関しては、 ｌS1＝ｌ0 …（35） が、成り立つ。
また、前記（26）式によれば、出力トランジスタＴ1
を介して流れる残留電流に関して、次式が成り立つ。
上記（36）式を（34）式と比較すると、ｌ0Ｒ＞ＶTが
成り立てば、残留電流は、入力信号がない場合の零入力
電流の略２倍であることが解る。したがって、この実施
例における増幅回路の制御動作は第１図に示した増幅回
路のものと略等しいことになる。なお、第７図の増幅回
路においては、容量Ｃ1がトランジスタＴ11のベースと
コレクタとの間に、容量Ｃ2がトランジスタＴ2のベース
とコレクタとの間に、また容量Ｃ3がトランジスタＴ1の
ベースとコレクタとの間に、各々設けられている。これ
らの容量は、第４図の実施例における容量Ｃ1、Ｃ2、Ｃ
3の機能と同じ機能を満たしている。また、この実施例
においても非駆動側の出力トランジスタの残留電流は一
定の値に制御されるから、高調波歪の発生が防止され
る。
また、第７図に示した実施例をバイポーラトランジス
タの代わりに電界効果トランジスタを有して構成しても
よいことは、明かである。
なお、本発明は上述した各実施例のみに限定されるも
のではないことに注意すべきである。例えば、前述した
第１および第２の電流測定手段は、第１および第２の出
力トランジスタを介して流れる電流の尺度となる電流を
発生するものである限り、他のいかなる構成のものであ
ってもよい。また、駆動手段も、第１および第２の出力
トランジスタをプッシュプルモードで駆動するものであ
れば、いかなる構成のものでもよい。また、本発明によ
る増幅回路の実施例は、完全にバイポーラトランジスタ
のみによって構成されたものであっても、または完全に
ユニポーラトランジスタのみによって構成されたもので
あってもよい。また、本増幅回路をユニポーラトランジ
スタとバイポーラトランジスタの両方で構成しても勿論
よい。
【図面の簡単な説明】
第１図は、本発明による増幅回路の第１実施例の回路
図、 第2a図は、本発明による増幅回路の出力トランジスタを
介して流れる電流の関係を示すグラフ、 第2b図は、本発明による増幅回路の出力トランジスタを
介して流れる電流を同増幅回路の出力電圧の関数として
示す波形図、 第３図は、本発明による増幅回路の第２実施例の回路
図、 第４図は、本発明による増幅回路の第３実施例の回路
図、 第５図は、本発明による増幅回路の第４実施例の回路
図、 第6a図は、第５図に示した増幅回路における測定電流間
の関係を示すグラフ、 第6b図は、第５図に示した増幅回路における零入力電流
の波形を該回路の出力電圧の関数として示す波形図、 第７図は、本発明による増幅回路の第５実施例の回路
図、 第８図は、第７図に示した増幅回路における出力トラン
ジスタの電流の波形を該回路の出力電圧の関数として示
す波形図である。 １……第１の電源端子、２……第２の電源端子、３……
出力端子、４……駆動手段の第１の入力端子、５……駆
動手段の第２の入力端子、６……駆動手段の第１の出力
端、７……駆動手段の第２の出力端、８……第１の差動
増幅器の共通点、９……第２の電流源の出力端、10……
駆動手段、20……第１の電流測定手段、30……第２の電
流測定手段、40……負帰還手段、ｌ2……第１の電流
源、ｌ3……第２の電流源、Ｒ1……第１の抵抗、Ｒ2…
…第２の抵抗、Ｒ3……第３の抵抗、Ｒ4……第４の抵
抗、Ｃ1……第１の容量、Ｃ2……第２の容量、Ｃ3……
第３の容量、Ｄ2……第１のダイオード、Ｄ1……第２の
ダイオード、Ｔ1……第１の出力トランジスタ、Ｔ2……
第２の出力トランジスタ、Ｔ3ないしＴ6,T11ないし
Ｔ16,T20,T22,T23,T30,T40ないしＴ42……トランジス
タ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−53008（ＪＰ，Ａ)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】各々が第１主端子と第２主端子と制御端子
    とを有し、かつそれらの主電流通路が２つの電源端子の
    間に直列に介挿されると共に負荷に接続するための当該
    増幅回路の出力端子にも接続された第１および第２の出
    力トランジスタと、 入力信号を印加するための第１の入力端子と、第２の入
    力端子と、前記第１の出力トランジスタの制御端子に接
    続された第１の出力端と、前記第２の出力トランジスタ
    の制御端子に接続された第２の出力端とを有し、前記第
    １および第２の出力トランジスタを駆動するための駆動
    手段と、 前記第１および第２の出力トランジスタを介して零入力
    電流を流しせしめる零入力電流手段であって、前記第１
    および第２の出力トランジスタを介して流れる電流の尺
    度となる第１および第２の測定電流を各々発生する第１
    および第２の電流測定手段と、前記第１および第２の出
    力トランジスタを介して流れる前記零入力電流を前記第
    １および第２の測定電流に基づいて制御する帰還手段と
    を具備してなる零電流手段と、 を具備する増幅回路において、 前記帰還手段が、 各々が第１主端子と第２主端子と制御端子とを具備する
    第３および第４のトランジスタを有する第１の差動増幅
    器であって、これらトランジスタの前記第２主端子は第
    １の電流源に結合された共通点に接続され、前記第３の
    トランジスタの制御端子は前記第１の測定電流に対応し
    た電圧を帯びる第１の点に接続され、かつ前記第４のト
    ランジスタの制御端子は前記第２の測定電流に対応した
    電圧を帯びる第２の点に接続された第１の差動増幅器
    と、 第２主端子と第１主端子とこの第１主端子に接続された
    制御端子とを具備する第５のトランジスタと、この第５
    のトランジスタに接続された第２の電流源と、を有する
    基準回路と、 各々が制御端子と少なくとも１個の第１主端子と少なく
    とも１個の第２主端子とを具備する第６および第７のト
    ランジスタを有する第２の差動増幅器であって、前記第
    ６のトランジスタの制御端子が前記第５のトランジスタ
    の第２主端子に結合され、前記第７のトランジスタの制
    御端子が前記第１の差動増幅器の前記共通点に接続さ
    れ、かつ前記第６および／または第７のトランジスタの
    第１主端子が前記駆動手段の第１および第２の出力端に
    接続された第２差動増幅器と、 を具備することを特徴とする増幅回路。
  2. 【請求項２】前記第１の出力トランジスタと第２の出力
    トランジスタとが同一導電性であり、前記第６および第
    ７のトランジスタが各々２個の第１主端子を有し、かつ
    前記第６のトランジスタの２個の第１主端子のうちの一
    方の第１主端子が前記駆動手段の前記第１の出力端に接
    続され、該第６のトランジスタの他方の第１主端子が前
    記駆動手段の前記第２の出力端に接続されていることを
    特徴とする請求項１に記載の増幅回路。
  3. 【請求項３】前記第１の電流測定手段が第１主端子と第
    ２主端子と制御端子とを具備する第８のトランジスタを
    有し、該トランジスタの制御端子と第２主端子が前記第
    １の出力トランジスタの制御端子と第２主端子に各々接
    続される一方、前記第２の電流測定手段が第１主端子と
    第２主端子と制御端子とを具備する第９のトランジスタ
    を有し、該トランジスタの制御端子と第２主端子が前記
    第２の出力トランジスタの制御端子と第２主端子に各々
    接続されていることを特徴とする請求項１または２に記
    載の増幅回路。
  4. 【請求項４】前記第８のトランジスタの第２主端子が第
    １の抵抗により前記第１の出力トランジスタの第２主端
    子に接続される一方、前記第９のトランジスタの第２主
    端子が第２の抵抗によって前記第２の出力トランジスタ
    の第２主端子に接続されていることを特徴とする請求項
    ３に記載の増幅回路。
  5. 【請求項５】前記第８のトランジスタの第１主端子が第
    １主端子と第２主端子と制御端子とを具備する第10のト
    ランジスタにより第１の電源端子に接続され、この第10
    のトランジスタの第１主端子と制御端子とが接続され、
    この第10のトランジスタの第２主端子が前記第１の測定
    電流に対応した電圧を帯びる前記第１の点を構成する一
    方、前記第９のトランジスタの第１主端子が第１主端子
    と第２主端子と制御端子とを具備する第11のトランジス
    タにより前記第１の電源端子に接続され、この第11のト
    ランジスタの第１主端子と制御端子とが接続され、この
    第11のトランジスタの第２主端子が前記第２の測定電流
    に対応した電圧を帯びる前記第２の点を構成し、かつ前
    記第５のトランジスタの第１主端子が第１主端子と第２
    主端子と制御端子とを具備する第12のトランジスタによ
    って前記第１の電源端子に接続され、この第12トランジ
    スタの第１主端子と制御端子とが接続されていることを
    特徴とする請求項３または４に記載の増幅回路。
  6. 【請求項６】前記駆動手段が、各々が第１主端子と第２
    主端子と制御端子とを具備する第13および第14のトラン
    ジスタを有してなる第３の差動増幅器を含み、前記第13
    のトランジスタの制御端子と第１主端子が前記駆動手段
    の第１の入力端子と第１の出力端に各々接続され、前記
    第14のトランジスタの制御端子と第１主端子が前記駆動
    手段の第２の入力端子と第２の出力端に各々接続されて
    いることを特徴とする請求項１ないし５のいずれかの項
    に記載の増幅回路。
  7. 【請求項７】前記駆動手段の第１の入力端子と第１の出
    力端との間に第１の容量が設けられていることを特徴と
    する請求項６に記載の増幅回路。
  8. 【請求項８】前記駆動手段の第１の入力端子が電圧フォ
    ロアとして構成された第15のトランジスタの入力端に接
    続され、この電圧フォロアの出力端が第２の容量によっ
    て前記駆動手段の第２の出力端に接続されていることを
    特徴とする請求項６または７に記載の増幅回路。
  9. 【請求項９】前記駆動手段の第１の出力端が増幅器の非
    反転入力端に接続され、この増幅器の反転入力端は当該
    増幅回路の出力端子に接続され、かつ上記増幅器の出力
    端は前記第１の出力トランジスタの制御端子に接続され
    ていることを特徴とする請求項２ないし８のいずれかの
    項に記載の増幅回路。
  10. 【請求項１０】前記増幅器が、各々が制御端子と第１主
    端子と第２主端子とを具備する第16および第17のトラン
    ジスタを有する第４の差動増幅器を具備してなり、前記
    第16のトランジスタの制御端子は前記非反転入力端に接
    続され、前記第17のトランジスタの制御端子は前記反転
    入力端に接続され、かつ前記第17のトランジスタの第１
    主端子が前記増幅器の出力端と電流源とに接続されてい
    ることを特徴とする請求項９に記載の増幅回路。
  11. 【請求項１１】前記駆動手段の第１の出力端が電圧フォ
    ロア回路の入力端に接続され、この電圧フォロア回路の
    出力端が第３の容量によって前記第１の出力トランジス
    タの制御端子に接続されていることを特徴とする請求項
    ９または10に記載の増幅回路。
  12. 【請求項１２】前記第３の容量には第１のダイオードが
    並列に設けられ、前記第16のトランジスタの第２主端子
    と制御端子との間には第２のダイオードが設けられてい
    ることを特徴とする請求項11に記載の増幅回路。
  13. 【請求項１３】前記各トランジスタがバイポーラトラン
    ジスタであることを特徴とする請求項２ないし12のいず
    れかの項に記載の増幅回路。
  14. 【請求項１４】前記各トランジスタが電界効果トランジ
    スタであることを特徴とする請求項２ないし６のいずれ
    かの項に記載の増幅回路。
  15. 【請求項１５】前記第１の出力トランジスタと第２の出
    力トランジスタとが逆導電性であり、前記第６および第
    ７のトランジスタが各々１個の第１主端子を有し、前記
    第６のトランジスタの第１主端子が前記駆動手段の第１
    の出力端に接続され、かつ前記第７のトランジスタの第
    １主端子が前記駆動手段の第２の出力端に接続されてい
    ることを特徴とする請求項１に記載の増幅回路。
  16. 【請求項１６】前記第１の電流測定手段が第１主端子と
    第２主端子と制御端子とを具備する第８のトランジスタ
    を有し、該トランジスタの制御端子が前記第１の出力ト
    ランジスタの制御端子に接続され、前記第８のトランジ
    スタの第２主端子が第１の抵抗により前記第１の出力ト
    ランジスタの第２主端子に接続され、前記第８のトラン
    ジスタの第２主端子が前記第１の測定電流に対応した電
    圧を帯びる前記第１の点を構成する一方、前記第２の電
    流測定手段が第１主端子と第２主端子と制御端子とを具
    備する第９のトランジスタを有し、該トランジスタの制
    御端子が前記第２の出力トランジスタの制御端子に接続
    され、前記第９のトランジスタの第２主端子が第２の抵
    抗により前記第２の出力トランジスタの第２主端子に接
    続され、前記第９のトランジスタの第１主端子が第３の
    抵抗により第１の電源端子に接続され、前記第９のトラ
    ンジスタの第１主端子が前記第２の測定電流に対応した
    電圧を帯びる前記第２の点を構成し、かつ前記第５のト
    ランジスタの第１主端子が第４の抵抗により前記第１の
    電源端子に接続されていることを特徴とする請求項15に
    記載の増幅回路。
  17. 【請求項１７】前記駆動手段が、第１主端子と第２主端
    子と制御端子とを具備する第10のトランジスタと、制御
    端子と２個の第１主端子と２個の第２主端子とを具備す
    る第11のトランジスタとを有してなる第３の差動増幅器
    を含み、前記第10のトランジスタの制御端子が前記駆動
    手段の第１の入力端子に接続され、前記第11のトランジ
    スタの制御端子が前記駆動手段の第２の入力端子に接続
    され、かつ前記第11のトランジスタの２個の第２主端子
    が前記駆動手段の第１および第２の出力端に各々接続さ
    れていることを特徴とする請求項１または15または16に
    記載の増幅回路。
  18. 【請求項１８】前記駆動手段の第１の入力端子と前記第
    10のトランジスタの第１主端子との間に第１の容量が設
    けられていることを特徴とする請求項17に記載の増幅回
    路。
  19. 【請求項１９】前記第２の出力トランジスタの制御端子
    と当該増幅回路の出力端子との間に第２の容量が設けら
    れ、前記第１の出力トランジスタの制御端子と当該増幅
    回路の出力端子との間に第３の容量が設けられているこ
    とを特徴とする請求項16または17または18に記載の増幅
    回路。
  20. 【請求項２０】前記各トランジスタがバイポーラトラン
    ジスタであることを特徴とする請求項15ないし19のいず
    れかの項に記載の増幅回路。
JP63238615A 1987-09-23 1988-09-22 増幅回路 Expired - Lifetime JP2522998B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8702262 1987-09-23
NL8702262 1987-09-23

Publications (2)

Publication Number Publication Date
JPH01106604A JPH01106604A (ja) 1989-04-24
JP2522998B2 true JP2522998B2 (ja) 1996-08-07

Family

ID=19850646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63238615A Expired - Lifetime JP2522998B2 (ja) 1987-09-23 1988-09-22 増幅回路

Country Status (7)

Country Link
US (2) US4857861A (ja)
EP (1) EP0309063B1 (ja)
JP (1) JP2522998B2 (ja)
KR (1) KR970005291B1 (ja)
AT (1) ATE83342T1 (ja)
DE (1) DE3876564T2 (ja)
HK (1) HK70794A (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992756A (en) * 1989-06-12 1991-02-12 Siemens Corporate Research, Inc. Low offset transconductance amplifier in an analog electronic cochlea
FR2651623A1 (fr) * 1989-09-01 1991-03-08 Radiotechnique Compelec Circuit integre presentant une detection d'etat de saturation.
JP2547863B2 (ja) * 1989-10-06 1996-10-23 東芝マイクロエレクトロニクス株式会社 ソースカップルドｆｅｔロジック形出力回路
US5229721A (en) * 1992-04-06 1993-07-20 Plantronics, Inc. Micropower amplifier/transducer driver with signal expansion
US5389894A (en) * 1992-09-03 1995-02-14 Sgs-Thomson Microelectronics, Inc. Power amplifier having high output voltage swing and high output drive current
DE69414820T2 (de) * 1994-02-28 1999-04-15 St Microelectronics Srl Ausgangsstufe insbesondere für integrierte Verstärker mit aussen verbundenen Ausgangsleistungsvorrichtungen
US5532627A (en) * 1995-04-14 1996-07-02 Delco Electronics Corporation Stackable voltage comparator circuit for a multiple voltage window detector
DE19533768C1 (de) * 1995-09-12 1996-08-29 Siemens Ag Stromtreiberschaltung mit Querstromregelung
US5642078A (en) * 1995-09-29 1997-06-24 Crystal Semiconductor Corporation Amplifier having frequency compensation by gain degeneration
JP2009201119A (ja) * 1996-03-19 2009-09-03 Semiconductor Components Industries Llc 低電圧演算増幅器とその方法
US5825246A (en) * 1996-08-19 1998-10-20 Motorola, Inc. Low voltage class AB amplifier
JP3986105B2 (ja) * 1996-10-31 2007-10-03 三洋電機株式会社 電力増幅装置
JPH10150334A (ja) * 1996-11-19 1998-06-02 Sanyo Electric Co Ltd 電力増幅装置
US5973564A (en) * 1998-04-02 1999-10-26 Burr-Brown Corporation Operational amplifier push-pull output stage with low quiescent current
DE69937770T2 (de) * 1998-04-30 2008-12-24 Nxp B.V. Verstärkerausgangsstufe mit Begrenzer für parasitäre Ströme
US6362686B1 (en) * 1999-10-04 2002-03-26 Texas Instruments Incorporated Fast saturation recovery operational amplifier input stage
US6529076B2 (en) * 2000-09-25 2003-03-04 Texas Instruments Incorporated Fast saturation recovery operational amplifier input stage
US6542032B2 (en) * 2000-12-01 2003-04-01 Texas Instruments Incorporated Extremely linear, high speed, class AB rail to rail bipolar amplifier output stage with high output drive
US6556081B2 (en) 2000-12-15 2003-04-29 Texas Instruments Incorporated Single-ended, ultra low voltage class AB power amplifier architecture having a common-mode feedback quiescent current control circuit
DE10128772B4 (de) * 2001-06-13 2009-10-15 Infineon Technologies Ag Verfahren und Vorrichtung zur Einschaltstrombegrenzung in Gegentaktverstärkerendstufen
US7012465B2 (en) 2001-08-07 2006-03-14 Qualcomm Incorporated Low-voltage class-AB output stage amplifier
US6891438B2 (en) * 2002-12-12 2005-05-10 Northrop Grumman Corporation Adaptive active bias compensation technique for power amplifiers
US7262664B1 (en) 2005-06-02 2007-08-28 Adtran, Inc. Circuit and method for controlling quiescent current of an amplifier
US8305144B1 (en) 2010-11-09 2012-11-06 Adtran, Inc. Circuits and methods for controlling quiescent current in amplifiers

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3435365A (en) * 1965-10-01 1969-03-25 Ibm Monolithically fabricated operational amplifier device with self-drive
US3946325A (en) * 1974-07-05 1976-03-23 Rca Corporation Transistor amplifier
JPS55132111A (en) * 1979-03-31 1980-10-14 Toshiba Corp Power amplifying circuit
NL8300078A (nl) * 1983-01-11 1984-08-01 Philips Nv Versterkerschakeling.
NL8400634A (nl) * 1984-02-29 1985-09-16 Philips Nv Balansversterker.
NL8400633A (nl) * 1984-02-29 1985-09-16 Philips Nv Versterkerschakeling.
NL8403819A (nl) * 1984-12-17 1986-07-16 Philips Nv Schakelinrichting voor het onderdrukken van een signaal.
NL8502380A (nl) * 1985-08-30 1987-03-16 Philips Nv Versterkerschakeling.
US4746877A (en) * 1986-09-25 1988-05-24 Elantec Direct-coupled wideband amplifier

Also Published As

Publication number Publication date
US4857861A (en) 1989-08-15
KR890005979A (ko) 1989-05-18
KR970005291B1 (ko) 1997-04-15
JPH01106604A (ja) 1989-04-24
EP0309063B1 (en) 1992-12-09
DE3876564T2 (de) 1993-06-17
DE3876564D1 (de) 1993-01-21
US4853645A (en) 1989-08-01
EP0309063A1 (en) 1989-03-29
ATE83342T1 (de) 1992-12-15
HK70794A (en) 1994-07-29

Similar Documents

Publication Publication Date Title
JP2522998B2 (ja) 増幅回路
KR930007292B1 (ko) 광대역 증폭기(wideband amplifier)
US4961046A (en) Voltage-to-current converter
KR20010020410A (ko) 선형성 및 대역폭이 개선된 가변 이득 증폭기
JP3315748B2 (ja) 増幅回路
KR960000774B1 (ko) 브릿지 증폭기
US4692711A (en) Current mirror circuit
US4779057A (en) Cascode amplifier with nonlinearity correction and improve transient response
JPH0115168B2 (ja)
US4757275A (en) Wideband closed loop amplifier
KR930001292B1 (ko) 푸시-풀 증폭기
JP3162732B2 (ja) 増幅回路
US4612513A (en) Differential amplifier
US5047729A (en) Transconductance amplifier
US4405902A (en) Push-pull output stage
US5119041A (en) High gain differential current amplifier having a low output voltage
JP3430415B2 (ja) 差動増幅器
JP2623954B2 (ja) 利得可変増幅器
JP4011352B2 (ja) アイソレーション増幅器
JPS6133710Y2 (ja)
JPH0578965B2 (ja)
JP2626196B2 (ja) 差動増幅回路
JPS5914813Y2 (ja) 定電流回路
JPS6216012Y2 (ja)
JPH0332097Y2 (ja)