KR930007292B1

KR930007292B1 - 광대역 증폭기(wideband amplifier)

Info

Publication number: KR930007292B1
Application number: KR1019880009195A
Authority: KR
Inventors: 모토 츠도무 와끼; 유끼오 아까자와
Original assignee: 닛뽄 덴시덴와 가부시끼 가이샤; 야마구치 하루오
Priority date: 1987-07-24
Filing date: 1988-07-22
Publication date: 1993-08-04
Also published as: DE3878069T2; JPH01105605A; JP2759128B2; US4885548A; EP0300494B1; EP0300494A3; DE3878069D1; EP0300494A2; KR890003115A

Abstract

내용 없음.

Description

광대역 증폭기(WIDEBAND AMPLIFIER)

제1도 내지 제6도는 종래의 기술을 설명하기 위한 도면으로서,

제1도는, 피이킹(Peaking)기술을 채용한 차동증폭기를 나타낸 회로도.

제2도는, 그 주파수 특성을 나타낸 도면.

제3도는, 캐스 코우드(Cascode)기술을 채용한 자동 증폭기를 나타낸 회로도.

제4도 및 제5도는, 베이스, 콜렉터 간의 용량 보상 기술을 채용한 차동 증폭기를 나타낸 회로도.

제6도는 종래 회로의 입력 임피던스를 설명하기 위한 개략적인 회로도이다.

제7도 내지 제30도는, 본 발명에 의한 용량 보상 기술을 적용한 광대역 증폭기, 또는 그의 특성등을 나타낸 도면으로서,

제7도는, 본 발명의 기본원리를 설명하기 위한 개략적인 회로도.

제8도는, 본 발명에 의한 주파수 특성의 개선을 나타낸 도면.

제9도는, 본 발명의 제1실시예에 의한 베이스 용량 보상형 차동 증폭기를 나타낸 회로도.

제10도는, 보상용량(35)의 일예를 나타낸 도면.

제11도는, 상기 제1실시예의 전압 이득 특성을 나타낸 그래프.

제12도는, 제1실시예에 있어서 보상용량을 변화시켰을 때의 전압 이득 특성을 나타낸 그래프.

제13도는 광대역 차동 증폭 회로를 병렬형 A/D 변환기용 고속비교기로서 사용한 경우의 입출력파형의 회로 시뮬레이션 결과를 나타낸 타임차아트로서, 제13도의 (a)는 종래의 광대역 증폭기에서의 응답시간을 나타낸 그래프.

제13도의 (b)는 제1실시예에서의 응답시간을 나타낸 그래프.

제14도 내지 제18도는, 본 발명의 제2 내지 제6실시예에 의한 베이스 용량 보상형 차동 증폭기를 나타낸 회로도.

제19도는, 본 발명의 제7실시예에 의한 콜렉터 용량 보상형 차동 증폭기를 나타낸 회로도.

제20도는, 제7실시예의 전압 이득 특성을 나타낸 도면.

제21도 및 제22도는, 본 발명의 제8 및 제9실시예에 의한 콜렉터 용량 보상형 차동 증폭기를 나타낸 회로도.

제23도 내지 제25도는, 본 발명의 제10, 제11및 제12실시예에 의한 베이스 용량 보상형 싱글앤드(Single Ended)증폭기를 나타낸 회로도.

제26도 내지 제28도는, 본 발명의 제13, 제14 및 제15실시예에 의한 콜렉터 용량 보상형 싱글앤드 증폭기를 나타탠 회로도.

제29도는 병렬형 A/D 변환기에 본 발명을 적용한 제16실시예를 나타낸 회로도.

제30도는 베이스 용량 보상형 차동 증폭기와 콜렉터 용량 보상형 차동 증폭기의 전압 이득 특성의 일예를 나타낸 그래프이다.

* 도면의 주요부분에 대한 부호의 설명

1,2 : 입력신호 단자 3,4 : 출력신호 단자

5,6 : 트랜지스터 7,8 : 저항

9 : 전류공급원 10 : 피이킹 용량

11,12 : 부귀환 저항 13,14 : 용량

13a,14a : 트랜지스터 15,16 : 트랜지스터

17,18 : 직류전원 19 : 직류전압원

21,22 : 입력신호 단자 23,24 : 출력신호 단자

25~28 : 트랜지스터 29~32 : 직류원

33,34 : 트랜지스터 35 : 보상용량

35a,35b : 트랜지스터 36,37 : 다이오드

38,39 : 트랜지스터 40 : 전압공급원

41,42 : 보상용량 43,44 : 다이오드

45,46 : 다이오드 47,48 : 트랜지스터

51,52 : 트랜지스터 53 : 보상용량

54,55 : 전류공급원 56,57,58 : 트랜지스터

60,63 : 전류공급원 64 : 직류전원

65,66 : 다이오드 67,68 : 트랜지스터

70 : 입력신호 단자 71 : 출력신호 단자

72 : 트랜지스터 73 : 저항

74 : 트랜지스터 75,76 : 전류공급원

78 : 보상용량 79 : 직류전압원

80 : 다이오드 81,82,83 : 트랜지스터

84 : 직류전원 85,86 : 전류공급원

87 : 보상용량 88 : 다이오드

89 : 트랜지스터 90,91 : 입력신호 노우드(Node)

92,93 : 출력신호 노우드 94 : 입력신호 노우드

95 : 출력신호 노우드 96 : 트랜지스터

100 : 입력신호 단자 101~104 : 트랜지스터

105~107 : 전류공급원 108,109 : 직류전압원

110 : 다이오드 111 : 입력신호 노우드

112 : 병렬형 A/D 변환기 113 : 직류전압원

114,115,116 : 에미터 폴로워 회로(트랜지스터)

117,118,119 : 전류공급원

S11,SS12,S13,S14,S21,S22,S23,S24 : 곡선

본 발명은 광대역 및 낮은 디스토션을 갖는 반도체 증폭기에 관한 것이다.

본 발명의 선행 기술로서, 광대역을 실현하기 위한 피이킹(Peaking)기술, 캐스코우드(Cascode)기술, 또는 베이스·콜렉터 사이의 용량 보상기술이 사용되고 있다.

이들 기술의 개요는 다음과 같다.

(1). 피이킹 기술

제1도는 피이킹기술을 사용한 차동 증폭기를 나타낸 것이다.

제1도에서, (1),(2)는 입력신호 단자, (3),(4)는 출력단자, (5),(6)은 트랜지스터, (7),(8)은 저항, (9)는 전류공급원, (10)은 피이킹 용량, (11),(12)는 부귀환 저항, (18)은 직류전원이다.

피이킹 용량(10)은 부귀완 저항(11),(12)과 병렬로 접속되어 있다.

이 증폭기는 우선 최초에 부귀환 저항(11),(12)에 의하여 저주파 이득을 낮춤으로써, 광대역화를 도모하고(제2도에 나타낸 바와 같이, 3dB 대역폭이 f3dBO에서 f3dB1로 증가함), 또한, 피이킹 용량(10)에 의하여 부귀환 저항(11),(12)에 주파수 특성을 갖게 하여서 고주파 영역에서의 귀환량을 감소하고, 본래의 회로의 특성에 가깝게 함으로써, 광대역화를 도모하는 것이다(개선된 대역폭은 제2도의 f3dB2로서 나타냄).

이와 같이, 피이킹 기술에 의한 대역의 상한은, 부귀환 저항과 피이킹 용량을 갖지 않은 회로의 주파수 특성에 의하여 제한된다.

(2). 캐스코우드 기술

제3도는, 캐스코우드 기술을 사용한 차동 증폭기를 나타낸 것이다.

트랜지스터(15),(16)가 없는 통상의 차동 증폭 회로의 경우, 입력단자에서 본 트랜지스터(5),(6)의 입력용량 Cin은 베이스·에미터 사이의 용량을 CBE, 베이스·콜렉터 용량을 CBC로 하면 다음과 같은 식으로 된다.

Cin=CBE+CBC(1+G) …………………………………………………… (1)

이것은, 트랜지스터(5),(6)의 베이스·콜렉터 간의 용량 CBC이 밀러효과에 의하여 전압이득이 G배로 되기 때문이다.

한편, 제3도의 회로에서는 베이스접지 트랜지스터(15),(16)의 효과에 의하여 트랜지스터(5),(6)의 콜렉터의 임피이던스가 낮아져서, 그의 전위가 거의 변동하지 않는다.

이 때문에, 트랜지스터(5),(6)의 베이스·콜렉터 간 용량 CBC이 밀러성분이 없어지고, 입력용량 Cin은 다음과 같은 식으로 된다.

Cin=CBE+CBC…………………………………………………… (2)

이와 같은 입력용량 Cin이 CBC·G만큼 감소된다.

따라서, 전압 이득 G이 클 경우에는, 대역의 개선 효과는 크지만, 전압이득이 작을 경우에는 개선효과가 작다.

또한, 콜렉터 단자에 부수되는 용량값을 감소시키는 효과는 없다.

이밖에, (a), 트랜지스터(15),(16)를 트랜지스터(5),(6)에 직렬로 접속하기 때문에, 다이나믹렌지가 좁아진다.

(b), 트랜지스터(15),(16)의 베이스 전위용으로서 필요한 전원이 1개가 증가한다.

(c), 트랜지스터의 베이스·콜렉터 접합 바이어스 전압의 저하에 의하여 접합용량이 증가된다.

(d), 대진폭 동작시의 슬루인 레이트(Slew rate) 특성이 저하하는 결점이 있었다.

(3). 베이스와 콜렉터 간 용량 보상기술

제4도는 입력 트랜지스터(5),(6)의 베이스·콜렉터 간 용량을 캔슬함으로써, 광대역화를 도모한 종래의 증폭회로를 나타낸 것이다.

이것은 차동증폭기의 정위상 출력을 용량(13)을 통하여 정위상으로 입력으로 귀환하고, 또한, 역위상 출력을 용량(14)을 통하여 역위상 입력으로 귀환함으로써, 트랜지스터(5),(6)의 입력용량을 캔슬하는 방법이다.

트랜지스터(5),(6)의 베이스·에미터 간 용량을 CBE, 베이스·콜렉터 간 용량을 CBC, 전압 이득을 G로 하면, 입력단자에서 본 트랜지스터(5),(6)의 입력용량 Cin은 밀러 효과에 의하여 다음식으로 된다.

Cin=CBE+CBC(1+G)…………………………………………………… (3)

이것에 대하여, 용량(13),(14)의 양끝단에는, 트랜지스터(5),(6)의 베이스·콜렉터 간 용량과는 역위상으로 전압이 가해지므로, 용량(13),(14)의 용량값을 C로 하면, 입력단자에서 본 용량(13),(14)의 값C은 다음식으로 된다.

C=C(1-G)＜0…………………………………………………………… (4)

여기에서, (3),(4)식의 절대값이 동등하게 되도록 C의 값을 설정함으로써, 트랜지스터(5),(6)의 입력용량이 캔슬되어 광대역화를 도모한다.

그런데, 용량(13),(14)의 또 다른 한쪽의 단자, 즉 입력신호 단자(1),(2)에 접속된 단자와 반대쪽의 단자가 트랜지스터(5),(6)의 콜렉터 단자에 접속되어 있기 때문에, 출력용량이 용량(13),(14)의 용량 값 C 만큼만 증가하고, 출력단자에서의 시정수는 반대로 증가하여 광대역화의 효과가 작다는 결점이 있었다.

또한, 이 기술은 차동 회로 밖에는 적용할 수가 없다는 결점을 갖는다. 이 기술을 집적회로 기술에 적용할 경우, 트랜지스터(5),(6)의 접합 용량과의 매칭을 취하기 위하여, 용량(13),(14)으로서는, 통상, 제5도에 나타낸 바와 같은 트랜지스터의 접합용량을 사용한다.

이 경우에, 트랜지스터(13a),(14a)의 베이스·콜렉터 간 용량만이 아니고, 콜렉터 기판간의 용량도 트랜지스터(5),(6)의 콜렉터 단자용량에 가산되므로 콜렉터 단자에 있어서의 시정수는 보다도 증가한다.

따라서, 본 발명의 목적은, 회로적으로 부성용량을 발생하고, 증폭회로의 대역을 제한하고 있는 트랜지스터의 접합용량, 또한 부하용량을 캔슬함으로써, 회로의 광대역화 및 고속화를 도모한 증폭기를 제공함에 있다.

본 발명의 제2의 목적은 증폭기의 입력부의 노우드(Node)에 부수하는 밀러용량의 감소뿐만 아니라, 그 이외의 노우드, 예를들면 출력노우드에 부수하는 용량에 대하여서도 회로적으로 감소하여 증폭기의 광대역화를 도모함에 있다.

즉, 본 발명의, 출력노우드의 용량 증가 및 또는 슬루잉레이트(Slewing rate)특성의 열화 없이 광대역화를 실현한 증폭시를 제공함에 있다.

본 발명의 다른 목적은, 접합용량에 인가되는 전압에 따라서 보상 전류를 흘러보냄으로써, 이 접합용량의 전압 의존성에 기인하는 고주파 디스토션의 감소를 도모함에 있다.

본 발명에 의하면, 다음의 구성요소를 갖는 광대역 증폭기를 제공한다.

(a). 적어도 2개의 트랜지스터를 갖는 차동 증폭기

(b). 이 차동증폭기의 출력노우드 또는 입력노우드의 전압 변동을 검출하는 플로워 회로.

(c). 이 플로워 회로의 출력단자에 접속되어, 상기 트랜지스터의 입력용량에 흐르는 전류와 같은 크기로써, 반대방향의 보상전류를 발생하는 보상용량 및

(d). 상기 보상 전류를 상기 트랜지스터의 입력노우드에 공급하는 수단.

다음에 본 발명의 실시예를 첨부된 도면에 따라 상세히 설명하면 다음과 같다.

그리고, 각 도면에서, 대응하는 부분에는 동일한 부호를 부여하고 있다.

먼저, 제6도 내지 제8도를 참조하여, 본 발명의 기본원리를 종래의 기술과 대비하여 설명한다.

제6도는, 입력저항(Rin)과 입력용량(Cin)을 갖는 종래의 회로를 나타낸 도면이다.

이 입력저항(Rin)과 입력용량(Cin)으로 이루어지는 시정수가 1개인 단순한 회로를 신호원 임피이던스(Rs)를 갖는 신호원으로 구동하는 경우의 주파수 특성에 대하여 생각한다.

이 회로의 저주파 이득 GO, 3dB대역 f3dBO, 이득과 대역폭적(GB곱) GBO는 각각 다음식으로 표현할 수가 있다.

이와 같이, 회로의 3dB 대역 f3dBO과 GB 곱은, 입력용량(Cin), 입력저항(Rin)및 신호원 임피던스(Rs)로 결정된다.

이 회로의 광대역화를 도모하기 위하여서는 (Rs)는 일정하기 때문에, (Rin)과 (Cin)을 감소시키면 좋다. Rin을 감소하면 3dB대역은 개선되지만, 그 나머지 주파수 이득은 내려가므로, (7)식에서 알 수 있는 바와 같이, GB 곱은 변화하지 않는다.

한편, Cin을 감소한 경우에는, 저주파수 이득을 일정한 그대로 3dB대역을 개선할 수가 있으므로, GB곱도 개선할 수가 있다.

제6도에 나타낸 회로에서, 다른쪽 전류 공급원에 사용되는 입력용량(Cin)에 흐르는 전류를 외부에서 공급함으로써, 신호원쪽에서 본 입력용량(Cin)의 값을 등가적으로 작게 할 수가 있다.

이것이 본 발명의 원리이며, 그의 방법을 제7도에 나타낸다. 입력용량(Cin)에 인가되는 전압(VO)을 검출하여, Cin에 흐르는 전류와 동일한 위상이 전류를 발생하여 Cin에 공급한다.

이 전류값을 sCvO(s는 라플라스 변환 연산자)로 하면, 제7도의 회로의 3dB 대역 f3dB1은, (5)식을 사용함으로써, 다음식으로 나타낼 수가 있다.

또한, 저주파 이득은 변화하지 않기 때문에, GB곱 GB1은 (5),(7),(8)식에 의하여 다음식으로 표현할 수가 있다.

이 경우에, 저주파 이득은 일정하며, C의 값이 커지게 함에 따라, 입력용량 Cin에 흐르는 전류가 보상되고, 3dB 대역 f3dB1, GB곱 GB1과 함께 개선되어, C=Cin일 때, Cin이 캔슬되고, 3dB대역 f3dB1은 이상적으로는 무한대로 된다.

이 상태를 제8도에 나타낸다.

그러나, 실제적인 증폭기에서는, 디바이스(Device)의 각부의 접합용량에 기인하는 고차원의 폴(Pole)이 다수 존재하므로, 본 발명을 사용하여 성취될 수 있는 광대역 특성과 고주파 영역내에서 이동되고 있는 지배적인 폴, 한도값에 대한 3dB대역의 상한은 이들의 폴로써 제한을 받는다.

[실시예 1]

본 발명을 기본 증폭 회로에 적용한 제1실시예를 제9도에 나타낸다.

이러한 종류의 기본 차동 증폭회로의 주된 대역 제한 요인은 다음의 2가지이다.

(1) 베이스 용량에 의한 제한

트랜지스터(5) 또는 (6)의 베이스 단자에 부수하는 용량(즉, 트랜지스터(5),(6)의 베이스·콜렉터간의 용량이 밀러용량과, 베이스·에미터간의 용량)과, 트랜지스터(5),(6)의 베이스 단자에서 신호원쪽을 바라보았을때의 임피이던스가 하나의 시정수를 형성하고, 이것이 제1의 대역 제한 요인이 된다.

다음에 설명하는 실시예 1 내지 실시예 6, 실시예 10 내지 실시예 12는, 이 제한요인을 보상하는 것이다.

(2). 콜렉터 용량에 의한 제한

트랜지스터(5),(6)의 콜렉터단자에 부수하는 용량(즉, 트랜지스터(5),(6)의 콜렉터·베이스간의 용량과, 콜렉터·기판간의 용량)과, 부하저항(R1),(R2) 들이 또 다른 하나의 시정수를 형성하고, 이것이 제2의 대역 제한 요인으로 된다.

다음에 설명하는 실시예 7 내지 실시예 9, 실시예 13 내지 실시예 15는, 이같은 제한 요인을 보상하는 것이다.

제9도에 나타낸 실시예 1은, 베이스 용량을 캔슬하기 위하여 본 발명을 적용한 예이며, 상기 (1)항에 상당하는 것이다.

제9도에서 부호(21),(22)는 입력신호 단자, (23)(24)는 출력신호 단자, (25) 내지 (28),(33),(34)는 트랜지스터, (29) 내지 (32)는 전류공급원, (35)는 보상용량, (90),(91)은 입력신호 노우드, (92),(93)은 출력신호 노우드이다.

트랜지스터(27),(28)은 에미터 플로워 회로를 구성하고, 트랜지스터(33),(34), 보상용량(35)(점선으로 둘러싼 부분)이 용량보상회로를 구성한다.

이를 보다 더 상세히 설명하면, 이 밀러 용량 보상회로는, 에미터 폴로워 회로를 이루는 트랜지스터(33),(34)와, 그들의 출력단 사이에 접속된 보상용량(35)을 갖고, 트랜지스터(28)에 의하여 검출된 차동 증폭기의 정위상 출력(즉, 트랜지스터(6)의 콜렉터 전위)에 의하여 트랜지스터(34)가 구동되며, 트랜지스터(27)에 의하여 검출된 역위상 출력(즉, 트랜지스터(5)의 콜렉터 전위)에 의하여 트랜지스터(33)가 구동되도록 되어 있다.

이와 같이, 트랜지스터(5),(6)의 콜렉터 전위차가 트랜지스터(27),(28)에서 검출되고, 그 전위치가 트랜지스터(33),(34)를 통하여 용량(35)의 양단에 가해져 전류로 변환된다.

예를들면, 노우드(90)(트랜지스터(5)의 베이스단자)의 전위가 상승하면, 용량(35)에 의하여 전압 전류로 변환된 전류가 노우드(90)에 유입하고, 보상용량(35)은 트랜지스터(5) 또는 (6)의 베이스단자로 부터는 등가적인 부(-)의 용량으로 보인다.

여기에서, 차동증폭기의 전압이득을 G, 트랜지스터(5),(6)의 베이스·콜렉터간의 용량을 CBCL, 베이스·에미터간의 용량을 CBEL로 하면, 트랜지스터(5),(6)의 입력용량(Cin)은 밀러효과에 의하여 다음식으로 표시된다.

Cin=CBEL=CBCL(1+G)………………………………………………(10)

한편, 입력용량(Cin)에는, 제9도에 나타낸 바와 같이, 용량 보상회로에서 전류가 흐르크로, 보상용량(35)의 값을 C1으로 하면 트랜지스터(5)의 베이스단자. 또는 트랜지스터(6)의 베이스단자에서 본 보상용량(35)의 값 C은 다음식으로 표시된다.

C1=-2GC1………………………………………………………………… (11)

따라서, (10)식과 (11)식의 절대값이 동등하게 되도록 보상용량(35)의 값(C1)을 설정함으로써, 트랜지스터(5),(6)의 입력용량이 캔슬되어 고속화를 도모할 수가 있다.

즉, 트랜지스터(33),(34)와 베이스·콜렉터 용량이 트랜지스터(5), (6)의 베이스·콜렉터 용량에 비하여 무시할 수 있는 경우에는, 트랜지스터(5) 또는 (6)의 입력용량값(Cin)이 2Gi·C1에 동등하게 되도록 C1에 동등하게 되도록 C1의 값을 선정함으로써, Cin이 캔슬되어 차동 증폭 회로의 광대역을 도모할 수가 있다.

한편, 트랜지스터(33), (34)의 베이스·콜렉터 용량 CBC2을 무시할 수 없는 경우, 노우드(90)에서 본 트랜지스터(33)의 용량은 밀러효과에 의하여 CBC2(1+G1)으로 보이기 때문에, 이 용량과, Cin의 합계가 2G1·C1으로 동등해지도록 C1의 값을 설정함으로써 노우드(90)의 용량이 캔슬되어 차동 증폭 회로의 고속화를 도모할 수가 있다.

그리고, 노우드(91)에 대하여서도 노우드(90)도 마찬가지라고 말할 수 있다.

본 기술을 집적회로에 적용할 경우, 보상용량(35)과 트랜지스터(5),(6)의 점합용량의 매칭이 중요하다.

이것을 실현하기 위하여, 제10도에 나타낸 바와 같이, 보상용량(35)을 트랜지스터(35a), (35b)의 접합용량을 사용하여 구성하였다.

이 경우의 주파수 특성예를 제11도에 실선으로 나타낸다.

3dB 대역은 약 700MHz로서, 종래 회로의 약 360MHz(점선으로 나타냄)에 비하여 약 1.9배의 광 대역화를 도모할 수가 있다.

제12도는, 실시예 1에서의 전압이득의 주파수 특성의 회로 시뮬레이션 결과이다.

다만, 제11도의 경우와는 크랜지스터등의 회로정수가 상이하다.

제12도에서, 곡선 S11으로 나타낸 보상용량(35)의 용량값 C1=0의 특성이 대략 종래의 광대역 증폭기의 특성에 상당한다.

곡선 S12은, C=5fF의 특성, 곡선 S13은 C1=15fF의 특성, 곡선 S14은 C1=20fF의 특성을 나타낸다.

곡선 S11과 S14를 비교하여 알 수 있는 바와 같이, 보상용량(35)의 용량값(C1)을 최적의 값으로 선정함으로써, 트랜지스터(5),(6)의 밀러용량이 캔슬되어, 3dB대역이 940MHz에서 1.5GHz로 넓혀져 약 1.6배의 광역화를 도모할 수가 있다.

제13도는 제9도에 나타낸 차동 증폭 회로를 플래시(flash) A/D변환기용 고속 비교기로서 사용한 경우의 입출력 파형의 회로시뮬레이션 결과를 나타낸 타임차이트이다.

여기에서, 차동증폭기의 회로 파라미터는 제12도의 경우와 동일하다. 또한, 오버 드라이브 전압은 4mV이다. 제13도에서, 곡선 S21은 입력신호 단자(21)의 신호 파형을 나타내는 특성곡선, S22은 입력신호단자(22)의 신호파형(일정한 레벨)을 나타내는 특성곡선, 곡선 S23은 출력신호 단자(23)의 신호파형을 나타내는 특성곡선, 곡선 S24은 출력신호 단자(24)의 신호파형을 나타낸 특성곡선이다.

제13도의 (a)는, C1=0, 즉, 종래의 비교기의 경우에 상당하며, 그의 응답시간, 즉, 입력신호단자(21)와 (22)의 전위가 반전한 시점 T1에서, 출력신호단자(23)와 (24)의 전위가 반전하는 T2까지의 시간은 약 650ps이다.

이 응답시간은 제13도의 (a)에서 (T2-T1)로 나타내어진다. 이것에 대하여 제13도의 (b)는 C1=20fF의 경우이며, 응답시간은 약 370ps(=T3-T1)와 종래의 비교기에 비하여 약 43%의 고속화를 도모할 수가 있다.

[실시예 2,3]

제14도 및 제15도는 본 발명의 제2, 제3의 실시예를 나타내는 회로도이며, 제1실시예에서의 고정의 보상용량(35)을 다이오드(36) 및 (37), 또는 트랜지스터(38) 및 (39)의 접합용량으로 바꾼 것이다.

또한, 전압원(40)은 상기 다이오드 또는 트랜지스터의 바이어스를 조정하기 위한 것이다.

모노리딕(Monolithic) 집적회로에 본 발명을 실시하는 경우, 용량값의 제조상 불균형에 의하여 최적의 광대역화을 도모할 수가 없다는 문제가 있으나, 이 구성의 경우에는 다이오드 또는 트랜지스터의 바이어스를 조정하여 최적화할 수가 있다는 이점이 있다.

[실시예 4]

제16도는, 본 발명의 제4실시예를 나타내는 회로도이다. 보상용량(41),(42)을 제16도에서와 같이 접속함으로써 보상용량(41) 또는 (42)의 양단의 전압은 트랜지스터(6) 또는 (5)의 베이스·콜렉터간의 전압에 대하여 역위상이 되므로, 보상용량(41) 또는 (42) (용량 값은 C2로 함)은 노우드(90)에서 보면 C2(1-G1)로 보인다.

따라서, 이 용량값 C2(1-G1)이 트랜지스터(6) 또는(5)의 입력용량 Cin=CBC1(1+G1)과 동등하게 되도록 C2의 값을 선정함으로써 Cin을 캔슬할 수가 있어 차동 증폭기의 광대역화를 도모할 수가 있다.

또한 이 경우에 베이스·에미터 용량 CBE1은 작기 때문에 생략하고 있다.

종래 기술의 경우에는 보상용량(41) 또는 (42)이 트랜지스터(5),(6)의 베이스와 콜렉터 사이에 접속되어 있으므로, 트랜지스터(5),(6)의 콜렉터의 용량이 증대하여, 차동 증폭 회로의 대역이 열화한다는 문제가 있었으나, 본 실시예의 경우에는, 트랜지스터(27)와 (28)의 버퍼 효과에 의하여 이와 같은 문제는 발생하지 않는다.

그리고, 제16도에서, 트랜지스터(27),(28)는 에미터 폴로워 회로를 구성하고, 보상용량(41),(42)은 용량보상회로를 구성한다.

[실시예 5,6]

제17도 및 제18도는, 본 발명의 제5, 제6의 실시예로서, 제4실시예에서의 고정 보상 용량(41),(42)을 다이오드 (45),(46) 또는 트랜지스터(47),(48)의 집합용량으로 바꾼 것이다.

다이오드(43),(44)는, 다이오드(45),(46) 또는 트랜지스터(47),(48)의 접합용량에 가해지는 바이어스 전압이 트랜지스터(5),(6)의 베이스·콜렉터 간의 전압과 동일하게 되도록 하기 위한 레벨쉬프트용 다이오드이다.

[실시예 7]

제19도에 나타낸 실시예 7은 트랜지스터(5),(6)의 콜렉터 단자에 부수하는 용량을 캔슬하기 위하여 본 발명을 적용한 예이다. 이 도면에서, 콜렉터 용량 보상회로(점선으로 둘러싼 부분)는 에미터 폴로워 회로를 이루는 트랜지스터(51),(52)와 그들의 출력단 사이에 접속된 보상용량(53)과, 전류공급원(54),(55)를 갖고, 트랜지스터(27),(28)로서 검출된 출력노우드(92),(93)의 전위차를 트랜지스터(51),(52), 보상용량(53)으로 전압전류를 변환하여, 이 출력노우드(92),(93)에 가해지도록 되어 있다.

제19도에 나타낸 바와 같이, 노우드(92)의 전위가 상승한 경우, 보상용량(53)을 흐르는 전류가 노우드(92)에 유입하도록 구성하고 있다. (이때 전류패스를 제19도에서 화살표로 나타낸다). 이 때문에 보상용량(53)의 용량값을 C3로 하면, 트랜지스터(5)의 콜렉터에서 본 보상용량(53)의 값 C3'은 다음 식과 같이 부(-)의 값으로 된다.

C3' =2C3… (12)

한편, 트랜지스터(5),(6)의 콜렉터 용량 CcO은, 트랜지스터(5),(6)의 베이스·콜렉터간의 용량을 CBC1, 콜렉터·기판간의 용량을 CSUB1, 트랜지스터(27),(28)의 베이스·콜렉터간의 용량을 CBC7로 하면, 다음식으로 표시된다.

CcO=CBC1+CSUB1+CBC7… (13)

따라서, (12)식과 (13)식의 절대값이 동등해지도록 보상용량(53)의 용량값 C3을 설정함으로써, 트랜지스터(5),(6)의 콜렉터 용량이 캔슬되어 고속화가 도모된다.

보상용량(C3)을 제10도에 나타낸 트랜지스터의 접합용량으로 구성한 경우의 주파수 특성을 제20도에 실선으로 나타낸다.

3dB대역은 약 800MHz서, 종래 회로의 약 360MHz(점선)에 비하여 약 2.2배의 광대역화가 도모된다.

또한, 이 실시예에 의한 차동 증폭 회로를 플래시 A/D변환기용 고속비교기로서 사용한 경우에 그의 응답시간은 571ps으로서 보상회로를 갖지 않는 종래의 차동 증폭 회로의 경우의 1110ps와 비교하여, 약 49%의 시간 단축을 도모할 수가 있다.

또한, 이 경우의 회로 파라미터는 제11도의 경우와 동일하다.

[실시예 8]

제21도는 본 발명의 제8실시예를 나타내는 회로도이다. 제7실시예에서 사용한 고정의 보상용량(53) 대신에 다이오드(65) 또는 (66)의 접합용량을 사용하여 다이오드(65) 또는 (66)의 바이어스 전압이 트랜지스터(5),(6)의 바이어스 전압과 동등하게 되도록 회로를 구성한 경우의 실시예이다.

동작원리는 제7실시예와 대략 같고, 노우드(92)의 전위를 트랜지스터(27)와 (58)로서 검출하여, 다이오드(65)의 캐소우드 단자에 가한다.

한편, 다이오드(65)의 에노우드 단자에는, 직류전원(64)과 트랜지스터(56)에 의하여 직류바이어스를 공급한다.

제12도에서 나타낸 바와 같이, 노우드(92)의 전위가 상승한 경우에, 그의 전위 변화에 비례하여 다이오드(65)의 접합용량을 흐르는 전류가 노우드(92)에 유입하도록 이들의 소자를 접속함으로써, 노우드(92)에서는 다이오드(65)의 접합용량이 부(-)의 용량으로 보인다.

이 때문에, 다른 실시예와 마찬가지로 차동 증폭기의 광대역화가 도모된다.

노우드(93)의 경우도 마찬가지의 동작이다. 또한, 제21도에서 (57),(58)은, 트랜지스터(60) 내지 (63)은 전류공급원이다.

[실시예 9]

제22도는 본 발명의 제9실시예를 나타내는 회로도로서, 제8실시예에서의 다이오드(65),(66)를 트랜지스터(67),(68)로 바꾼 것이다.

[실시예 10]

제23도는 제10실시예를 나타내는 회로도로서, 본 발명을 싱글 앤드(Single-ended) 증폭기에 적용한 예이다.

트랜지스터(72)의 입력용량을 캔슬하기 위하여, 그의 콜렉터 전위를 트랜지스터(74)로 검출하고, 트랜지스터(77)를 통하여 상기의 전위를 보상용량(78)에 가하여서 전압전류를 변환한다.

제23도에 나타낸 바와같이, 노우드(94)의 전위가 상승한 때에 보상용량(78)을 흐르는 전류가 노우드(94)에 유입하도록 이들의 소자를 접속함으로써, 보상용량(78)은 노우드(94)에서 보아서 부(-)의 용량으로 보이기 때문에, 다른 실시예와 마찬가지로 광대역화가 도모된다.

[실시예 11,12]

제24도 및 제23도는 본 발명의 제11, 제12실시예를 나타내는 회로도로서, 제10실시예에서의 보상용량(78)을 다이오드(80) 또는 트랜지스터(81)의 접합용량으로 바꾼 예이다. 직류 전압원(79)은, 다이오드(80) 또는 트랜지스터(81)의 접합용량의 바이어스 조정용이다.

또한, 제24도 내지 제25도에서, (19)는 직률전압원, (70)은 입력신호단자, (71)은 출력신호단자, (73)은 저항, (75),(76)은 전류공급원, (94)는 입력신호 노우드, (95)는 출력신호노우드, (96)은 트랜지스터이다.

[실시예 13]

제26도는 제13실시예를 나타낸 회로도로서, 싱글 앤드 증폭기의 출력쪽의 노우드 용량을 캔슬하기 위하여 본 발명을 적용한 예이다.

저항(73)이 접속된 노우드(95)의 전위를 트랜지스터(74)로서 검출하고, 이 전위를 트랜지스터(83)를 통하여 보상용량(87)의 한쪽 단자에 가한다.

보상용량(87)의 다른쪽 단자에는 직류 전원(84)과 트랜지스터(82)에 의하여 직류전위를 공급한다.

제26도에 나타낸 바와같이, 노우드(95)의 전위가 상승하였을 때에, 그에 전위변화에 비례하여 용량(87)을 흐르는 전류가 노우드(95)에 유입하도록 이들의 소자를 접속함으로써 노우드(95)에서는 보상용량(87)이 부(-)의 용량으로 보이므로, 다른 실시예와 마찬가지로 광대역화가 도모된다.

[실시예 14,15]

제27도 및 제28도는 본 발명의 제14, 제15실시예를 나타낸 회로도로서, 제13실시예에서의 보상용량(87)을 다이오드(88) 또는 트랜지스터(89)로 바꾼 예이다.

또한, 제26도 내지 제28도에서, (76),(85),(86)은 전류공급원, (96)은 입력신호 단자이다.

[실시예 16]

제29도는 본 발명을 적용한 제16실시예를 나타낸 도면으로서, 플래시 A/D 변환기의 입력용량의 전압 의존성에 의하여 발생하는 고주파 디스토션을 감소하는 것이다.

이 플래시 A/D 변환기(112)의 입력신호 노우드(111)에는, 2N개의 에미터 플로워 회로(114) 내지 (116)이 접속되어, N비트의 A/D변환기를 구성하고 있다.

이 회로에서, 다이오드(110)의 캐소우드 단자에는, 직류전압원(109), 트랜지스터(104)에 의하여 직류전위를 부여하여 다이오드(110)에 역바이어스가 가해지도록 한다.

한편, 다이오드(110)의 애노우드 단자에는, A/D 변환기(112)의 입력단자로 되는 입력신호 노우드(111)의 전위에 상당하는 전위가 인가된다.

즉, 노우드(111)의 전위를 트랜지스터(102)에 의하여 검출하고, 이 전위를 트랜지스터(103)를 통하여 다이오드(110)의 애노우드 단자에 인가하여, 다이오드(110)의 접합용량에 의하여 전압전류를 변환한다.

제29도에 나타낸 바와같이, 입력신호 노우드(111)의 전위가 상승하였을 때에 다이오드(110)를 흐르는 전류가 입력신호 노우드(111)에 유입하도록 회로접속을 행함으로써, 다이오드(110)의 접합용량은 입력신호 노우드(111)에서 보아서, 부(-)의 용량으로 보인다.

여기에서, 노우드(111)에 접속되어 있는 트랜지스터(114),(115),(116)의 베이스·콜렉터 용량의 총합과 다이오드(110)의 접합용량이 동등해지도록 설정하고, 또한, 그들의 바이어스 전압이 동등히게 되도록 설정함으로써, A/D 변환기의 입력용량을 대진폭시에도 캔슬할 수가 있어 광대역화를 달성할 수가 있는 동시에 고주파 디스토션을 감소시킬 수가 있다.

또한, 제29도에서, (100)은 입력신호단자, (101)은 트랜지스터(105) 내지 (107),(117) 내지 (119)는 전류공급원(108), (113)은 직류전압원이다.

여기에서, 종래의 비교기(종래의 차동증폭기), 본 발명을 적용한 베이스 용량 보상형 비교기(베이스 단자에 부수하는 용량을 캔슬한 비교기) 및 콜렉터 용량 보상형 비교기(콜렉터 단자에 부수하는 용량을 캔슬한 비교기)를 고속 A/D 변환기용 비교기로서 사용한 경우의 동작속도를 비교한다.

종래형 비교기의 응답기간 tpd이 1110ps인데 대하여, 베이스 용량 보상형인 경우에는 606ps와, 약 45%, 콜렉터 용량 보상형인 경우에는 571ps와, 약 40%의 응답시간의 단축을 도모할 수가 있으므로, 고속동작을 실현할 수가 있다.

그리고, 응답시간 tpd이라 함은 입력전압(Vin)이 기준 전압(VREF)보다 1/2 LSB(8비트 A/D 변환 LSI의 경우에는 약 4mV)만큼 높아지므로, 2개의 출력전압(Vout)과 그의 반대 전압(Vout)의 전위 관계가 반전할 때까지의 시간을 말한다.

또한, 이 경우의 회로 피라미터는 제11도의 경우와 동일하다. 본 발명 및 종래 기술에 의한 3dB대역의 개선효과를 표1에 나타낸다. 이와 같이, 종래기술의 개선효과가 1.03 내지 1.39인데 대하여 본 발명을 적용함으로써, 1.94 내지 2.22배의 개선효과를 기대할 수가 있다.

[표 1]

실제 측정 결과

종래의 차동 증폭 회로, 베이스 용량 보상용 차동증폭회로(베이스 단자에 부수하는 용량을 보상하기 위하여 본 기술을 적용한 차동 증폭회로) 및 콜렉터 용량 보상형 차동 증폭 회로(콜렉터 단자에 부수하는 용량을 캔슬하기 위하여 본 기술을 적용한 차동 증폭 회로)를 시험제작하여, 각각의 주파수 특성을 측정하였다.

측정결과를 제30도에 나타낸다.

3dB대역은 종래회로의 410MHz에 대하여, 베이스 용량 보상형 콜렉터 용량 보상형과 함께 820MHz로 약 2배의 광대역화를 도모할 수가 있다.

이상에서와 같이, 본 발명에 의한 광대역 증폭기의 실시예에 대하여 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것만은 아니다.

예를들면, 제19도에 나타낸 제7실시예는, 콜렉터 전위를 검출하여 콜렉터 용량을 보상하고 있으나, 이 보상 회로로서 베이스 전위를 검출하여 베이스 용량을 보상하도록 구성할 수도 있다.

또한, 상기 실시예에서는 바이폴라 트랜지스터를 사용한 회로에 대하여 설명하였으나, 이들의 실시예에 있어서의 바이콜라 트랜지스터 MOSFET, GaAsMESFET 등의 FET로 바꾸어도 동일한 효과를 얻을 수가 있다.

Claims

(가) 2개의 입력과 2개의 출력으로 되는 적어도 2개의 트랜지스터를 가지며, 상기 2개의 트랜지스터의 일측입력에 연결되는 입력단자와 상기 2개의 트랜지스터의 타측 입력단자에 연결되는 다른 입력 단자를 가지며, 상기 2개의 트랜지스터의 일측출력에 연결되는 출력단자와 상기 2개의 트랜지스터의 타측 출력단자에 연결되는 다른 출력단자를 가지는 차동 증폭기와 ; (나) 상기 트랜지스터 각각의 입력 또는 출력의 전압 변동을 검출하는 플로워회로와 ; (다) 상기 트랜지스터의 입력 캐패시터에 흐르는 전류에서 동일 크기와 대향방향의 보상 전류를 발생하기 위하야 상기 플로워 회로의 출력사이에 연결되는 적어도 1개의 캐패시터와 ; (라) 상기 트랜지스터의 일측입력에서 일측 보상전류와 상기 트랜지스터 타측 입력에서 타측 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
(가) 2개의 입력과 2개의 출력으로 되는 적어도 2개의 트랜지스터를 가지며, 상기 2개의 트랜지스터의 일측입력에 연결되는 입력단자와 상기 2개의 트랜지스터의 타측 입력단자에 연결되는 다른 입력단자를 가지며, 상기 2개의 트랜지스터의 일측출력에 연결되는 출력단자와 상기 2개의 트랜지스터의 타측 출력단자에 연결되는 다른 출력단자를 가지는 차동 증폭기와 ; (나)상기 트랜지스터 각각의 입력 또는 출력의 전압 변동을 검출하는 플로워회로와 ; (다) 상기 트랜지스터의 입력 캐패시터에 흐르는 전류에서 동일 크기와 대향방향의 보상 전류를 발생하기 위하여 상기 플로워 회로의 출력사이에 연결되는 적어도 1개의 캐패시터와 ; (라) 상기 트랜지스터의 일측 출력에서 일측 보상전류와 상기 트랜지스터 타측 입력에서 타측 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
(가) 입력과 출력으로 되는 적어도 1개의 트랜지스터를 가지며, 상기 적어도 1개의 트랜지스터의 입력에 연결되는 입력을 가지며, 상기 적어도 1개의 트랜지스터의 출력에 연결되는 출력을 가지는 싱글엔드 증폭기와 ; (나) 상기 적어도 1개의 트랜지스터의 입력 또는 출력의 전압 변동을 검출하기 위한 플로워 회로와 ; (다) 상기 적어도 1개의 트랜지스터의 입력 캐패시터에 흐르는 전류에서 동일 크기와 대향 방향의 보상 전류를 발생하기 위하여 상기 플로워 회로의 출력단자에 직접 연결되는 트랜지스터 정션 캐패시터와 ; (라) 상기 적어도 1개의 트랜지스터의 입력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
(가) 입력과 출력으로 되는 적어도 1개의 트랜지스터를 가지며, 상기 적어도 1개의 트랜지스터의 입력에 연결되는 입력단자를 가지며, 상기 적어도 1개의 트랜지스터의 출력에 연결되는 출력단자를 가지는 싱글엔드 증폭기와 ; (나) 상기 적어도 1개의 트랜지스터의 입력 또는 출력의 전압 변동을 검출하기 위한 플로워 회로와 ; (다) 상기 적어도 1개의 트랜지스터의 입력 캐패시터에 흐르는 전류에서 동일 크기와 대향 방향의 보상 전류를 발생하기 위하여 상기 플로워 회로의 출력단자에 직접 연결되는 캐패시터와 ; (라) 상기 적어도 1개의 트랜지스터의 입력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
플래시 A/D 콘버터에 연결된 광대역 증폭기로서, (가) A/D 콘버터 입력의 전압변동을 검출하기 위한 플로워회로와 ; (나) A/D 콘버터의 입력 캐패시터에 흐르는 전류에 동일하고 대향되게 보상전류를 발생하는 플로워 회로의 출력단자에 연결되는 캐패시터와 ; (다) A/D 콘버터의 입력에 보상전류를 공급하는 수단으로 구성되는 광대역 증폭기.
입출력 캐패시터의 입력과 입력에 공급된 전압에 대응하여 입출력 캐패시터에 흐르는 전류를 가지며, 입력과 출력을 가지는 적어도 1개의 트랜지스터와, 적어도 1개의 입력단자와, 입력에 상기 적어도 1개의 입력단자가 결합되는 수단과, 출력단자와, 상기 적어도 1개의 입력에서 전압변동에 대응하여 입력과 출력의 전압 변동을 검출하기 위하여 출력에 적어도 출력단자가 결합되는 수단과 ; 상기 적어도 1개의 트랜지스터의 입출력중의 1개의 전압에서 변화를 검출하는 수단과 ; 상기 적어도 1개의 트랜지스터의 입력 캐패시터에 흐르는 전류에 동일한 크기와 대향방향의 보상전류를 발생하기 위하여 상기 검출수단에 직접 결합된 트랜지스터 정션 캐패시터를 포함하는 수단과 ; 상기 적어도 1개의 트랜지스터의 출력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
입출력 캐패시터의 입력과 입력에 공급된 전압에 대응하여 입출력 캐패시터에 흐르는 전류를 가지며, 입력과 출력을 가지는 적어도 1개의 트랜지스터와, 적어도 1개의 입력단자와, 입력에 상기 적어도 1개의 입력단자가 결합되는 수단과, 출력단자와, 상기 적어도 1개의 입력에서 전압변동에 대응하여 입력과 출력의 전압 변동을 검출하기 위하여 출력에 적어도 출력단자가 결합되는 수단과 ; 상기 적어도 1개의 트랜지스터의 입출력중의 1개의 전압에서 변화를 검출하는 수단과 ; 상기 적어도 1개의 트랜지스터의 출력 캐패시터에 흐르는 전류에 동일한 크기와 대향방향의 보상전류를 발생하기 위하여 상기 검출수단에 결합되는 수단과 ; 상기 적어도 1개의 트랜지스터의 출력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
입출력 캐패시터의 입력과 입력에 공급된 전압에 대응하여 입출력 캐패시터에 흐르는 전류를 가지며, 입력과 출력을 가지는 적어도 2개의 트랜지스터와, 적어도 1개의 입력단자와, 입력에 상기 적어도 1개의 입력단자가 결합되는 수단과, 출력단자와, 상기 적어도 1개의 입력에서 전압변동에 대응하여 입력과 출력의 전압 변동을 검출하기 위하여 출력에 적어도 출력단자가 결합되는 수단과 ; 각각 상기 적어도 2개의 트랜지스터의 입출력중의 1개의 전압에서 변화를 검출하는 수단과 ; 입력 캐패시터에 흐르는 전류에 동일한 크기와 대향방향의 보상전류를 발생하기 위하여 상기 검출수단에 결합되는 수단과 ; 각각 상기 적어도 2개의 트랜지스터의 입력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.
입출력 캐패시터의 입력과 입력에 공급된 전압에 대응하여 입출력 캐패시터에 흐르는 전류를 가지며, 입력과 출력을 가지는 적어도 2개의 트랜지스터와, 적어도 1개의 입력단자와, 입력에 상기 적어도 1개의 입력단자가 결합되는 수단과, 출력단자와, 상기 적어도 1개의 입력에서 전압변동에 대응하여 입력과 출력의 전압 변동을 검출하기 위하여 출력에 적어도 출력단자가 결합되는 수단과 ; 상기 적어도 2개의 트랜지스터의 입출력중의 1개의 전압에서 변화를 검출하는 수단과 ; 출력 캐패시터에 흐르는 전류에 동일한 크기와 대향방향의 보상전류를 발생하기 위하여 상기 검출수단에 결합되는 수단과 ; 상기 적어도 2개의 트랜지스터의 출력에 보상전류를 공급하는 수단으로 구성된 광대역 증폭기.