JP4951022B2 - 差動分布回路 - Google Patents

Description

本発明は、高速動作の差動分布回路においてレイアウト寄生成分による帯域劣化を抑圧するものである。

高速動作の差動分布回路の例として、図１１（Ａ）、図１１（Ｂ）に示す回路構成が知られている。図１１（Ａ）は全体ブロック図、図１１（Ｂ）は差動分布回路中の電流モード論理インバータの詳細回路図である。この図１１（Ａ）、図１１（Ｂ）の回路構成は、非特許文献１に開示されている。

図１１（Ａ）において、１００は差動集中回路、１０１は差動分布回路、ＤＩＮＰ，ＤＩＮＮはそれぞれ差動入力の正相入力端子、逆相入力端子、ＰＤは次段の差動分布回路１０１を駆動するプリドライバ、Ｒ１Ｐ，Ｒ１ＮはプリドライバＰＤの入力端抵抗、Ｒ２Ｐ，Ｒ２ＮはプリドライバＰＤの送端抵抗、ＣＰＷ１Ｐ，ＣＰＷ１Ｎは入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎは出力コプレナー線路、Ｒ３Ｐ，Ｒ３Ｎは直列に接続された複数の入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎのうち終端の入力コプレナー線路を接地する抵抗、Ｒ４Ｐ，Ｒ４Ｎは直列に接続された複数の出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎのうち先端の出力コプレナー線路を電源電圧Ｖｃｃと接続する抵抗、ＣＭＬは電流モード論理インバータ（ここでは差動増幅器と同義）、ＤＯＵＴＰ，ＤＯＵＴＮはそれぞれ差動出力の正相出力端子、逆相出力端子である。

正相入力端子ＤＩＮＰには、正相信号と逆相信号とからなる差動信号のうち正相信号が入力され、逆相入力端子ＤＩＮＮには、逆相信号が入力される。入力コプレナー線路ＣＰＷ１Ｐの入力端には、プリドライバＰＤから出力された正相信号が入力され、入力コプレナー線路ＣＰＷ１Ｎの入力端には、プリドライバＰＤから出力された逆相信号が入力される。そして、正相出力端子ＤＯＵＴＰからは正相信号が出力され、逆相出力端子ＤＯＵＴＮからは逆相信号が出力される。

図１１（Ｂ）において、ＩＮＰ，ＩＮＮはそれぞれ入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎと接続される電流モード論理インバータＣＭＬの非反転入力端子、反転入力端子、ＯＵＴＰ，ＯＵＴＮはそれぞれ出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎと接続される電流モード論理インバータＣＭＬの非反転出力端子、反転出力端子、ＥＦ１Ｐ，ＥＦ１Ｎ，ＥＦ２Ｐ，ＥＦ２Ｎはエミッタフォロワ用トランジスタ、Ｑ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎはカスコード接続型差動アンプを構成するトランジスタ、ＬＥ１Ｐ，ＬＥ１Ｎ，ＬＣ１Ｐ，ＬＣ１Ｎ，ＬＣ２Ｐ，ＬＣ２Ｎは素子接続のための線路、ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎ，ＲＥ１Ｐ，ＲＥ１Ｎは抵抗、ＩＳは電流源、ＶＥＥは電流モード論理インバータＣＭＬの電源電圧である。

図１１（Ａ）に示した例では、出力部に差動分布回路１０１が用いられている。出力部に差動分布回路１０１を用いる理由は、図１１（Ａ）の回路の差動出力振幅が１０Ｖｐｐ（差動の片側では５Ｖｐｐ）程度と１０Ｇｂ／ｓ以上の高速ＩＣでは最大級の出力振幅であり、この大きな出力振幅を得るために、出力部に並列接続されている複数のトランジスタＱ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎの総サイズが大きいことと関連がある。

出力部のトランジスタ総サイズが大きいと、出力部の入力容量も大きくなり、差動集中回路１００の帯域低下が避けられない。そこで、図１１（Ａ）の例では、出力部の回路構成として、入力容量を伝送線路（入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎおよび出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎ）のインダクタンス成分で等価的に減少させ広帯域化が可能となる分布回路構成を用いている。また、図１１（Ａ）の例では、出力部の出力容量も大きいが、分布回路構成により伝送線路のインダクタンス成分で出力容量を等価的に減少させることができる。一般に、出力部の出力容量は高周波領域でのリターンロス悪化の主要因であるが、図１１（Ａ）の例によれば、高周波領域でのリターンロスも改善される。

なお、図１１（Ａ）の例では、入力部に差動集中回路１００が用いられている。入力部に差動集中回路１００を用いる理由は、入力部が出力部ほど大きな振幅を取り扱わないため、使用されるトランジスタの総サイズが小さく、伝送線路のためにチップ占有エリアが大きくなる分布回路構成を使わずとも必要な帯域が確保できるためである。

Yves Baeyens et al.，"High Gain-Bandwidth Differential Distributed InP D-HBT Driver Amplifiers With Large (11.3Vpp) Output Swing at 40Gb/s"，IEEE Journal of Solid-State Circuits，vol.39，No.10，p.1697-1705，2004

非特許文献１には差動分布回路１０１の詳細なレイアウトに関する記述は無いが、非特許文献１に開示された電流モード論理インバータＣＭＬの詳細回路図（図１１（Ｂ））および図１１（Ａ）の回路構成を搭載したチップの平面図（チップ写真）からレイアウトを類推できる。非特許文献１に開示されたチップの平面図を図１２に示し、類推したレイアウトを図１３に示す。図１２、図１３において、図１１（Ａ）、図１１（Ｂ）と同じ符号は同じ構成要素を表す。

また、図１３において、ＥＦＰは図１１（Ｂ）のトランジスタＥＦ１Ｐ，ＥＦ２Ｐおよび抵抗ＲＥＦ１Ｐ，ＲＥＦ２Ｐから構成されるエミッタフォロワ、ＥＦＮは図１１（Ｂ）のトランジスタＥＦ１Ｎ，ＥＦ２Ｎおよび抵抗ＲＥＦ１Ｎ，ＲＥＦ２Ｎから構成されるエミッタフォロワ、ＡＰはトランジスタＱ１Ｐ，Ｑ２Ｐおよび接続線路ＬＣ１Ｐ，ＬＣ２Ｐから構成される差動アンプの半回路、ＡＮはトランジスタＱ１Ｎ，Ｑ２Ｎおよび接続線路ＬＣ１Ｎ，ＬＣ２Ｎから構成される差動アンプの半回路、ＤＰはエミッタフォロワＥＦＰと差動アンプ半回路ＡＰとから構成される差動半回路、ＤＮはエミッタフォロワＥＦＮと差動アンプ半回路ＡＮとから構成される差動半回路である。

図１１（Ａ）の例では、２つの差動半回路ＤＰ，ＤＮからなる１つの差動アンプに対して電流源ＩＳが１つしかない。そこで、レイアウトの対称性を保つため、電流源ＩＳは図１３に示すように２つの差動半回路ＤＰとＤＮの間に配置されると推察される。
図１３のレイアウトにおいては、差動半回路ＤＰ，ＤＮと電流源ＩＳの直近にあるエミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎとの間を結ぶ接続線路ＬＥ１Ｐ，ＬＥ１Ｎが回路の帯域に大きく影響する。

ここで、接続線路ＬＥ１Ｐ，ＬＥ１Ｎとして誘導性の強い線路、例えばストリップ線路が用いられた場合を考える。ストリップ線路とは、図１４に示したように、絶縁性または半絶縁性の基板２０２を挟んでグラウンド２００と線路２０１とが対向するように配置され、線路２０１とグラウンド２００との距離が遠く離れている（目安として線路２０１の幅Ｗの５倍以上の距離）線路のことである。

誘導性の強いストリップ線路構造の接続線路ＬＥ１Ｐ，ＬＥ１Ｎは信号周波数が高くなるほど高インピーダンスになるので、トランジスタＱ１Ｐ，Ｑ１Ｎから出力される高周波電流は、接続線路ＬＥ１Ｐ，ＬＥ１Ｎによって阻止されてしまう。この結果、差動半回路ＤＰ，ＤＮから構成される差動アンプの利得は周波数が高くなるほど低下し、利得帯域の低下が生じる。この現象は、良く知られた差動アンプの利得式（式（１））からも理解することができる。
Ｇ＝ｇｍ×ＲＬ／（１＋ｇｍ×ＺＥ） ・・・（１）

式（１）において、Ｇは差動アンプの単相利得、ｇｍはトランジスタＱ１Ｐ，Ｑ１Ｎのトランスコンダクタンス、ＲＬはトランジスタＱ１Ｐ，Ｑ１Ｎに接続されたコレクタ負荷抵抗である。コレクタ負荷抵抗は、出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎの送端抵抗（図１１（Ａ）のＲ４Ｐ，Ｒ４Ｎ）と出力端子ＤＯＵＴＰ，ＤＯＵＴＮに接続される外部負荷抵抗との並列合成抵抗であり、図１３には図示されていない。また、ＺＥはトランジスタＱ１Ｐ，Ｑ１Ｎのエミッタ端子に接続されたインピーダンス（図１３の回路では、接続線路ＬＥ１Ｐ，ＬＥ１Ｎのインピーダンスとエミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎの直列合成インピーダンス）である。

信号周波数が高くなるほど、接続線路ＬＥ１Ｐ，ＬＥ１Ｎの高インピーダンス化により式（１）中のインピーダンスＺＥが増加し、結果としてインピーダンスＺＥと反比例の関係にある利得Ｇは低下していく。このように、図１１（Ａ）に示した従来の回路では、回路の帯域に対する接続線路ＬＥ１Ｐ，ＬＥ１Ｎの影響が大きく、とりわけ接続線路ＬＥ１Ｐ，ＬＥ１Ｎの誘導性が高い時に大きな利得低下が生じてしまうという問題点があった。

本発明は、上記課題を解決するためになされたもので、接続線路のようなレイアウト寄生成分による帯域劣化を抑制することができる差動分布回路を提供することを目的とする。

本発明の差動分布回路は、入力端に正相入力信号が入力され、出力端が接地された第１の入力伝送線路と、入力端に逆相入力信号が入力され、出力端が接地された第２の入力伝送線路と、入力端に電源電圧が供給され、出力端が差動出力の逆相出力端子に接続された第１の出力伝送線路と、入力端に電源電圧が供給され、出力端が前記差動出力の正相出力端子に接続された第２の出力伝送線路と、前記第１、第２の入力伝送線路および第１、第２の出力伝送線路に沿って配置され、非反転入力端子が前記第１の入力伝送線路に接続され、反転入力端子が前記第２の入力伝送線路に接続され、反転出力端子が前記第１の出力伝送線路に接続され、非反転出力端子が前記第２の出力伝送線路に接続された複数の差動増幅器とを備え、各差動増幅器は、１つの電流源と、ベースまたはゲートが間接的に前記非反転入力端子に接続され、コレクタまたはドレインが間接的に前記反転出力端子に接続された第１のトランジスタを含む第１の差動半回路と、ベースまたはゲートが間接的に前記反転入力端子に接続され、コレクタまたはドレインが間接的に前記非反転出力端子に接続された第２のトランジスタを含む第２の差動半回路と、一端が前記第１のトランジスタのエミッタまたはソースに接続され、他端が前記電流源に接続された第１の接続線路と、一端が前記第２のトランジスタのエミッタまたはソースに接続され、他端が前記電流源に接続された第２の接続線路とから構成され、前記第１、第２の接続線路は、マイクロストリップ線路であり、前記第１の入力伝送線路と前記第１の接続線路とが立体交差する箇所において、前記第１の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第１の入力伝送線路と前記第１の接続線路との間の層に配置され、前記第２の入力伝送線路と前記第２の接続線路とが立体交差する箇所において、前記第２の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第２の入力伝送線路と前記第２の接続線路との間の層に配置されることを特徴とするものである。

また、本発明の差動分布回路は、入力端に正相入力信号が入力され、出力端が接地された第１の入力伝送線路と、入力端に逆相入力信号が入力され、出力端が接地された第２の入力伝送線路と、入力端に電源電圧が供給され、出力端が差動出力の逆相出力端子に接続された第１の出力伝送線路と、入力端に電源電圧が供給され、出力端が前記差動出力の正相出力端子に接続された第２の出力伝送線路と、前記第１、第２の入力伝送線路および第１、第２の出力伝送線路に沿って配置され、非反転入力端子が前記第１の入力伝送線路に接続され、反転入力端子が前記第２の入力伝送線路に接続され、反転出力端子が前記第１の出力伝送線路に接続され、非反転出力端子が前記第２の出力伝送線路に接続された複数の差動増幅器とを備え、各差動増幅器は、第１、第２の電流源と、ベースまたはゲートが間接的に前記非反転入力端子に接続され、エミッタまたはソースが前記第１の電流源に接続され、コレクタまたはドレインが間接的に前記反転出力端子に接続された第１のトランジスタを含む第１の差動半回路と、ベースまたはゲートが間接的に前記反転入力端子に接続され、エミッタまたはソースが前記第２の電流源に接続され、コレクタまたはドレインが間接的に前記非反転出力端子に接続された第２のトランジスタを含む第２の差動半回路と、一端が前記第１のトランジスタのエミッタまたはソースと前記第１の電流源との接続点に接続され、他端が前記第２のトランジスタのエミッタまたはソースと前記第２の電流源との接続点に接続された接続線路とから構成され、前記接続線路は、マイクロストリップ線路であり、前記第１の入力伝送線路と前記接続線路とが立体交差する箇所において、前記第１の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第１の入力伝送線路と前記接続線路との間の層に配置され、前記第２の入力伝送線路と前記接続線路とが立体交差する箇所において、前記第２の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第２の入力伝送線路と前記接続線路との間の層に配置されることを特徴とするものである。

また、本発明の差動分布回路の１構成例において、前記マイクロストリップ線路は、信号線路の幅をＷとしたとき、信号線路とグラウンドとの間の絶縁性または半絶縁性の基板の厚さが５Ｗより小さいものである。
また、本発明の差動分布回路の１構成例において、前記第１の差動半回路は、前記第１のトランジスタと、入力が前記非反転入力端子に接続され、出力が前記第１のトランジスタのベースまたはゲートに接続された第１のエミッタフォロワと、ベースまたはゲートが接地され、エミッタまたはソースが直接または間接的に前記第１のトランジスタのコレクタまたはドレインに接続され、コレクタまたはドレインが直接または間接的に前記反転出力端子に接続された第３のトランジスタとを含み、前記第２の差動半回路は、前記第２のトランジスタと、入力が前記反転入力端子に接続され、出力が前記第２のトランジスタのベースまたはゲートに接続された第２のエミッタフォロワと、ベースまたはゲートが接地され、エミッタまたはソースが直接または間接的に前記第２のトランジスタのコレクタまたはドレインに接続され、コレクタまたはドレインが直接または間接的に前記非反転出力端子に接続された第４のトランジスタとを含むことを特徴とするものである。

また、本発明の差動分布回路の１構成例は、前記第３のトランジスタのエミッタまたはソースと前記第１のトランジスタのコレクタまたはドレインとの間、前記第３のトランジスタのコレクタまたはドレインと前記反転出力端子との間、前記第４のトランジスタのエミッタまたはソースと前記第２のトランジスタのコレクタまたはドレインとの間、前記第４のトランジスタのコレクタまたはドレインと前記非反転出力端子との間に、それぞれ接続線路を有することを特徴とするものである。

本発明によれば、第１、第２のトランジスタのエミッタまたはソースと電流源とを接続する第１、第２の接続線路に、キャパシタンス成分がインダクタンス成分よりも大きい線路を用いることにより、これらの接続線路が原因となる高周波領域での利得の低下を抑止することができ、また入力伝送線路の帯域伸張を図ることが可能である。

また、本発明では、第１のトランジスタのエミッタまたはソースと第２のトランジスタのエミッタまたはソースとを接続する接続線路に、キャパシタンス成分がインダクタンス成分よりも大きい線路を用いることにより、この接続線路が原因となる高周波領域での利得の低下を抑止することができ、また入力伝送線路の帯域伸張を図ることが可能である。さらに、本発明は、第１、第２の入力伝送線路間に素子を配置することが困難な場合にも、適用することが可能である。

本発明の第１の実施の形態に係る差動分布回路の構成を示すブロック図である。 マイクロストリップ線路の構造を示す断面図である。 従来の差動分布回路と本発明の第１の実施の形態に係る差動分布回路の利得の周波数特性を示す図である。 本発明の第１の実施の形態において接続線路と入力コプレナー線路とが立体交差する部分の平面図および断面図である。 本発明の第２の実施の形態に係る差動分布回路の構成を示すブロック図である。 従来の差動分布回路と本発明の第２の実施の形態に係る差動分布回路の利得の周波数特性を示す図である。 本発明の第１の実施の形態に係る差動分布回路の平衡時の動作を示す図である。 本発明の第１の実施の形態に係る差動分布回路において差動アンプに差動信号が入力された時の動作を示す図である。 本発明の第２の実施の形態に係る差動分布回路の平衡時の動作を示す図である。 本発明の第２の実施の形態に係る差動分布回路において差動アンプに差動信号が入力された時の動作を示す図である。 従来の差動分布回路の構成を示すブロック図および差動分布回路の電流モード論理インバータの構成を示す回路図である。 図１１の差動分布回路を搭載したチップの平面図である。 図１１の差動分布回路の類推レイアウト概略を示す図である。 ストリップ線路の構造を示す断面図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る差動分布回路の構成を示すブロック図であり、図１１〜図１３と同一の構成には同一の符号を付してある。
本実施の形態の差動分布回路は、入力端にプリドライバ（図１１のＰＤ）からの正相入力信号が入力され、出力端が抵抗（図１１のＲ３Ｐ）を介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｐと、入力端にプリドライバからの逆相入力信号が入力され、出力端が抵抗（図１１のＲ３Ｎ）を介して接地された入力伝送線路である入力コプレナー線路ＣＰＷ１Ｎと、入力端に抵抗（図１１のＲ４Ｐ）を介して電源電圧Ｖｃｃが供給され、出力端が差動出力の正相出力端子ＤＯＵＴＰに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｐと、入力端に抵抗（図１１のＲ４Ｎ）を介して電源電圧Ｖｃｃが供給され、出力端が差動出力の逆相出力端子ＤＯＵＴＮに接続された出力伝送線路である出力コプレナー線路ＣＰＷ２Ｎと、入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎおよび出力コプレナー線路ＣＰＷ２Ｐ，ＣＰＷ２Ｎに沿って配置され、非反転入力端子ＩＮＰが入力コプレナー線路ＣＰＷ１Ｐに接続され、反転入力端子ＩＮＮが入力コプレナー線路ＣＰＷ１Ｎに接続され、非反転出力端子ＯＵＴＰが出力コプレナー線路ＣＰＷ２Ｐに接続され、反転出力端子ＯＵＴＮが出力コプレナー線路ＣＰＷ２Ｎに接続された複数の電流モード論理インバータ（差動増幅器）ＣＭＬとから構成される。

各電流モード論理インバータＣＭＬは、１つの電流源ＩＳと、入力が非反転入力端子ＩＮＰに接続され、出力が反転出力端子ＯＵＴＮに接続された差動半回路ＤＰと、入力が反転入力端子ＩＮＮに接続され、出力が非反転出力端子ＯＵＴＰに接続された差動半回路ＤＮと、一端が差動半回路ＤＰ中のトランジスタＱ１Ｐのエミッタに接続され、他端が電流源ＩＳに接続された接続線路ＭＥ１Ｐと、一端が差動半回路ＤＮ中のトランジスタＱ１Ｎのエミッタに接続され、他端が電流源ＩＳに接続された接続線路ＭＥ１Ｎとから構成される。

さらに、差動半回路ＤＰは、前記トランジスタＱ１Ｐと、入力が非反転入力端子ＩＮＰに接続され、出力がトランジスタＱ１Ｐのベースに接続されたエミッタフォロワＥＦＰと、ベースが接地されたトランジスタＱ２Ｐと、トランジスタＱ２ＰのエミッタとトランジスタＱ１Ｐのコレクタとの間を接続する接続線路ＬＣ１Ｐと、トランジスタＱ２Ｐのコレクタと反転出力端子ＯＵＴＮとの間を接続する接続線路ＬＣ２Ｐとを含む。エミッタフォロワＥＦＰの構成は図１１で説明したとおりである。

また、差動半回路ＤＮは、前記トランジスタＱ１Ｎと、入力が反転入力端子ＩＮＮに接続され、出力がトランジスタＱ１Ｎのベースに接続されたエミッタフォロワＥＦＮと、ベースが接地されたトランジスタＱ２Ｎと、トランジスタＱ２ＮのエミッタとトランジスタＱ１Ｎのコレクタとの間を接続する接続線路ＬＣ１Ｎと、トランジスタＱ２Ｎのコレクタと非反転出力端子ＯＵＴＰとの間を接続する接続線路ＬＣ２Ｎとを含む。エミッタフォロワＥＦＮの構成は図１１で説明したとおりである。

本実施の形態が図１３に示した従来の差動分布回路と異なる点は、一端が電流源ＩＳに接続されたエミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎの他端と差動アンプ半回路ＡＰ，ＡＮのトランジスタＱ１Ｐ，Ｑ１Ｎのエミッタ端子との間を結ぶ接続線路ＭＥ１Ｐ，ＭＥ１Ｎがマイクロストリップ線路で構成されている点である。

マイクロストリップ線路とは、図２に示したように、絶縁性または半絶縁性の基板２０２を挟んでグラウンド２００と線路２０１とが対向するように配置され、線路２０１とグラウンド２００との距離が近い線路のことである。マイクロストリップ線路では、信号伝送方向と直交する方向（図２左右方向）の線路２０１の幅をＷとしたとき、線路２０１とグラウンド２００との間の基板２０２の厚さが５Ｗより小さい。

マイクロストリップ線路は、グラウンド２００と線路２０１とが近いために、キャパシタンス成分がインダクタンス成分よりも大きく、ストリップ線路とは対照的に高周波領域では容量的な振る舞いをする。容量的に振る舞うマイクロストリップ線路は、高周波領域で高インピーダンスにならない。したがって、トランジスタＱ１Ｐ，Ｑ１Ｎから出力される高周波電流が接続線路ＭＥ１Ｐ，ＭＥ１Ｎによって阻止されることはない。このため、トランジスタＱ１Ｐ，Ｑ１Ｎから出力される高周波電流が阻止されることにより高周波での利得が低下する図１３の回路と比較して、本実施の形態では、当該高周波電流の阻止によって高周波での利得が低下することははほとんどない。

図３は図１３に示した従来の差動分布回路と本実施の形態の差動分布回路のＳ２１、すなわち利得の周波数特性をシミュレーションした結果を示す図である。図３において、３０は従来の差動分布回路の利得の周波数特性を示し、３１は本実施の形態の差動分布回路の利得の周波数特性を示している。シミュレーションには、回路シミュレータとして汎用的なＨｓｐｉｃｅを用いた。図３に示されているように、従来の差動分布回路では５ＧＨｚ以上で利得の低下が著しいが、本実施の形態では１５ＧＨｚ程度まで利得の低下が抑制されている。この結果、利得の（−３ｄＢ）帯域は、従来の差動分布回路で１０．６ＧＨｚ、本実施の形態の差動分布回路で２１．１ＧＨｚとなり、本実施の形態では従来に比較して約２倍もの帯域伸張を実現できていることが分かる。

また、本実施の形態のように接続線路ＭＥ１Ｐ，ＭＥ１Ｎをマイクロストリップ線路で構成することは、上記の帯域伸張とは別の効果も有する。この別の効果について説明する。接続線路ＭＥ１Ｐ，ＭＥ１Ｎと入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎとは、図１に示すように、レイアウト上、立体交差する。この接続線路ＭＥ１Ｐ，ＭＥ１Ｎと入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎとが立体交差する部分の平面図、断面図をそれぞれ図４（Ａ）、図４（Ｂ）に示す。

図４（Ａ）、図４（Ｂ）において、４０は差動アンプ半回路ＡＰと入力コプレナー線路ＣＰＷ１Ｐとの間に配置されるグラウンド、４１は入力コプレナー線路ＣＰＷ１Ｐとエミッタ抵抗ＲＥ１Ｐとの間に配置されるグラウンド、４２はグラウンド４０と４１とを接続するグラウンド配線、４３は絶縁性または半絶縁性の基板である。基板４３は、図２における基板２０２に相当する。基板４３の一方の面には、差動アンプ半回路ＡＰ、入力コプレナー線路ＣＰＷ１Ｐ、グラウンド４０，４１等が形成され、基板４３の他方の面には接続線路ＭＥ１Ｐが形成される。グラウンド配線４２は基板４３の内部に形成される。なお、図４（Ａ）では、基板４３を透視して接続線路ＭＥ１Ｐおよびグラウンド配線４２を描いている。また、図４（Ａ）、図４（Ｂ）では、接続線路ＭＥ１Ｐ側の半回路分についてのみ記載しているが、接続線路ＭＥ１Ｎ側の残りの半回路分も同様の構造を有する。

接続線路ＭＥ１Ｐ，ＭＥ１Ｎは、入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎを跨ぎ、且つマイクロストリップ線路の構造をとる必要がある。マイクロストリップ線路の構造をとるためには、線路の直近にグラウンド面が必要である。図４（Ａ）、図４（Ｂ）の例では、入力コプレナー線路ＣＰＷ１Ｐの両脇のグラウンド４０，４１を橋渡しするグラウンド配線４２を、マイクロストリップ線路のグラウンド面として用いている。

グラウンド配線４２は、接続線路ＭＥ１Ｐのグラウンド面として機能していることはもちろん、入力コプレナー線路ＣＰＷ１Ｐの両脇のグラウンド４０，４１の電位を等しくする働きも同時に担う。グラウンド４０，４１の電位が等しくなることで、入力コプレナー線路ＣＰＷ１Ｐ上を伝播する電磁界モードは企図する正常なモードに限られ、結果として入力コプレナー線路ＣＰＷ１Ｐの帯域伸張に寄与する。
以上のように、本実施の形態の接続線路ＭＥ１Ｐ，ＭＥ１Ｎは、先に述べた差動分布回路の高周波での利得低下を阻止する効果、および入力コプレナー線路の帯域を伸張する効果の２点の効果を奏する。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係る差動分布回路の構成を示すブロック図であり、図１、図１１〜図１３と同一の構成には同一の符号を付してある。
本実施の形態が図１３に示した従来の差動分布回路と異なる点は、２つの差動半回路ＤＰａ，ＤＮａの各々に対して電流源ＩＳＰ，ＩＳＮが１つずつ設けられ、エミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎの一端と電流源ＩＳＰ，ＩＳＮとの接続点同士がマイクロストリップ線路である接続線路ＭＥ２で接続され、エミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎの他端がそれぞれトランジスタＱ１Ｐ，Ｑ１Ｎのエミッタ端子と直接接続されている点である。

なお、電流源ＩＳＰ，ＩＳＮの電流量は第１の実施の形態の電流源ＩＳの電流量の半分であり、２つの電流源ＩＳＰ，ＩＳＮの電流合計値は電流源ＩＳの電流量と等しい。このため、差動半回路ＤＰａ，ＤＮａからなる差動アンプで駆動される電流量は、第１の実施の形態の差動アンプの電流量と同じである。

本実施の形態においても、トランジスタＱ１Ｐ，Ｑ１Ｎのエミッタ端子間を抵抗ＲＥ１Ｐ，ＲＥ１Ｎを介して接続する接続線路ＭＥ２がマイクロストリップ線路であることから、第１の実施の形態で説明したようにトランジスタＱ１Ｐ，Ｑ１Ｎから出力される高周波電流が接続線路ＭＥ２によって阻止されることは無い。このため、トランジスタＱ１Ｐ，Ｑ１Ｎから出力される高周波電流が阻止されることにより高周波での利得が低下する図１３の回路と比較して、本実施の形態では、当該高周波電流の阻止によって高周波での利得が低下することははほとんどない。

図６は図１３に示した従来の差動分布回路と本実施の形態の差動分布回路のＳ２１、すなわち利得の周波数特性をシミュレーションした結果を示す図である。図６において、３０は従来の差動分布回路の利得の周波数特性を示し、３２は本実施の形態の差動分布回路の利得の周波数特性を示している。シミュレーションには、回路シミュレータとして汎用的なＨｓｐｉｃｅを用いた。図６に示されているように、従来の差動分布回路では５ＧＨｚ以上で利得の低下が著しいが、本実施の形態では１３ＧＨｚ程度まで利得の低下が抑制されている。この結果、利得の（−３ｄＢ）帯域は、従来の差動分布回路で１０．６ＧＨｚ、本実施の形態の差動分布回路で１９．２ＧＨｚとなり、本実施の形態では従来に比較して約１．８倍もの帯域伸張を実現できていることが分かる。

また、マイクロストリップ線路構造の接続線路ＭＥ２と入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎとが立体交差することも第１の実施の形態と同様である。このため、第１の実施の形態と同様に接続線路ＭＥ２と入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎとが立体交差する部分のマイクロストリップ線路のグラウンド面が、入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎの両脇のグラウンドの等電位化をも担うので、第１の実施の形態で説明したとおり入力コプレナー線路ＣＰＷ１Ｐ，ＣＰＷ１Ｎの帯域を伸張することができる。

さらに、本実施の形態では、第１の実施の形態と異なり、入力コプレナー線路ＣＰＷ１ＰとＣＰＷ１Ｎの間に電流源やエミッタ抵抗の素子を配置する必要が無い。このため、レイアウトの都合上、入力コプレナー線路間が狭く、入力コプレナー線路間に電流源やエミッタ抵抗を配置することができない場合には好適な実施の形態となる。

なお、第１の実施の形態の差動分布回路では、１つの電流源ＩＳを差動アンプ半回路ＡＰと差動アンプ半回路ＡＮで共有しているが、第２の実施の形態の差動分布回路では、差動アンプ半回路ＡＰａと差動アンプ半回路ＡＮａの各々に１つずつ電流源ＩＳＰ，ＩＳＮが配置されている。このように形態が異なるにも関わらず、図１に示した第１の実施の形態の差動分布回路と図５に示した第２の実施の形態の差動分布回路が実質的に同一であることを以下に説明する。

第１の実施の形態の差動分布回路において、差動半回路ＤＰ，ＤＮから構成される差動アンプに差動信号が入力されていない時（平衡時）、差動アンプ半回路ＡＰ，ＡＮが同一構成であり、かつ差動アンプ半回路ＡＰ，ＡＮの電流量の和が電流源ＩＳに流れる電流量Ｉに等しくなるように接続されていることから、図７に示すように差動アンプ半回路ＡＰ，ＡＮに流れる電流量はそれぞれ電流源ＩＳの電流量の半分の値Ｉ／２となる。

一方、差動半回路ＤＰ，ＤＮから構成される差動アンプに差動信号が入力され、図８に示すように差動アンプ半回路ＡＰに流れる電流量がＩ／２＋ΔＩに変化したとすると、差動アンプ半回路ＡＮに流れる電流量はＩ／２−ΔＩとなる。その理由は、差動アンプ半回路ＡＰとＡＮの電流量の和が電流源ＩＳの電流量Ｉと等しくなるように接続されているためである。

またこのとき、トランジスタＱ１Ｐのエミッタ端子に接続されている接続線路ＭＥ１Ｐとエミッタ抵抗ＲＥ１Ｐでの電圧降下は、接続線路ＭＥ１ＰのインピーダンスをＺ、エミッタ抵抗ＲＥ１Ｐの抵抗値をＲＥとすると、（Ｉ／２＋ΔＩ）×（ＲＥ＋Ｚ）となり、平衡時からΔＩ×（ＲＥ＋Ｚ）だけトランジスタＱ１Ｐのエミッタ電位が上昇する。このエミッタ電位の上昇はトランジスタＱ１Ｐのベース−エミッタ間電圧を減少させ、トランジスタＱ１Ｐのエミッタ電流、すなわち差動アンプ半回路ＡＰの電流量を減少させる作用を及ぼす。この作用は言い換えると、電流量が増加しようとした時にその増加を抑制する作用であり、負帰還作用と呼ばれるものである。

一方、トランジスタＱ１Ｎ側では、接続線路ＭＥ１Ｎとエミッタ抵抗ＲＥ１Ｎでの電圧降下は、接続線路ＭＥ１ＮのインピーダンスをＺ、エミッタ抵抗ＲＥ１Ｎの抵抗値をＲＥとすると、（Ｉ／２−ΔＩ）×（ＲＥ＋Ｚ）となり、平衡時からΔＩ×（ＲＥ＋Ｚ）だけトランジスタＱ１Ｎのエミッタ電位が下降する。つまり、トランジスタＱ１Ｎ側では、電流量が減少しようとした時にその減少を抑制する作用が生じる。この作用もまた、変化を妨げるという意味でトランジスタＱ１Ｐに発生している作用と同様であり、負帰還作用である。

次に、第２の実施の形態の差動分布回路において、差動半回路ＤＰａ，ＤＮａから構成される差動アンプに差動信号が入力されていない時（平衡時）、差動アンプ半回路ＡＰａとＡＮａとがそれぞれに有する電流源ＩＳＰ，ＩＳＮも含めて完全に同一構成であることから、図９に示すように差動アンプ半回路ＡＰａ，ＡＮａに流れる電流量はそれぞれＩ／２となる。

一方、差動半回路ＤＰａ，ＤＮａから構成される差動アンプに差動信号が入力され、図１０に示すように差動アンプ半回路ＡＰａに流れる電流量がＩ／２＋ΔＩに変化したとする。このＩ／２＋ΔＩは、トランジスタＱ１Ｐのエミッタ端子に接続されたエミッタ抵抗ＲＥ１Ｐと差動アンプ半回路ＡＰａ内の電流源ＩＳＰとの接続点でＩ／２とΔＩに分流される。この分流された電流のうち、ΔＩは接続線路ＭＥ２を介して差動アンプ半回路ＡＮａ内の電流源ＩＳＮへ流れ込む。このため、差動アンプ半回路ＡＮａに流れる電流量はＩ／２からΔＩだけ減少したＩ／２−ΔＩとなる。差動アンプ半回路ＡＰａの駆動電流量がＩ／２＋ΔＩであり、差動アンプ半回路ＡＮａの駆動電流量がＩ／２−ΔＩであることは、図１に示した第１の実施の形態の差動分布回路の場合と同じである。

また、エミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎおよび接続線路ＭＥ２の駆動電流量に対する負帰還作用も第１の実施の形態と同様に存在する。エミッタ抵抗ＲＥ１Ｐおよび接続線路ＭＥ２によるトランジスタＱ１Ｐのエミッタ端子の平衡時からの電位上昇分は、接続線路ＭＥ２のインピーダンスをＺとすると、ΔＩ×（ＲＥ＋Ｚ）である。この電位上昇により図１の回路と同様に、電流量が増加しようとした時にその増加を抑制する作用、すなわち負帰還作用が生じる。

一方、エミッタ抵抗ＲＥ１Ｎおよび接続線路ＭＥ２によるトランジスタＱ１Ｎのエミッタ端子の平衡時からの電位下降分は、ΔＩ×（ＲＥ＋Ｚ）である。この電位下降により、電流量が減少しようとした時にその減少を抑制する作用、すなわち負帰還作用が生じる。このように図５に示した第２の実施の形態の差動分布回路においても、第１の実施の形態の差動分布回路と同様に抵抗ＲＥ１Ｐ，ＲＥ１Ｎと接続線路ＭＥ２により負帰還作用が生じる。
以上の説明により、図１に示した第１の実施の形態の差動分布回路と図５に示した第２の実施の形態の差動分布回路とが実質的に同一であることは明らかである。

なお、第１、第２の実施の形態においては、トランジスタとしてバイポーラトランジスタを想定していたが、本発明はこれに限るものではない。電界効果トランジスタでも同様の実施の形態が実現可能である。この場合、第１、第２の実施の形態で説明した差動分布回路の各トランジスタにおいて、ベースを電界効果トランジスタのゲートに置き換え、エミッタを電界効果トランジスタのソースに置き換え、コレクタを電界効果トランジスタのドレインに置き換えればよいことは言うまでもない。

また、第１、第２の実施の形態では、トランジスタＱ１Ｐ，Ｑ１Ｎと電流源ＩＳ，ＩＳＰ，ＩＳＮとの間にエミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎを設けているが、このエミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎは必須の構成要素ではなく、エミッタ抵抗ＲＥ１Ｐ，ＲＥ１Ｎがない回路（ＲＥ１Ｐ，ＲＥ１Ｎを短絡した回路）であってもよい。

本発明は、高速動作の差動分布回路に適用することができる。

ＡＰ，ＡＮ，ＡＰａ，ＡＮａ…差動アンプ半回路、ＣＰＷ１Ｐ，ＣＰＷ１Ｎ…入力コプレナー線路、ＣＰＷ２Ｐ，ＣＰＷ２Ｎ…出力コプレナー線路、ＣＭＬ…電流モード論理インバータ、ＤＩＮＰ…差動入力の正相入力端子、ＤＩＮＮ…差動入力の逆相入力端子、ＤＯＵＴＰ…差動出力の正相出力端子、ＤＯＵＴＮ…差動出力の逆相出力端子、ＤＰ，ＤＮ，ＤＰａ，ＤＮａ…差動半回路、ＥＦＰ，ＥＦＮ…エミッタフォロワ、ＥＦ１Ｐ，ＥＦ１Ｎ，ＥＦ２Ｐ，ＥＦ２Ｎ，Ｑ１Ｐ，Ｑ１Ｎ，Ｑ２Ｐ，Ｑ２Ｎ…トランジスタ、ＩＮＰ…電流モード論理インバータの非反転入力端子、ＩＮＮ…電流モード論理インバータの反転入力端子、ＯＵＴＰ…電流モード論理インバータの非反転出力端子、ＯＵＴＮ…電流モード論理インバータの反転出力端子、ＬＣ１Ｐ，ＬＣ１Ｎ，ＬＣ２Ｐ，ＬＣ２Ｎ，ＭＥ１Ｐ，ＭＥ１Ｎ，ＭＥ２…接続線路、ＲＥＦ１Ｐ，ＲＥＦ１Ｎ，ＲＥＦ２Ｐ，ＲＥＦ２Ｎ，ＲＥ１Ｐ，ＲＥ１Ｎ…抵抗、ＩＳ，ＩＳＰ，ＩＳＮ…電流源、ＶＥＥ，Ｖｃｃ…電源電圧。

Claims (5)

1. 入力端に正相入力信号が入力され、出力端が接地された第１の入力伝送線路と、
   入力端に逆相入力信号が入力され、出力端が接地された第２の入力伝送線路と、
   入力端に電源電圧が供給され、出力端が差動出力の逆相出力端子に接続された第１の出力伝送線路と、
   入力端に電源電圧が供給され、出力端が前記差動出力の正相出力端子に接続された第２の出力伝送線路と、
   前記第１、第２の入力伝送線路および第１、第２の出力伝送線路に沿って配置され、非反転入力端子が前記第１の入力伝送線路に接続され、反転入力端子が前記第２の入力伝送線路に接続され、反転出力端子が前記第１の出力伝送線路に接続され、非反転出力端子が前記第２の出力伝送線路に接続された複数の差動増幅器とを備え、
   各差動増幅器は、１つの電流源と、ベースまたはゲートが間接的に前記非反転入力端子に接続され、コレクタまたはドレインが間接的に前記反転出力端子に接続された第１のトランジスタを含む第１の差動半回路と、ベースまたはゲートが間接的に前記反転入力端子に接続され、コレクタまたはドレインが間接的に前記非反転出力端子に接続された第２のトランジスタを含む第２の差動半回路と、一端が前記第１のトランジスタのエミッタまたはソースに接続され、他端が前記電流源に接続された第１の接続線路と、一端が前記第２のトランジスタのエミッタまたはソースに接続され、他端が前記電流源に接続された第２の接続線路とから構成され、
   前記第１、第２の接続線路は、マイクロストリップ線路であり、
   前記第１の入力伝送線路と前記第１の接続線路とが立体交差する箇所において、前記第１の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第１の入力伝送線路と前記第１の接続線路との間の層に配置され、前記第２の入力伝送線路と前記第２の接続線路とが立体交差する箇所において、前記第２の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第２の入力伝送線路と前記第２の接続線路との間の層に配置されることを特徴とする差動分布回路。
2. 入力端に正相入力信号が入力され、出力端が接地された第１の入力伝送線路と、
   入力端に逆相入力信号が入力され、出力端が接地された第２の入力伝送線路と、
   入力端に電源電圧が供給され、出力端が差動出力の逆相出力端子に接続された第１の出力伝送線路と、
   入力端に電源電圧が供給され、出力端が前記差動出力の正相出力端子に接続された第２の出力伝送線路と、
   前記第１、第２の入力伝送線路および第１、第２の出力伝送線路に沿って配置され、非反転入力端子が前記第１の入力伝送線路に接続され、反転入力端子が前記第２の入力伝送線路に接続され、反転出力端子が前記第１の出力伝送線路に接続され、非反転出力端子が前記第２の出力伝送線路に接続された複数の差動増幅器とを備え、
   各差動増幅器は、第１、第２の電流源と、ベースまたはゲートが間接的に前記非反転入力端子に接続され、エミッタまたはソースが前記第１の電流源に接続され、コレクタまたはドレインが間接的に前記反転出力端子に接続された第１のトランジスタを含む第１の差動半回路と、ベースまたはゲートが間接的に前記反転入力端子に接続され、エミッタまたはソースが前記第２の電流源に接続され、コレクタまたはドレインが間接的に前記非反転出力端子に接続された第２のトランジスタを含む第２の差動半回路と、一端が前記第１のトランジスタのエミッタまたはソースと前記第１の電流源との接続点に接続され、他端が前記第２のトランジスタのエミッタまたはソースと前記第２の電流源との接続点に接続された接続線路とから構成され、
   前記接続線路は、マイクロストリップ線路であり、
   前記第１の入力伝送線路と前記接続線路とが立体交差する箇所において、前記第１の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第１の入力伝送線路と前記接続線路との間の層に配置され、前記第２の入力伝送線路と前記接続線路とが立体交差する箇所において、前記第２の入力伝送線路の両脇に配置されたグラウンドを接続するグラウンド配線が前記第２の入力伝送線路と前記接続線路との間の層に配置されることを特徴とする差動分布回路。
3. 請求項１または２記載の差動分布回路において、
   前記マイクロストリップ線路は、信号線路の幅をＷとしたとき、信号線路とグラウンドとの間の絶縁性または半絶縁性の基板の厚さが５Ｗより小さいことを特徴とする差動分布回路。
4. 請求項１または２記載の差動分布回路において、
   前記第１の差動半回路は、前記第１のトランジスタと、入力が前記非反転入力端子に接続され、出力が前記第１のトランジスタのベースまたはゲートに接続された第１のエミッタフォロワと、ベースまたはゲートが接地され、エミッタまたはソースが直接または間接的に前記第１のトランジスタのコレクタまたはドレインに接続され、コレクタまたはドレインが直接または間接的に前記反転出力端子に接続された第３のトランジスタとを含み、
   前記第２の差動半回路は、前記第２のトランジスタと、入力が前記反転入力端子に接続され、出力が前記第２のトランジスタのベースまたはゲートに接続された第２のエミッタフォロワと、ベースまたはゲートが接地され、エミッタまたはソースが直接または間接的に前記第２のトランジスタのコレクタまたはドレインに接続され、コレクタまたはドレインが直接または間接的に前記非反転出力端子に接続された第４のトランジスタとを含むことを特徴とする差動分布回路。
5. 請求項４記載の差動分布回路において、
   前記第３のトランジスタのエミッタまたはソースと前記第１のトランジスタのコレクタまたはドレインとの間、前記第３のトランジスタのコレクタまたはドレインと前記反転出力端子との間、前記第４のトランジスタのエミッタまたはソースと前記第２のトランジスタのコレクタまたはドレインとの間、前記第４のトランジスタのコレクタまたはドレインと前記非反転出力端子との間に、それぞれ接続線路を有することを特徴とする差動分布回路。