JP2517667B2 - 整流回路 - Google Patents
整流回路Info
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- JP2517667B2 JP2517667B2 JP1100853A JP10085389A JP2517667B2 JP 2517667 B2 JP2517667 B2 JP 2517667B2 JP 1100853 A JP1100853 A JP 1100853A JP 10085389 A JP10085389 A JP 10085389A JP 2517667 B2 JP2517667 B2 JP 2517667B2
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- rectifier circuit
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Description
【発明の詳細な説明】 ［概要］ 整流回路に関し、 少ない素子で構成可能な整流回路を提供することを目
的とし、 エミッタが基準電源に接続され、コレクタとベースと
が接続された第１のトランジスタと、ベースが前記第１
のトランジスタのベースに接続され、エミッタが前記基
準電源に接続された第２のトランジスタと、エミッタが
前記第１のトランジスタのコレクタの接続され、コレク
タが前記第２のトランジスタのコレクタに接続され、ベ
ースが前記基準電源に接続された第３のトランジスタと
を有し、前記基準電源を中心とする交流信号を、前記第
１のトランジスタのコレクタと前記第３のトランジスタ
のエミッタとの接続点に入力し、入力された交流信号を
整流して、前記第２のトランジスタのコレクタと前記第
３のトランジスタのコレクタが接続された点から出力を
取り出すように構成する。
的とし、 エミッタが基準電源に接続され、コレクタとベースと
が接続された第１のトランジスタと、ベースが前記第１
のトランジスタのベースに接続され、エミッタが前記基
準電源に接続された第２のトランジスタと、エミッタが
前記第１のトランジスタのコレクタの接続され、コレク
タが前記第２のトランジスタのコレクタに接続され、ベ
ースが前記基準電源に接続された第３のトランジスタと
を有し、前記基準電源を中心とする交流信号を、前記第
１のトランジスタのコレクタと前記第３のトランジスタ
のエミッタとの接続点に入力し、入力された交流信号を
整流して、前記第２のトランジスタのコレクタと前記第
３のトランジスタのコレクタが接続された点から出力を
取り出すように構成する。
［産業上の利用分野］ 本発明は整流回路に関する。
［従来の技術］ 従来の整流回路は入力波形を正確に整流するために種
々の工夫がなされ、通常かなり多くの素子を必要として
いる。また、従来の整流回路は、アンプ構成を基本とし
ているためどうしても素子数が多くなりがちである。こ
のため、従来の整流回路を集積回路化しようとすると広
い領域を必要としていた。
々の工夫がなされ、通常かなり多くの素子を必要として
いる。また、従来の整流回路は、アンプ構成を基本とし
ているためどうしても素子数が多くなりがちである。こ
のため、従来の整流回路を集積回路化しようとすると広
い領域を必要としていた。
一方、整流回路の用途として、交流波形の振幅を検出
する場合のように必ずしも入力波形を正確に整流する必
要がない場合がある。
する場合のように必ずしも入力波形を正確に整流する必
要がない場合がある。
［発明が解決しようとする課題］ しかしながら、このような場合でも従来の整流回路で
は集積回路化に広い面積を必要とするという問題があっ
た。このため、ラフであっても少ない素子数で構成でき
る整流回路が求められていた。
は集積回路化に広い面積を必要とするという問題があっ
た。このため、ラフであっても少ない素子数で構成でき
る整流回路が求められていた。
本発明は上記事情を考慮してなされたもので、少ない
素子で構成可能な整流回路を提供することを目的とす
る。
素子で構成可能な整流回路を提供することを目的とす
る。
［課題を解決するための手段］ 上記目的は、エミッタが基準電源に接続され、コレク
タとベースとが接続された第１のトランジスタと、ベー
スが前記第１のトランジスタのベースに接続され、エミ
ッタが前記基準電源に接続された第２のトランジスタ
と、エミッタが前記第１のトランジスタのコレクタの接
続され、コレクタが前記第２のトランジスタのコレクタ
に接続され、ベースが前記基準電源に接続された第３の
トランジスタとを有し、前記基準電源を中心とする交流
信号を、前記第１のトランジスタのコレクタと前記第３
のトランジスタのエミッタとの接続点に入力し、入力さ
れた交流信号を整流して、前記第２のトランジスタのコ
レクタと前記第３のトランジスタのコレクタが接続され
た点から出力を取り出すことを特徴とする整流回路によ
って達成される。
タとベースとが接続された第１のトランジスタと、ベー
スが前記第１のトランジスタのベースに接続され、エミ
ッタが前記基準電源に接続された第２のトランジスタ
と、エミッタが前記第１のトランジスタのコレクタの接
続され、コレクタが前記第２のトランジスタのコレクタ
に接続され、ベースが前記基準電源に接続された第３の
トランジスタとを有し、前記基準電源を中心とする交流
信号を、前記第１のトランジスタのコレクタと前記第３
のトランジスタのエミッタとの接続点に入力し、入力さ
れた交流信号を整流して、前記第２のトランジスタのコ
レクタと前記第３のトランジスタのコレクタが接続され
た点から出力を取り出すことを特徴とする整流回路によ
って達成される。
［作用］ 本発明によれば、入力交流信号の電位が基準電位より
高くなると第１のトランジスタがオンして電流が流れ、
逆に入力交流信号の電位が基準電位より低くなると第３
のトランジスタがオンして電流が流れる。どちらの場合
も、第２及び第３のトランジスタの共通接続されたコレ
クタから同じ方向に流れる電流に基づく出力が得られ
る。
高くなると第１のトランジスタがオンして電流が流れ、
逆に入力交流信号の電位が基準電位より低くなると第３
のトランジスタがオンして電流が流れる。どちらの場合
も、第２及び第３のトランジスタの共通接続されたコレ
クタから同じ方向に流れる電流に基づく出力が得られ
る。
［実施例］ 第１図に本発明の第１の実施例による整流回路を示
す。
す。
本実施例の整流回路は３つのnpnトランジスタQ1、Q
2、Q3と２つの抵抗R1、R2という５つの素子から構成さ
れている。
2、Q3と２つの抵抗R1、R2という５つの素子から構成さ
れている。
トランジスタQ1のエミッタは基準電源VREFに接続さ
れ、コレクタとベースが接続されている。トランジスタ
Q2は、エミッタとベースがトランジスタQ1のエミッタと
ベースと接続されている。トランジスタQ1とQ2は、一方
のトランジスタに流れた電流と同じ値の電流が他方のト
ランジスタに流れる、いわゆるカレントミラーの関係に
なっている。
れ、コレクタとベースが接続されている。トランジスタ
Q2は、エミッタとベースがトランジスタQ1のエミッタと
ベースと接続されている。トランジスタQ1とQ2は、一方
のトランジスタに流れた電流と同じ値の電流が他方のト
ランジスタに流れる、いわゆるカレントミラーの関係に
なっている。
トランジスタQ3のエミッタはトランジスタQ1のコレク
タに接続され、コレクタはトランジスタQ2のコレクタに
接続され、ベースは基準電源VREFに接続されている。
タに接続され、コレクタはトランジスタQ2のコレクタに
接続され、ベースは基準電源VREFに接続されている。
入力交流信号VINは、抵抗R1を介してトランジスタQ1
のコレクタとトランジスタQ3のエミッタとの接続点Ａに
入力されている。
のコレクタとトランジスタQ3のエミッタとの接続点Ａに
入力されている。
トランジスタQ2のコレクタとトランジスタQ3のコレク
タとの接続点Ｂと電源VCCとの間には抵抗R2が挿入さ
れ、上記接続点Ｂから整流された信号VOUTが出力され
る。
タとの接続点Ｂと電源VCCとの間には抵抗R2が挿入さ
れ、上記接続点Ｂから整流された信号VOUTが出力され
る。
次に本実施例の整流動作を第２図の信号波形を用いて
説明する。
説明する。
本実施例の入力交流信号VINは、第２図（ａ）に示す
ように、基準電位VREFを中心とした交流信号である。
ように、基準電位VREFを中心とした交流信号である。
入力信号VINの電位が基準電位VREFよりも高いとトラ
ンジスタQ3はオフしたままであるが、入力信号VINの電
位がトランジスタQ1の閾値電圧VBEQ1以上高くなると、
トランジスタQ1がオンする。すると、入力端からトラン
ジスタQ1に電流が流れ込む。トランジスタQ1とトランジ
スタQ2はカレントミラー回路を構成しているから、トラ
ンジスタQ2により、トランジスタQ1に流れる電流と同じ
値の電流が抵抗R2を流れる。
ンジスタQ3はオフしたままであるが、入力信号VINの電
位がトランジスタQ1の閾値電圧VBEQ1以上高くなると、
トランジスタQ1がオンする。すると、入力端からトラン
ジスタQ1に電流が流れ込む。トランジスタQ1とトランジ
スタQ2はカレントミラー回路を構成しているから、トラ
ンジスタQ2により、トランジスタQ1に流れる電流と同じ
値の電流が抵抗R2を流れる。
したがって、出力信号VOUTは次式のようになる。
VOUT＝VCC−［｛（|VBEF−VIN|−VBEQ1）/R1｝ −IBQ1−IBQ2］×R2 VCC−｛（|VBEF−VIN|−VBEQ1）/R1｝ ×R2 ただし、IBQ1はトランジスタQ1のベース電流、IBQ2は
トランジスタQ2のベース電流である。
トランジスタQ2のベース電流である。
入力信号VINの電位が基準電位VREFよりも低いとトラ
ンジスタQ1はオフするが、入力信号VINの電位がトラン
ジスタQ3の閾値電圧VBEQ3以上低くなると、トランジス
タQ3がオンする。すると、トランジスタQ3により基準電
源VCCから電流が流れ込み、抵抗R2に電流が流れる。
ンジスタQ1はオフするが、入力信号VINの電位がトラン
ジスタQ3の閾値電圧VBEQ3以上低くなると、トランジス
タQ3がオンする。すると、トランジスタQ3により基準電
源VCCから電流が流れ込み、抵抗R2に電流が流れる。
したがって、出力信号VOUTは次式のようになる。
VOUT＝VCC−［｛（|VBEF−VIN|−VBEQ3）/R1｝ −IBQ3］×R2 VCC−｛（|VBEF−VIN|−VBEQ3）/R1｝ ×R2 ただし、IBQ3はトランジスタQ3のベース電流である。
このように、入力信号VINが基準電位VREFよりも高く
なっても低くなっても、出力信号VOUTは第２図（ｂ）に
示すように電位VCCを基準にして常に電位VCCよりも低く
なり、整流された直流信号が得られる。
なっても低くなっても、出力信号VOUTは第２図（ｂ）に
示すように電位VCCを基準にして常に電位VCCよりも低く
なり、整流された直流信号が得られる。
なお、上記式から明らかなように抵抗R1と抵抗R2の比
率を変えることにより、整流回路のゲインを変えること
ができる。
率を変えることにより、整流回路のゲインを変えること
ができる。
第３図に本発明の第２の実施例による整流回路を示
す。
す。
第１の実施例では接続点Ｂと基準電源VCCの間に抵抗R
2を挿入して電圧として出力を取出したが、本実施例で
は、接続点Ｂと基準電源VCCの間から電流として出力を
取り出すようにしている。
2を挿入して電圧として出力を取出したが、本実施例で
は、接続点Ｂと基準電源VCCの間から電流として出力を
取り出すようにしている。
接続点Ｂと基準電源VCCの間にpnpトランジスタQ4を挿
入し、このトランジスタQ4のエミッタを基準電源VCCに
接続し、コレクタ及びベースを接続点Ｂに接続してい
る。pnpトランジスタQ5は、エミッタ及びベースが、ト
ランジスタQ4のエミッタとベースとそれぞれ接続され、
カレントミラー回路を構成している。トランジスタQ5と
基準電源VREFとの間に抵抗R3が挿入され、抵抗R3の一端
から整流された直流信号VOUTが出力される。
入し、このトランジスタQ4のエミッタを基準電源VCCに
接続し、コレクタ及びベースを接続点Ｂに接続してい
る。pnpトランジスタQ5は、エミッタ及びベースが、ト
ランジスタQ4のエミッタとベースとそれぞれ接続され、
カレントミラー回路を構成している。トランジスタQ5と
基準電源VREFとの間に抵抗R3が挿入され、抵抗R3の一端
から整流された直流信号VOUTが出力される。
入力信号VINの電位が基準電位VREFよりもトランジス
タQ1の閾値電圧VBEQ1以上高くなると、トランジスタQ1
がオンする。すると、入力端からトランジスタQ1に流れ
込んだ電流がトランジスタQ4に流れる。
タQ1の閾値電圧VBEQ1以上高くなると、トランジスタQ1
がオンする。すると、入力端からトランジスタQ1に流れ
込んだ電流がトランジスタQ4に流れる。
入力信号VINの電位が基準電位VREFよりもトランジス
タQ3の閾値電圧VBEQ3以上低くなると、トランジスタQ3
がオンする。すると、トランジスタQ3により基準電源V
CCから流れ込んだ電流がトランジスタQ4に流れる。
タQ3の閾値電圧VBEQ3以上低くなると、トランジスタQ3
がオンする。すると、トランジスタQ3により基準電源V
CCから流れ込んだ電流がトランジスタQ4に流れる。
このように入力信号VINの基準電位VREFよりも高くて
も低くても、トランジスタQ4には同じ方向の電流が流れ
る。すなわち、整流された電流が得られる。
も低くても、トランジスタQ4には同じ方向の電流が流れ
る。すなわち、整流された電流が得られる。
カレントミラー回路を構成しているので、トランジス
タQ5及び抵抗R3にもトランジスタQ4と同じ電流が流れ
る。このため、第４図（ｂ）に示すように基準電源VREF
よりも常に高い出力VOUTが得られる。
タQ5及び抵抗R3にもトランジスタQ4と同じ電流が流れ
る。このため、第４図（ｂ）に示すように基準電源VREF
よりも常に高い出力VOUTが得られる。
第５図に本発明の第３の実施例による整流回路を示
す。
す。
第１の実施例では電位VCCに対して低い電圧を基準に
していたが、本実施例は電位VEEより高い電位を基準に
した場合の整流回路である。
していたが、本実施例は電位VEEより高い電位を基準に
した場合の整流回路である。
本実施例の整流回路も３つのpnpトランジスタQ6、Q
7、Q8と２つの抵抗R4、R5という５つの素子から構成さ
れている。トランジスタQ6のエミッタは基準電源VREFに
接続され、コレクタとベースが接続されている。トラン
ジスタQ7は、エミッタとベースがトランジスタQ6のエミ
ッタとベースとそれぞれ接続され、トランジスタQ6とQ7
はカレントミラー回路を構成している。トランジスタQ8
のエミッタはトランジスタQ6のコレクタに接続され、コ
レクタはトランジスタQ7のコレクタに接続され、ベース
は基準電源VREFに接続されている。
7、Q8と２つの抵抗R4、R5という５つの素子から構成さ
れている。トランジスタQ6のエミッタは基準電源VREFに
接続され、コレクタとベースが接続されている。トラン
ジスタQ7は、エミッタとベースがトランジスタQ6のエミ
ッタとベースとそれぞれ接続され、トランジスタQ6とQ7
はカレントミラー回路を構成している。トランジスタQ8
のエミッタはトランジスタQ6のコレクタに接続され、コ
レクタはトランジスタQ7のコレクタに接続され、ベース
は基準電源VREFに接続されている。
入力交流信号VINは、抵抗R4を介してトランジスタQ6
のコレクタとトランジスタQ7のエミッタとの接続点Ｃに
入力されている。トランジスタQ7とコレクタとトランジ
スタQ8のコレクタとの接続点Ｄと電源VEEとの間には抵
抗R5が挿入され、上記接続点Ｄから整流された信号VOUT
が出力される。
のコレクタとトランジスタQ7のエミッタとの接続点Ｃに
入力されている。トランジスタQ7とコレクタとトランジ
スタQ8のコレクタとの接続点Ｄと電源VEEとの間には抵
抗R5が挿入され、上記接続点Ｄから整流された信号VOUT
が出力される。
第６図（ａ）に示すように基準電位VREFを基準として
交流出力VINが入力すると、同図（ｂ）に示すような直
流出力VOUTが得られる。なお、本実施例の動作も第１の
実施例の場合と同様であるので詳細な説明を省略する。
交流出力VINが入力すると、同図（ｂ）に示すような直
流出力VOUTが得られる。なお、本実施例の動作も第１の
実施例の場合と同様であるので詳細な説明を省略する。
本発明は上記実施例に限らず種々の変形が可能であ
る。
る。
例えば、第３の実施例では電圧として出力を取出した
が、第２の実施例と同様に電流として出力を取り出すよ
うにしてもよい。
が、第２の実施例と同様に電流として出力を取り出すよ
うにしてもよい。
［発明の効果］ 以上の通り、本発明によれば、極めて少ない素子で整
流回路を構成することができるので、少ない面積で集積
回路化が可能である。本発明の整流回路は、従来の整流
回路を集積化した場合に比べて半分から1/3の面積で集
積回路化することができた。
流回路を構成することができるので、少ない面積で集積
回路化が可能である。本発明の整流回路は、従来の整流
回路を集積化した場合に比べて半分から1/3の面積で集
積回路化することができた。
第１図は本発明の第１の実施例による整流回路の回路
図、 第２図は同整流回路の信号波形図、 第３図は本発明の第２の実施例による整流回路の回路
図、 第４図は同整流回路の信号波形図、 第５図は本発明の第３の実施例による整流回路の回路
図、 第６図は同整流回路の信号波形図、 である。 図において、 Q1、Q2、Q3……npnトランジスタ R1、R2……抵抗 Q4、Q5……pnpトランジスタ R3……抵抗 Q6、Q7、Q8……pnpトランジスタ R4、R5……抵抗
図、 第２図は同整流回路の信号波形図、 第３図は本発明の第２の実施例による整流回路の回路
図、 第４図は同整流回路の信号波形図、 第５図は本発明の第３の実施例による整流回路の回路
図、 第６図は同整流回路の信号波形図、 である。 図において、 Q1、Q2、Q3……npnトランジスタ R1、R2……抵抗 Q4、Q5……pnpトランジスタ R3……抵抗 Q6、Q7、Q8……pnpトランジスタ R4、R5……抵抗
Claims (1)
- 【請求項１】エミッタが基準電源に接続され、コレクタ
とベースとが接続された第１のトランジスタと、 ベースが前記第１のトランジスタのベースに接続され、
エミッタが前記基準電源に接続された第２のトランジス
タと、 エミッタが前記第１のトランジスタのコレクタに接続さ
れ、コレクタが前記第２のトランジスタのコレクタに接
続され、ベースが前記基準電源に接続された第３のトラ
ンジスタとを有し、 前記基準電源を中心とする交流信号を、前記第１のトラ
ンジスタのコレクタと前記第３のトランジスタのエミッ
タとの接続点に入力し、入力された交流信号を整流し
て、前記第２のトランジスタのコレクタと前記第３のト
ランジスタのコレクタが接続された点から出力を取り出
すことを特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100853A JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02279006A JPH02279006A (ja) | 1990-11-15 |
| JP2517667B2 true JP2517667B2 (ja) | 1996-07-24 |
Family
ID=14284872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100853A Expired - Fee Related JP2517667B2 (ja) | 1989-04-20 | 1989-04-20 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517667B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 整流回路 |
-
1989
- 1989-04-20 JP JP1100853A patent/JP2517667B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269076A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 整流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02279006A (ja) | 1990-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |