JP2024509678A - 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法 - Google Patents

炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法 Download PDF

Info

Publication number
JP2024509678A
JP2024509678A JP2023545282A JP2023545282A JP2024509678A JP 2024509678 A JP2024509678 A JP 2024509678A JP 2023545282 A JP2023545282 A JP 2023545282A JP 2023545282 A JP2023545282 A JP 2023545282A JP 2024509678 A JP2024509678 A JP 2024509678A
Authority
JP
Japan
Prior art keywords
layer
temporary substrate
microns
manufacturing
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023545282A
Other languages
English (en)
Inventor
グウェルタズ ゴーダン，
クリストフ マルヴィル，
イオヌット ラドゥ，
ヒューゴ ビアード，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2024509678A publication Critical patent/JP2024509678A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02376—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices

Abstract

本発明は、半導体構造体を製造する方法であって、ａ）粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板を準備するステップと、ｂ）厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層を、仮基板の前面に堆積させるステップと、ｃ）直接に又は中間層を介して、単結晶炭化ケイ素から作られる加工層をキャリア層に転写して、複合構造体を形成するステップであって、この転写が、分子付着による接合を実施するステップと、ｄ）加工層に活性層を形成するステップと、ｅ）仮基板を除去して、活性層、加工層、及びキャリア層を含む半導体構造体を形成するステップと、を含む方法に関する。本発明はまた、この製造方法の中間ステップにおいて得られる複合構造体に関する。【選択図】 図１

Description

本発明は、超小型電子構成部品用の半導体材料の分野に関する。特に、本発明は、電子構成部品を含むか又は電子構成部品を収容することを目的とする、高品質の単結晶炭化ケイ素から作られる活性層を含む半導体構造体を製造する方法に関し、前記活性層は、多結晶炭化ケイ素から作られるキャリア層に配置される。本発明はさらに、前記方法において得られた中間複合構造体に関する。
炭化ケイ素（ＳｉＣ）半導体材料は、エネルギー処理能力を高めることができるので、ここ数年にわたって、この炭化ケイ素への関心が著しく高まってきている。特に電気自動車など、電子技術の成長分野での要望を満たすよう、革新的なパワーデバイスを製造するのに、ますます広くＳｉＣが使用されている。
単結晶炭化ケイ素を基にしたパワーデバイス及び統合電力供給システムは、シリコンから作られる、これらと同様の従来のものと比較してはるかに高い電力密度を管理することができ、相対的に小さいサイズの活性領域でこれを実現することができる。ＳｉＣでのパワーデバイスの寸法をさらに小さくするには、横方向の構成部品の代わりに縦方向の構成部品を製造することが有利である。そのためには、構成部品の組立体の前面に配置された電極と、背面に配置された電極との間の垂直電気伝導が、前記組立体によって許容されなければならない。
しかしながら、マイクロエレクトロニクス産業向けの単結晶ＳｉＣから作られるバルク基板は、依然として高価であり、大きいサイズのものを調達するのが困難である。さらに、バルク基板上で製造される場合、電子構成部品の組立体は、垂直方向の電気抵抗率を低減するため、並びに／又は空間及び小型化の仕様を満たすために、基板の背面を通常は約１００ミクロンほどに薄くする必要がある場合が多い。
したがって、典型的には、比較的低コストのキャリア基板上に単結晶ＳｉＣから作られる薄層を含み、電子構成部品を形成するのにこの薄層が使用される、複合構造体を製造するためには、薄層を転写する解決策を使用することが有利である。薄層を転写するためのよく知られた解決策の１つは、軽イオンを注入し、ダイレクトボンディングによって結合することを基にしたＳｍａｒｔ Ｃｕｔ（商標）法である。このような方法により、たとえば、多結晶ＳｉＣ（ｐ－ＳｉＣ）から作られるキャリア基板に直接接触させて、単結晶ＳｉＣ（ｃ－ＳｉＣ）から作られるドナー基板から得られ、垂直方向の電気伝導を可能にする、ｃ－ＳｉＣから作られる薄層を含む複合構造体を製造することが可能になる。キャリア基板は、構成部品の形成と両立できるのに十分な厚さがなければならず、最終的には薄くされて、集積化される準備が整った電子構成部品の組立体を得る。前記キャリア基板が相対的に低品質である場合でも、薄型化ステップ及び材料の損失は依然として、排除されるのが好ましいコスト要因である。
米国特許第８４３６３６３号の文書も知られており、これには、金属キャリア基板上に配置されたｃ－Ｓｉｃから作られる薄層を含む複合構造体を製造する方法が記載されており、この熱膨張係数は、その薄層の熱膨張係数と一致する。この製造方法は、以下のステップ、すなわち、
ｃ－ＳｉＣから作られるドナー基板に、埋め込み脆弱化面を形成し、前記埋め込み脆弱化面とドナー基板の前面との間に薄層を画定するステップと、
たとえばタングステン又はモリブデンから作られる金属層を、ドナー基板の前面に堆積して、補強材の役割を果たすのに十分な厚さを有するキャリア基板を形成するステップと、
埋め込み脆弱化面に沿って分離して、一方では、金属キャリア基板とｃ－ＳｉＣから作られる薄層とを含む複合構造体を形成し、他方では、ｃ－ＳｉＣから作られるドナー基板の残り部分を形成するステップと
を含む。
この手法の欠点は、金属キャリア基板が、電子構成部品の生産ラインに必ずしも適合するとは限らないことである。このキャリア基板は、用途に応じて薄くする必要が生じる場合もある。
本発明は、従来技術の解決策への代替解決策に関し、前述の欠点の全部又は一部を改善することを目的とする。特に、本発明は、多結晶炭化ケイ素から作られるキャリア層に配置された、高品質の単結晶炭化ケイ素から作られる活性層上及び／又は活性層内に製造される電子構成部品、有利には垂直構成部品用の半導体構造体を製造する方法に関する。本発明はまた、前記製造方法の中間ステップにおいて得られる複合構造体に関する。
本発明は、半導体構造体を製造する方法であって、
ａ）粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板を準備するステップと、
ｂ）厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層を、仮基板の前面に直接堆積させるステップと、
ｃ）直接に又は中間層を介して、単結晶炭化ケイ素から作られる加工層をキャリア層に転写して、複合構造体を形成するステップであって、前記転写が、分子付着による接合を実施するステップと、
ｄ）加工層に活性層を形成するステップと、
ｅ）仮基板を除去して、半導体構造体を形成するステップであって、前記構造体が、活性層、加工層、及びキャリア層を含むステップと
を含む方法に関する。
本発明の他の有利で非限定的な特徴によれば、個別に又は技術的に実現可能な任意の組合せでまとめると、以下の通りである。
ステップｂ）の堆積はまた、第２のキャリア層を形成するための仮基板の背面、及び／又は前記基板の周辺縁部に実行される。
転写ステップｃ）は、
単結晶炭化ケイ素から作られるドナー基板に軽量種を注入して、ドナー基板の前面とともに加工層を画定する、埋め込み脆弱化面を形成することと、
直接に又は中間層を介して、分子付着による接合によって、ドナー基板の前面をキャリア層に結合することと、
埋め込み脆弱化面に沿って分離して、加工層をキャリア層に転写することと
を含む。
中間層は、タングステン、ケイ素、炭化ケイ素、又は他の導電性材料若しくは半導体材料から形成される。
分離は、８００℃～１２００℃の温度での熱処理で生じる。
ステップｄ）は、ドープされた単結晶炭化ケイ素から作られる、少なくとも１つの追加層を、加工層にエピタキシャル成長させることを含み、前記追加層は、活性層の全部又は一部を形成する。
この製造方法は、活性層上及び／又は活性層内の電子構成部品の全部又は一部を製造するステップｄ’）を含み、ステップｄ’）は、ステップｄ）とステップｅ）の間に挿入される。
ステップｅ）は、機械的応力を加えた後に、仮基板を貫通する亀裂を伝搬させることによって機械的に剥離することを含み、この亀裂は、仮基板とキャリア層の間の境界面の平面にほぼ平行に延在する。
ステップｅ）は、横方向の化学エッチングによって、キャリア層と仮基板の間で化学的に剥離することを含む。
ステップｅ）は、仮基板の全部又は一部を化学エッチングすることを含む。
ステップｅ）は、仮基板のグラファイトに熱損傷を与えることによって剥離することを含む。
ステップｃ）は、直接に又は第２の中間層を介して、単結晶炭化ケイ素から作られる第２の加工層を第２のキャリア層に転写することを含み、前記転写は、分子付着による接合を実施する。
ステップｄ）は、第２の活性層を第２の加工層に形成することを含む。
ステップｅ）によって、第２の半導体構造体を形成することができ、前記構造体は、第２の活性層、第２の加工層、及び第２のキャリア層を含み、ステップａ）で設けられた仮基板は、円形ウエハの形をとり、半導体構造体での目標直径よりも５％～１０％だけ直径が大きい。
ステップａ）で設けられた仮基板は、円形ウエハの形をとり、半導体構造体での目標直径よりもわずかに直径が小さく、したがって、ステップｂ）の堆積はまた、仮基板の周辺縁部に実行され、前記目標直径に達することができる。
本発明はまた、
粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板と、
－少なくとも、この仮基板の前面に配置され、この仮基板の前面と接触している、厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層と、
－このキャリア層に配置された単結晶炭化ケイ素から作られる加工層と
を備える複合構造体に関する。
本発明の他の有利で非限定的な特徴によれば、個別に又は技術的に実現可能な任意の組合せでまとめると、以下の通りである。
加工層の厚さは、１００ｎｍ～１５００ｎｍの間にある。
仮基板の厚さは、１００ミクロン～２０００ミクロンの間にある。
仮基板の熱伝導率は、７０Ｗ／ｍＫ～１３０Ｗ／ｍＫの間にある。
仮基板とキャリア層の合計厚さは、１１０ミクロン～５００ミクロンの間にあり、典型的には３５０ミクロン±２５ミクロンである。
本発明の他の特徴及び利点は、添付図を参照して与えられる、本発明の以下の詳細な説明から明らかになろう。
本発明による製造方法に従って製造された半導体構造体を示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法のステップを示す図である。 本発明による製造方法の、特定の一実施形態のステップを示す図である。 本発明による製造方法の、特定の一実施形態のステップを示す図である。 本発明による製造方法の転写ステップｃ）を示す図である。 本発明による製造方法の転写ステップｃ）を示す図である。 本発明による製造方法の転写ステップｃ）を示す図である。
各図においては、同じタイプの要素には、同じ参照番号を使用してもよい。
各図は概略図であり、読みやすくするため、原寸に比例してはいない。特に、ｚ軸線に沿った各層の厚さは、ｘ軸線及びｙ軸線に沿った横寸法に対して原寸に比例してはおらず、互いに対する各層の相対的な厚さは、各図において必ずしも考慮されてはいない。
本発明は、半導体構造体１００（図１）を製造する方法に関する。半導体構造体１００が意味するものは、少なくとも、複数の超小型電子構成部品を収容することを目的とした層４、３、２のスタックであり、これはまた、キャリア層２によってウエハの形で保持された活性層４上及び／又は活性層４内でのウエハスケール製造からもたらされ、パッケージ化される前に、単一化のステップを受ける準備のできた、前記電子構成部品４０を有する層４、３、２のスタックを意味するものと理解される。
この製造方法は、前記構成部品４０での機械的キャリアを形成するキャリア層２を介した垂直電気伝導を必要とする、垂直超小型電子構成部品に適用可能であることが有利である。
この製造方法は、第１に、前面１ａ、背面１ｂ、及び周辺縁部１ｃ（図２ａ）を有する、グラファイトから作られる仮基板１を設けるステップａ）を含む。グラファイトから作られる基板１は、たとえば、プラズマ蒸着、イオンスパッタリング、カソードアーク蒸着、グラファイトのレーザ蒸発、樹脂の炭化などによって製造されてもよい。
仮基板１のグラファイトは、平均粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にある（周囲温度～１０００℃の間）。これらの特徴は、特に、以下でキャリア層２と呼ばれ、この方法のステップｂ）を参照して説明することになる、多結晶炭化ケイ素（ｐ－ＳｉＣ）から作られる層を堆積させるための優れた種を提供するように選択される。
平均粒度は、１００ｎｍ以上の粒度の算術平均に対応することに留意されたい。これらの粒度は、たとえば、走査電子顕微鏡法（ＳＥＭ）によって、又は電子後方散乱回折法（ＥＢＳＤ）によって測定されてもよい。
特に、平均粒度の範囲は、面１ａ、１ｂの平面において、キャリア層２で予想される平均粒度と同じオーダーとなるように規定される。キャリア層２の粒度が小さくなりすぎることはないので、このキャリア層２の熱伝導性がこのように確保され、さらに、キャリア層２の堆積時に粒度が大きくなる場合でも、グラファイトの平均粒度の範囲が規定されているので、制御された粒度範囲内に収まり、堆積したキャリア層２の自由表面での粗さが制限される。多孔率の範囲はまた、後続の堆積後のキャリア層２の表面粗さを制御するように制限される（ステップｂ））。通常、表面粗さは、１ミクロンＲＭＳ未満、又はさらに１０ｎｍ ＲＭＳ未満に制限されて、キャリア層２が堆積した後の平滑化処理を軽減してもよい。最後に、熱膨張係数は、炭化ケイ素の熱膨張係数と一致するように規定されて、高温を伴う処理中（この方法において後述する）に構造体での機械的応力を制限する。
仮基板１は、雰囲気が制御されているとき、すなわち酸素がないときには、１４００℃にまでなる場合がある温度に対応しており、このことは、空気にさらされる場合、グラファイトが低い温度範囲、典型的には４００℃～６００℃内で燃焼し始めるからである。グラファイトから作られる仮基板１は、それを完全にカプセル化する保護層によって保護されており、１４００℃を超えるような非常に高い温度にも対応している。
この製造方法は、次に、多結晶炭化ケイ素（ｐ－ＳｉＣ）から作られるキャリア層２を、仮基板１の前面１ａに直接堆積させるステップｂ）を含む（図２ｂ）。
この堆積は、およそ１１００℃～１４００℃程度の温度において、いかなる既知の技法、特に化学蒸着（ＣＶＤ）を使用して実行されてもよい。たとえば、大気圧ＣＶＤ（ＡＰＣＶＤ）又は低圧ＣＶＤ（ＬＰＣＶＤ）などの熱ＣＶＤ技法を挙げてもよく、メチルシラン、ジメチルジクロロシラン、又はジクロロシラン＋ｉ－ブタンから、前駆物質を選択することができる。たとえば、前駆物質としての四塩化ケイ素及びメタンとともに、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）技法を使用してもよく、プラズマを生成する放電を発生させるのに使用される発生源の周波数は、およそ３．３ＭＨｚ程度であり、より一般には、１０ＫＨｚ～１００ＧＨｚの間であることが好ましい。
堆積に先立って、仮基板１の自由面１ａ、１ｂに潜在的に存在する微粒子、金属、又は有機物の汚染物質の全部又は一部を除去するために、従来の洗浄シーケンスを仮基板１に適用してもよい。
ｐ－ＳｉＣから作られるキャリア層２の厚さは、１０ミクロン～２００ミクロンの間である。この厚さは、半導体構造体１００に予想される厚さの仕様に従って選択される。仮基板１及びキャリア基板２の合計厚さは、１１０ミクロン～５００ミクロンの間であり、典型的には３５０ミクロン±２５ミクロンであることが有利である。２５０ミクロンの仮基板１と１００ミクロンのキャリア層２、又は３００ミクロンの仮基板１と５０ミクロンのキャリア層２という、特定の例を挙げることが可能である。
半導体構造体１００においては、キャリア層２は、機械的基板として機能することになり、場合によっては、垂直方向の電気伝導を確実にしなければならないことになる。前述の電気伝導特性（低抵抗率）を保証するには、キャリア層２が、要求に応じてｎドープ又はｐドープされることが有利である。
有利な一実施形態によれば、ステップｂ）の堆積はまた、第２のキャリア層２’を形成するために仮基板１の背面１ｂに実行され、及び／又は前記基板１の周辺縁部１ｃに実行される。
第２のキャリア層２’（及び、周辺縁部１ｃに堆積したｐ－ＳｉＣ）の役割は、本質的に、この方法において次に生じることになる非常に高い温度での熱処理中に、グラファイトから作られる仮基板１を保護することでもよく、次いで、第２のキャリア層２’及び周辺縁部１ｃに堆積したｐ－ＳｉＣ（これらは、以下に保護層とも呼ばれる）の厚さは、およそ１ミクロン又は数ミクロン程度に制限されることになる。
或いは、第２のキャリア層２’は、仮基板１の背面１ｂに堆積されてもよく、前記基板１の両面１ａ、１ｂにおいてこの方法の次のステップを実行することを意図する（図３ａ）。次いで、第２のキャリア層２’は、仮基板１の前面１ａの側に配置された、第１のキャリア層２と同じオーダーの厚さを有する。
一般に、キャリア層２（及び、場合によっては第２のキャリア層２’）の堆積後、加工層３を転写する次のステップを意図して、表面処理が実行されて、キャリア層２の表面粗さ及び／又は構造体の縁部の質を改善する。
およそ０．５ｎｍ ＲＭＳ、好ましくは０．３ｎｍ ＲＭＳ未満の、ｐ－ＳｉＣの表面粗さ（たとえば、２０ミクロン×２０ミクロンの走査での原子間力顕微鏡法（ＡＦＭ）を使用する粗さ測定）を実現するために、従来の化学エッチング（湿式若しくは乾式）、並びに／又は機械粉砕及び／若しくは化学機械研磨の技法を実施してもよい。それにもかかわらず、仮基板１を形成するグラファイトの前述の特徴により、適用される表面処理を制限することが可能になる。
第１の変形形態によれば、ステップａ）において設けられる仮基板１は、典型的には円形ウエハの形をとり、最終的な半導体構造体１００での目標直径よりも５％～１０％だけ直径が大きい。これにより、ステップｂ）の堆積中の縁部の問題を抑制し、半導体構造体１００でのこの先の構成要素４０が占める領域を最大化することを可能にすることができる。
第２の変形形態によれば、ステップａ）で設けられる仮基板１は、最終的な半導体構造体１００での目標直径よりもわずかに直径が小さく（典型的には、５％未満だけ小さく）、したがって、この場合、仮基板１の周辺縁部に実行されるステップｂ）の堆積によって、前記目標直径に達することが可能になる。
次に、本発明による製造方法は、直接に又は中間層を介して、単結晶炭化ケイ素（ｃ－ＳｉＣ）から作られる加工層３をキャリア層２に転写して、複合構造体１０（図２ｃ）を形成するステップｃ）を含む。この転写は、分子付着による接合を実施し、その結果、接合境界面５を形成する。加工層３の側、及び／又はキャリア層２の側に中間層が形成されて、前記接合を促進してもよい。
有利なことに、またＳｍａｒｔ Ｃｕｔ（商標）法に関連して知られているように、転写ステップｃ）は、
単結晶炭化ケイ素から作られるドナー基板３０に軽量種を注入して、ドナー基板３０の前面３０ａとともに、加工層３を画定する、埋め込み脆弱化面３１を形成する（図４ａ）ことと、
直接に又は中間層を介して、分子付着による接合により、接合境界面５に沿って、ドナー基板３０の前面３０ａをキャリア層２に結合する（図４ｂ）ことと、
埋め込み脆弱化面３１に沿って分離して、加工層３をキャリア層２に転写する（図４ｃ）ことと
を連続して含む。
軽量種は、水素、ヘリウム、又はこれら２種の共注入であることが好ましく、対象となる加工層３（図４ａ）の厚さと一致する、決定された深さでドナー基板３０に注入される。これらの軽量種は、各図での（ｘ、ｙ）平面に平行な、ドナー基板３０の自由表面３０ａに平行な薄層として分散された微小空洞を、決定された深さ辺りに形成することになる。説明を簡潔にするために、この薄層は、埋め込み脆弱化面３１と呼ばれる。
軽量種の注入エネルギーは、決定された深さに達するように選択される。たとえば、水素イオンは、１０ｋｅＶ～２５０ｋｅＶの間のエネルギーで、５Ｅ１６／ｃｍ２～１Ｅ１７／ｃｍ２の間の照射線量において注入されて、厚さがおよそ１００ｎｍ～１５００ｎｍ程度の加工層３を画定することになる。イオン注入ステップの前に、ドナー基板３０の前面３０ａに追加層を堆積させることもできることに留意されたい。この追加層は、たとえば、酸化ケイ素又は窒化ケイ素などの材料から構成されてもよい。この追加層は、次のステップ用に保持されてもよく（また、前述の中間層の全部若しくは一部を形成してもよく）、又は除去されてもよい。
ドナー基板３０は、キャリア層２に、そのそれぞれの前面において結合され、接合境界面５に沿って、接合された組立体を形成する（図４ｂ）。それ自体よく知られているように、分子付着による接合は、各結合面間で原子レベルでの接合がなされるので、接着剤を必要としない。分子付着による接合にはいくつかのタイプが存在し、特に、温度、圧力、雰囲気条件、又は表面を接触させる前の処理に違いが生じる。結合される表面のプラズマ活性化を事前に実行するかしないかにかかわらず周囲温度で接合すること、原子拡散接合（ＡＤＢ）、表面活性化接合（ＳＡＢ）などを挙げてもよい。
結合ステップは、結合される面を接触させる前に、従来の洗浄、表面活性化、又は接合境界面５の質（低欠陥性、良好な接着エネルギー）を促進する傾向のある他の表面処理順序を含んでもよい。
すでに述べたように、ドナー基板３０の前面３０ａ及び／又はキャリア層２の自由面は、垂直電気伝導を促進するための、たとえば（タングステンなどの）金属層、若しくはドープされた（ケイ素などの）半導体層、又は垂直電気伝導を必要としない用途用の（酸化ケイ素、窒化ケイ素などの）絶縁層などの中間層を任意選択で含んでもよい。中間層は、特に、結合される面に存在する、残留している粗さ又は表面欠陥を消去することによって、分子付着による接合を促進する傾向がある。この中間層には、接合するのに好都合な１ｎｍ ＲＭＳ未満、又はさらに０．５ｎｍ ＲＭＳ未満の粗さを実現するために、平坦化処理又は平滑化処理を施してもよい。
埋め込み脆弱化面３１に沿った分離は、通常、８００℃～１２００℃の温度で熱処理を加えることによって生じる（図４ｃ）。このような熱処理により、埋め込み脆弱化面３１に空洞及び微小亀裂が生じ、ガス状の形で存在する軽量種によってこれらが加圧されてから、前記脆弱化面３１に沿って破壊が伝搬する。別法として、又は共同して、接合された組立体、特に埋め込み脆弱化面３１に機械的応力を印加して、分離につながる破壊の機械的伝搬を伝えるか又は助長してもよい。この分離が完了すると、一方では、グラファイトから作られる仮基板１、ｐ－ＳｉＣから作られるキャリア層２、及びｃ－ＳｉＣから作られる転写された加工層３を含む複合構造体１０が得られ、他方では、ドナー基板の残り３０’が得られる。加工層３の厚さは、典型的には１００ｎｍ～１５００ｎｍの間にある。加工層３のドーピングのレベルとタイプは、ドナー基板３０の各特性の選択によって規定されるか、又は半導体層をドーピングするための既知の技法によって、後に調整されてもよい。
加工層３の自由表面は、通常、分離した後では粗く、たとえば、その粗さは、５ｎｍ～１００ｎｍ ＲＭＳ（ＡＦＭ、２０ミクロン×２０ミクロンでの走査）である。洗浄ステップ及び／又は平滑化ステップを加えて、良好な表面仕上げ（典型的には、２０ミクロン×２０ミクロンのＡＦＭ走査における数オングストロームＲＭＳ未満の粗さ）を復元してもよい。
或いは、加工層３の自由表面は、この方法の以下のステップが、この粗さを許容するときには、分離されたように粗いままでもよい。
仮基板１の縁部１ｃ及び背面１ｂが保護層によって覆われていない場合、分離熱処理は、酸素なしの制御された雰囲気の下で実行される。
この熱処理の前に、保護層を堆積させて、前記熱処理での雰囲気条件を緩和することが有利である。この保護層は、第２のキャリア層２’を含む特定の実施形態を参照して先に述べたようにｐ－ＳｉＣから形成されてもよく、又はアモルファスＳｉＣから作られてもよい。
第２のキャリア層２’を実装する特定の実施形態では、ステップｃ）はまた、直接に又は第２の接合境界面５’を伴う第２の中間層を介して、ｃ－ＳｉＣから作られる第２の加工層３’を第２のキャリア層２’に転写することを含んでもよい（図３ｂ）。
次いで、本発明による製造方法は、加工層３に活性層４を形成するステップｄ）を含む（図２ｄ）。
この活性層４は、ドープされた単結晶炭化ケイ素から作られる少なくとも１つの追加層を、加工層３にエピタキシャルに成長させることによって製造されることが有利である。このエピタキシャル成長は、従来の温度範囲、すなわち１５００℃～１９００℃の間で生じ、対象となる電子構成部品に応じて、厚さがおよそ１ミクロン～数十ミクロン程度の層を形成する。
複合構造体１０においては、非常に高い温度での前述の処理によってグラファイトが損傷を受けるのを防止するために、グラファイトから作られる仮基板１の縁部１ｃ及び背面１ｂに保護層が存在することが求められる。前述の通り、この保護層は、たとえば、多結晶炭化ケイ素から作られる層（第２のキャリア層２’）又はアモルファス層から構成されてもよい。
本発明による製造方法は、活性層４上及び／又は活性層４内に、電子構成部品４０の全部又は一部を製造するステップｄ’）をさらに含んでもよい（図２ｄ－１）。電子構成部品４０は、たとえば、トランジスタ、又は他の高電圧構成部品及び／若しくは高周波構成部品から構成されてもよい。
活性層４上及び／又は活性層４内にこれらを製造するために、洗浄、堆積、リソグラフィ、注入、エッチング、平坦化、及び熱処理といった従来のステップが実行される。特に、前述の熱処理の中には、活性層４（又は、加工層３）に局所的に注入されたドーパントを活性化することを目的とするものがあり、通常は１６００℃以上の温度で実行される。
仮基板１の背面に第２のキャリア層２’を実装する特定の実施形態において、ステップｄ）はまた、第２の加工層３’に第２の活性層を形成することを含んでもよく、ステップｄ’）は、前記第２の活性層上及び／又は前記第２の活性層中に、全て又は一部の第２の電子構成部品を作製することを含んでもよいことに留意されたい。
最後に、本発明による製造方法は、仮基板１を除去して、半導体構造体１００を形成するステップｅ）を含み、前記構造体は、活性層４、加工層３、及びキャリア層２を含み（図２ｅ（ｉ））、並びに、ステップｄ’が実行された場合には、場合によっては電子構成部品４０を含む（図２ｅ（ｉｉ））。
このステップのためにいくつかの変形形態を実施してもよく、すなわち、変形形態によっては（以下に述べる第１及び第２の変形形態）、前記仮基板１を剥離することに基づくものもあり、したがって、場合によっては新規の用途向けにこれを再利用することを含んでもよく、変形形態によっては（第３及び第４の変形形態）、仮基板１の一部又は全部の除去を必要とするものもある。
第１の変形形態によれば、ステップｅ）は、機械的応力を加えた後に、仮基板１を貫通する亀裂を伝搬させることによって機械的に剥離することを含み、この亀裂は、仮基板１とキャリア層２、２’との間の境界面の平面にほぼ平行に延在する。たとえば、前記境界面の反対側に、又はこれに近接して面取りツールを挿入することにより、半導体構造体１００と仮基板１の間に完全な分離が存在するまで、この境界面において、又は仮基板１のグラファイト内に開口部を発生及び伝搬させることができる。仮基板１の縁部１ｃに存在する保護層は、グラファイトでの亀裂の発生を促進するために除去されることが有利である。
第２の変形形態によれば、ステップｅ）は、横方向の化学エッチングによって、キャリア層２、２’と仮基板１の間で化学的に除去することを含む。複合構造体１０での仮基板１の縁部１ｃに配置された保護層は、グラファイトへのアクセスを可能にするために、化学的又は機械的に除去されなければならない。横方向の化学エッチングは、特に、硝酸及び／又は硫酸を基にした溶液、たとえば濃硫酸及び重クロム酸カリウムの溶液、又は硫酸、硝酸、及び塩素酸カリウムの溶液を実施してもよい。アルカリ溶液（水酸化カリウム（ＫＯＨ）、又は水酸化ナトリウム（ＮａＯＨ）など）を実施する化学エッチングを加えてもよい。
もちろん、活性層４の自由面及び縁部、並びに電子構成部品４０が存在する場合にはその電子構成部品を保護すること、並びに／又はエッチング液との接触時間を制限することに細心の注意を払って、この化学的除去の間にこれらを損傷しないようにすることになる。
第３の変形形態によれば、ステップｅ）は、仮基板１の全部又は一部を化学エッチングすることを含む。前述の通り、複合構造体１０の仮基板１の縁部１ｃ及び背面１ｂ（第２のキャリア層２’）での保護層を、グラファイトにアクセスできるよう除去しなければならなくなる。機械的な除去は、通常、たとえば各縁部を粉砕すること、及び背面を粉砕することによって実行することもでき、又は、化学的な除去は、保護層の性質に応じて実行することもできる。仮基板１の化学エッチングは、たとえば、活性層４、及び場合によっては構成要素４０を保護するように注意を払いながら、第２の変形形態について前述した解決策のうちの１つを実施することもできる。
第４の変形形態によれば、ステップｅ）は、仮基板１を形成するグラファイトを、熱的に損傷することによって剥離することを含む。ここで再び、少なくとも仮基板１の縁部に存在する保護層を除去しなければならない。複合構造体１０の背面に第２の加工層３’が存在しないとき、この面から保護層を除去することもできる。
熱損傷による剥離は、酸素が存在する下で、６００℃～１０００℃の温度において生じることがあり、次いで、仮基板１のグラファイトは、半導体構造体１００のみを無傷のまま残すように、焼けて粉々に崩れる。
もちろん、ステップｄ’において電子構成部品４０が製造された場合、この剥離の変形形態は、加えられた温度に前記構成部品４０が適合する場合にのみ適用されてもよい。
前述の変形形態は、技術的に実現可能な任意の方式で、任意選択で互いに組み合わされてもよいことに留意されたい。
実施される変形形態に関係なく、仮基板１の除去によって、キャリア層２の背面２ｂに残留物が残る場合がある。次いで、これらの残留物は、機械粉砕、化学機械研磨、化学エッチング、及び／又は熱損傷によって除去される。必要ならば、化学機械研磨又は化学エッチングの技法も実施して、キャリア層２の背面２ｂの粗さを低減してもよい。
仮基板１の背面１ｂに第２のキャリア層２’、第２の加工層３’、及び第２の活性層が配置された前述の特定の実施形態では、仮基板１を除去するステップｅ）により、第２の半導体構造体を形成することも可能になり、この構造体は、第２の活性層（及び、場合によっては電子構成部品）、第２の加工層３’、及び第２のキャリア層２’を備える。
仮基板１の除去中及び除去後に、半導体構造体１００を処理しなければならず、この処理作業においてこの半導体構造体を機械的に保持するのに、その合計厚さが不十分である場合、取外し可能なハンドルを使用することを考えることができ、前記ハンドルは、たとえば、活性層４に配置され、そこに一時的に固定されて、単一化ステップまで処理を実行する。
本発明による製造方法が完了すると得られる半導体構造体１００は、場合によっては、電子構成部品４０で完成する活性層４を含み、この用途向きの厚さでキャリア層２に配置される。著しい材料ロスを伴う機械的な薄型化は必要とされない。キャリア層２は、（比較的高い温度で堆積するので）良質のｐ－ＳｉＣから作られるが、単結晶又は多結晶のＳｉＣのバルク基板と比較すると低コストであり、構成部品を単一化する前に大幅に薄型化しなければならなかったはずである。グラファイトから作られる仮基板１は、再利用するために回収されることが有利である。したがって、グラファイトは低コスト材料なので、この仮基板が再使用されない場合でも、本発明による製造方法は、ＳｉＣから作られるバルク基板を用いた解決策については経済的に有利なままである。グラファイトから作られる仮基板１の物理的特徴（粒度、多孔率、熱膨張係数）を選択することにより、キャリア層２の形成が確実になり、頑強で品質のよい複合構造体１０を得ることが可能になり、信頼性の高い高性能な半導体構造体１００を得ることが可能になる。構成部品４０の性能は、特に、複合構造体１０が、活性層４を形成するために非常に高い温度の処理を可能にするという事実から生じる。
本発明はまた、製造方法を参照して先に述べられ、前記製造方法において得られる中間構造体に対応する、複合構造体１０に関する（図２ｃ、２ｄ、３ｂ）。
複合構造体１０は、
粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板１と、
少なくとも、この仮基板１の前面１ａに配置され、この仮基板の前面と接触している、厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層２と、
このキャリア層２に直接、又は中間層を介して配置された、単結晶炭化ケイ素から作られる加工層３と
を備える。
加工層３の厚さは、１００ｎｍ～１５００ｎｍの間にあることが好ましい。仮基板１の厚さは、１００ミクロン～２０００ミクロンの間にある。
垂直の超小型電子構成部品の用途では、キャリア層２は、良好な導電率、すなわち０．０１５～０．０３オームｃｍ、高い熱伝導率、すなわち２００Ｗ／ｍＫ以上、及び加工層３の熱膨張係数と同様の熱膨張係数、すなわち、周囲温度では通常３．８×１０－６／℃～４．２×１０－６／℃を示すことが有利である。
仮基板１は、製造方法の非常に高い温度の熱処理ステップ中に、仮基板１での均一な温度を実現するように、熱伝導率が７０Ｗ／ｍＫ～１３０Ｗ／ｍＫの間であることが有利になる場合がある。特に、これにより、堆積層の均一性、並びに製造される層及び構成部品の物理的特徴の再現性が改善される。
最後に、本発明による製造方法を参照して説明してきたように、複合構造体１０は「両面」でもよく、すなわち、
仮基板１に配置された、厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られる第２のキャリア層２’と、
この第２のキャリア層２’に配置された、単結晶炭化ケイ素から作られる第２の加工層３’と
を備えてもよい（図３ｂ）。
このような複合構造体１０により、第１の加工層３及び第２の加工層３’にそれぞれ２つの活性層４を形成することができ、本発明による製造方法が完了すると、単一の仮基板１から２つの半導体構造体１００を得ることができる。
もちろん、本発明は、記載された各実施形態及び各例に限定されるものではなく、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、これらに変更を加えてもよい。

Claims (14)

  1. 半導体構造体（１００）を製造する方法であって、
    ａ）粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板（１）を準備するステップと、
    ｂ）厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層（２）を、前記仮基板（１）の前面（１ａ）に直接堆積させるステップと、
    ｃ）直接に又は中間層を介して、単結晶炭化ケイ素から作られる加工層（３）を前記キャリア層（２）に転写して、複合構造体（１０）を形成するステップであって、前記転写が、分子付着による接合を実施する、ステップと、
    ｄ）前記加工層（３）に活性層（４）を形成するステップと、
    ｅ）前記仮基板（１）を除去して、前記半導体構造体（１００）を形成するステップであって、前記構造体が、前記活性層（４）、前記加工層（３）、及び前記キャリア層（２）を含む、ステップと、
    を含む、方法。
  2. ステップｂ）の前記堆積が、
    第２のキャリア層（２’）を形成するための前記仮基板（１）の背面（１ｂ）、及び／又は、
    前記基板（１）の周辺縁部（１ｃ）にさらに実行される、請求項１に記載の製造方法。
  3. 転写ステップｃ）が、
    単結晶炭化ケイ素から作られる前記ドナー基板（３０）に軽量種を注入して、前記ドナー基板（３０）の前面（３０ａ）とともに、前記加工層（３）を画定する埋め込み脆弱化面（３１）を形成することと、
    直接に又は中間層を介して、分子付着による接合により、前記ドナー基板（３０）の前記前面（３０ａ）を前記キャリア層（２）に結合することと、
    前記埋め込み脆弱化面（３１）に沿って分離して、前記加工層（３）を前記キャリア層（２）に転写することと、
    を含む、請求項１又は２に記載の製造方法。
  4. 前記中間層が、タングステン、ケイ素、炭化ケイ素、又は他の導電性材料若しくは半導体材料から形成される、請求項３に記載の製造方法。
  5. ステップｄ）が、ドープされた単結晶炭化ケイ素から作られる、少なくとも１つの追加層を、前記加工層（３）にエピタキシャル成長させることを含み、前記追加層が、前記活性層（４）の全部又は一部を形成する、請求項１～４のいずれか一項に記載の製造方法。
  6. 前記活性層（４）上及び／又は前記活性層（４）内の前記電子構成部品（４０）の全部又は一部を製造するステップｄ’）を含み、ステップｄ’）が、ステップｄ）とステップｅ）の間に挿入される、請求項１～５のいずれか一項に記載の製造方法。
  7. ステップｅ）が、機械的応力を加えた後に、前記仮基板（１）を貫通する亀裂を伝搬させることによって機械的に剥離することを含み、前記亀裂が、前記仮基板（１）と前記キャリア層（２）の間の境界面の平面にほぼ平行に延在し、及び／又は、
    ステップｅ）が、横方向の化学エッチングによって、前記キャリア層（２）と前記仮基板（１）の間で化学的に剥離することを含み、及び／又は、
    ステップｅ）が、前記仮基板（１）の全部又は一部を化学エッチングすることを含み、及び／又は、
    ステップｅ）が、前記仮基板（１）のグラファイトに熱損傷を与えることによって剥離することを含む、請求項１～６のいずれか一項に記載の製造プロセス。
  8. ステップｃ）が、直接に又は第２の中間層を介して、単結晶炭化ケイ素から作られる第２の加工層（３’）を前記第２のキャリア層（２’）に転写することを含み、前記転写が、分子付着による接合を実施し、
    ステップｄ）が、前記第２の加工層（３’）に第２の活性層を形成することを含み、
    ステップｅ）が、第２の半導体構造体（１００）を形成することを可能にし、前記構造体が、前記第２の活性層、前記第２の加工層（３’）、及び前記第２のキャリア層（２’）を備える、請求項２に記載の製造方法。
  9. ステップａ）において設けられる前記仮基板（１）が、円形ウエハの形をとり、前記半導体構造体（１００）での目標直径よりも５％～１０％だけ直径が大きい、請求項１～８のいずれか一項に記載の製造方法。
  10. ステップａ）で設けられた前記仮基板（１）が、円形ウエハの形をとり、前記半導体構造体（１００）での目標直径よりもわずかに直径が小さく、したがって、ステップｂ）の前記堆積がさらに、前記仮基板（１）の周辺縁部（１ｃ）に実行され、前記目標直径に達することができる、請求項１～８のいずれか一項に記載の製造方法。
  11. 粒度が４ミクロン～３５ミクロンの間にあり、多孔率が６％～１７％の間にあり、熱膨張係数が４×１０－６／℃～５×１０－６／℃の間にあるグラファイトから作られる仮基板（１）と、
    少なくとも、前記仮基板（１）の前面に配置され、前記仮基板（１）の前面と接触している、厚さが１０ミクロン～２００ミクロンの、多結晶炭化ケイ素から作られるキャリア層（２）と、
    前記キャリア層（２）に配置された、単結晶炭化ケイ素から作られる加工層（３）と、
    を備える、複合構造体（１０）。
  12. 前記加工層（３）の厚さが、１００ｎｍ～１５００ｎｍの間にある、請求項１１に記載の複合構造体。
  13. 前記仮基板（１）の厚さが、１００ミクロン～２０００ミクロンの間にある、請求項１１又は１２に記載の複合構造体。
  14. 前記仮基板（１）の熱伝導率が、７０Ｗ／ｍＫ～１３０Ｗ／ｍＫの間にある、請求項１１～１３のいずれか一項に記載の複合構造体。
JP2023545282A 2021-03-09 2022-03-03 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法 Pending JP2024509678A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR2102306 2021-03-09
FR2102306A FR3120736A1 (fr) 2021-03-09 2021-03-09 Procede de fabrication d’une structure semi-conductrice a base de carbure de silicium et structure composite intermediaire
PCT/FR2022/050379 WO2022189732A1 (fr) 2021-03-09 2022-03-03 Procede de fabrication d'une structure semi-conductrice a base de carbure de silicium et structure composite intermediaire

Publications (1)

Publication Number Publication Date
JP2024509678A true JP2024509678A (ja) 2024-03-05

Family

ID=75439061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023545282A Pending JP2024509678A (ja) 2021-03-09 2022-03-03 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法

Country Status (7)

Country Link
EP (1) EP4305664A1 (ja)
JP (1) JP2024509678A (ja)
KR (1) KR20230153478A (ja)
CN (1) CN117083705A (ja)
FR (1) FR3120736A1 (ja)
TW (1) TW202301554A (ja)
WO (1) WO2022189732A1 (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8436363B2 (en) 2011-02-03 2013-05-07 Soitec Metallic carrier for layer transfer and methods for forming the same
US9349804B2 (en) * 2013-02-12 2016-05-24 Infineon Technologies Ag Composite wafer for bonding and encapsulating an SiC-based functional layer
JP6371143B2 (ja) * 2014-07-08 2018-08-08 イビデン株式会社 ＳｉＣウェハの製造方法、ＳｉＣ半導体の製造方法及び黒鉛炭化珪素複合基板
DE102016105610B4 (de) * 2016-03-24 2020-10-08 Infineon Technologies Ag Halbleiterbauelement mit einer Graphenschicht und ein Verfahren zu dessen Herstellung
EP3514130A1 (en) * 2018-01-18 2019-07-24 Heraeus GMSI LLC Process for manufacturing a silicon carbide coated body

Also Published As

Publication number Publication date
KR20230153478A (ko) 2023-11-06
WO2022189732A1 (fr) 2022-09-15
TW202301554A (zh) 2023-01-01
CN117083705A (zh) 2023-11-17
EP4305664A1 (fr) 2024-01-17
FR3120736A1 (fr) 2022-09-16

Similar Documents

Publication Publication Date Title
TWI721223B (zh) 具有較佳電荷捕獲效率之高電阻率絕緣體上矽基板
US20230197435A1 (en) Method for manufacturing a composite structure comprising a thin layer made of monocrystalline sic on a carrier substrate made of sic
KR20220159960A (ko) SiC로 이루어진 캐리어 기판 상에 단결정 SiC로 이루어진 박층을 포함하는 복합 구조체를 제조하기 위한 방법
TW202137284A (zh) 用於製作複合結構之方法，該複合結構包含一單晶ｓｉｃ薄層在一結晶ｓｉｃ載體底材上
US20220270875A1 (en) Method for manufacturing a composite structure comprising a thin layer of monocrystalline sic on a carrier substrate of polycrystalline sic
JP2024509678A (ja) 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法
TW202318662A (zh) 應用多晶碳化矽中間層將單晶碳化矽層移轉到多晶碳化矽載體底材上之方法
US20240145294A1 (en) Method for manufacturing a silicon-carbide-based semiconductor structure and intermediate composite structure
US20220415653A1 (en) Method for manufacturing a composite structure comprising a thin layer of monocrystalline sic on an sic carrier substrate
JP2022084662A (ja) 絶縁体上半導体構造の製造方法
US20230230868A1 (en) Detachable temporary substrate compatible with very high temperatures and process for transferring a working layer from said substrate
US20240112908A1 (en) Method for manufacturing a composite structure comprising a thin single-crystal semiconductor layer on a carrier substrate
US11424156B2 (en) Removable structure and removal method using the structure
TW202323603A (zh) 用於製作多晶碳化矽支撐底材之方法
TW202320128A (zh) 在多晶碳化矽製載體底材上包含單晶碳化矽製工作層之複合結構及其製作方法
KR20240065325A (ko) 다결정 sic로 이루어진 캐리어 기판 상에 단결정 sic로 이루어진 작업층을 포함하는 복합 구조체 및 상기 구조체의 제조 방법
TW202205357A (zh) 用於製作複合結構之方法，該複合結構包含一單晶ｓｉｃ薄層在一ｓｉｃ載體底材上
CN118056263A (zh) 在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法