CN118056263A - 在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法 - Google Patents

在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法 Download PDF

Info

Publication number
CN118056263A
CN118056263A CN202280067416.8A CN202280067416A CN118056263A CN 118056263 A CN118056263 A CN 118056263A CN 202280067416 A CN202280067416 A CN 202280067416A CN 118056263 A CN118056263 A CN 118056263A
Authority
CN
China
Prior art keywords
surface layer
substrate
carrier substrate
silicon carbide
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280067416.8A
Other languages
English (en)
Inventor
格维塔兹·戈丹
克里斯托夫·马勒维尔
S·奥杜尔
R·艾奥努特
H·比亚尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN118056263A publication Critical patent/CN118056263A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Ceramic Products (AREA)

Abstract

本发明涉及一种制造包括置于多晶碳化硅载体衬底上的单晶碳化硅的有用层的复合结构的方法，方法包括：a)提供由多晶碳化硅制成的初始衬底的步骤，初始衬底具有正面并且在所述正面的平面中包括平均尺寸大于0.5μm的晶粒；b)在初始衬底上形成由多晶碳化硅制成的表面层以形成载体衬底的步骤，表面层由平均尺寸小于500nm的晶粒组成并且厚度介于50nm至50μm之间；c)制备载体衬底的表面层的自由表面以获得低于1nm RMS的粗糙度的步骤；d)通过应用分子粘附接合将有用层转移到载体衬底上的步骤，表面层位于有用层与初始衬底之间。本发明还涉及多晶碳化硅载体衬底，并且涉及包括置于载体衬底上的单晶碳化硅有用层的复合结构。

Description

在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用 于制造所述结构的方法
技术领域
本发明涉及用于微电子部件的半导体领域。本发明尤其涉及一种包括置于由多晶碳化硅制成的载体衬底上的由单晶碳化硅制成的工作层的复合结构，并且涉及一种用于制造所述复合结构的方法。本发明还涉及由多晶碳化硅制成的载体衬底。
背景技术
SiC越来越广泛地用于制造创新的功率器件，以满足日益增长的电子应用领域的需求，诸如特别是电动车辆。
基于单晶碳化硅的功率器件和集成电源系统能够管理比它们的常规硅等同物高得多的功率密度，并且能够用更小尺寸的有源区来管理。为了进一步限制SiC上的功率器件的尺寸，制造垂直部件而不是横向部件将是有利的。为此，所述结构必须允许设置在SiC结构的前侧上的电极与设置在后侧上的电极之间的垂直导电。
然而，用于微电子工业的单晶SiC衬底仍然昂贵且难以以大尺寸供应。因此，使用薄层转移解决方案来生产复合结构是有利的，所述复合结构通常包括在较便宜的单晶(c-SiC)或多晶(p-SiC)载体衬底上的由单晶SiC(c-SiC)制成的薄层(该薄层)。一种公知的薄层转移解决方案Smart 工艺，其基于植入轻离子并通过在接合界面处的直接接合而结合。接合界面必须具有最低的可能电阻率，优选地，低于1mohm.cm2，或甚至低于0.1mohm.cm2。
许多现有技术的解决方案提出使用基于沉积在待接合表面上的金属层的导体-导体接合。例如，Letertre的出版物(“Silicon carbide and related materials”，materialscience forum-vol 389－393，April 2002)或文献US7208392描述了钨层和硅层的沉积，以形成基于硅化钨(WSi2)的导电中间层。由于硅化物相对于初始沉积的材料的收缩，该方法的一个缺点可能起因于在该中间层中形成空隙。特别地，这可能影响表面半导体层的质量并且潜在地影响整个半导体结构的质量。此外，利用这种类型的中间层，难以将接合界面的电阻率降低到要求非常好的垂直导电的某些应用所需的水平。
还可以设想直接结合工作层和载体衬底的碳化硅表面，但是这仍然是困难的，特别是当涉及多晶载体衬底时，问题是如何通过直接接合转移具有所需接合界面质量(低缺陷密度、高接合能量、非常低的电阻率)的单晶工作层。G.Chichignoud等人(“Processingof poly-SiC substrate with large grains for wafer bonding”-Materials scienceforum，vols 527－529，p71－74(2006))提出将单晶SiC层转移到多晶SiC载体衬底，所述多晶SiC载体衬底具有有利于功率微电子应用的热和电性质，以及与直接接合相容的物理性质(表面粗糙度、曲率)。选择大尺寸的SiC多晶体的晶粒(通常尺寸大于1cm)，并且在结合之前进行化学机械抛光以制备表面允许获得低于5nm的平均粗糙度。
文献EP3441506提供了p-SiC载体衬底，c-SiC半导体层可以经由直接接合转移到该p-SiC载体衬底。所述载体衬底具有约10μm的平均尺寸的晶粒，并且表现出其前侧与后侧之间的晶粒尺寸(除以其厚度)的变化程度小于或等于0.43％；后一特征使得可以限制承载衬底中的残余应力并因此限制其曲率。在待结合到由c-SiC制成的层的载体衬底的表面上实现低于1nm的平均粗糙度。
对于如上述两个文献中提出的由p-SiC制成的载体衬底，申请人仍然观察到由于晶粒间区域的不规则去除或所有或一些表面晶粒的连根拔起而导致的残余起伏(凹陷或凸起)：这影响接合界面的质量(接合缺陷)，并因此影响所获得的复合结构的整体性能。
发明目的
本发明提供了现有技术解决方案的替代方案，旨在克服所有或一些前述缺陷。本发明涉及一种制造复合结构的方法，所述复合结构包括转移到由多晶SiC制成的载体衬底的由单晶SiC制成的工作层；本发明还涉及所述载体衬底和所获得的复合结构。
发明内容
本发明涉及一种制造包括置于由多晶碳化硅制成的载体衬底上的由单晶碳化硅制成的工作层的复合结构的方法，所述方法包括：
a)提供由多晶碳化硅制成的初始衬底的步骤，所述初始衬底具有前侧并且在所述前侧的平面中包括平均尺寸大于0.5μm的晶粒；
b)在所述初始衬底上形成由多晶碳化硅制成的表面层以形成所述载体衬底的步骤，所述表面层由平均尺寸小于500nm的晶粒制成并且厚度介于50nm至50μm之间；
c)制备所述载体衬底的表面层的自由表面以获得低于1nm RMS的粗糙度的步骤；
d)基于分子接合将工作层转移到载体衬底的步骤，所述表面层位于工作层与初始衬底之间。
根据本发明的其他有利且非限制性特征，这些特征单独地或以任何技术上可行的组合适用：
·使用化学气相沉积技术在介于1100℃至1500℃之间的温下执行步骤a)；
·使用烧结技术或使用物理气相沉积技术执行步骤a)；
·步骤b)包括沉积由多晶碳化硅制成的层并且使用化学气相沉积技术在低于或等于1100℃，或甚至低于或等于1000℃下执行；
·步骤b)在与步骤a)相同的设备项目中执行，并且步骤b)在步骤a)之后执行，而不使初始衬底回到环境气氛；
·步骤b)包括在初始衬底上沉积由非晶碳化硅制成的层并执行再结晶退火，
以形成由多晶碳化硅制成表面层；
·在步骤b)中形成的表面层具有介于1E18/cm3至1E21/cm3之间的掺杂剂浓度；
·步骤c)包括表面层的化学机械抛光，涉及去除构成所述表面层的晶粒的平均尺寸的1至10倍的量；
·步骤d)包括以下阶段：
d1)提供供体衬底；
d2)将轻物质引入所述供体衬底中，以形成与所述供体衬底的前侧一起界定
出待转移的所述工作层的掩埋脆弱平面；
d3)通过分子接合将供体衬底的前侧结合到所述载体衬底；
d4)沿所述掩埋脆弱平面分离，导致工作层转移到所述载体衬底；
·所述制造方法包括：在阶段d2)之前或之后，在所述供体衬底的前侧上形成与所述表面层性质相同的第二表面层；
·步骤d)包括：在结合阶段d3)之前，在载体衬底的表面层上和/或在供体衬底的前侧上沉积由金属或硅制成的附加膜。
本发明还涉及由多晶碳化硅制成的载体衬底，所述载体衬底包括：
-包括碳化硅晶粒的初始衬底，所述晶粒具有大于0.5μm的平均尺寸，
-至少放置在所述初始衬底的前侧上的表面层，所述表面层包括平均尺寸小于500nm的碳化硅晶粒，并且厚度介于50nm至50μm之间。
根据本发明的其他有利且非限制性特征，这些特征单独地或以任何技术上可行的组合适用：
·所述表面层的自由表面的粗糙度低于1nm RMS且小于1个缺陷/cm2，这是通过反射暗视野显微镜测量，阈值为0.5μm；
·所述表面层的厚度介于200nm至5μm之间；
·表面层的掺杂剂浓度介于1E18/cm3至1E21/cm3之间。
最后，本发明涉及一种复合结构，所述符合结构包括：
-如上文提及的载体衬底，
-置于表面层上的由碳化硅单晶制成的工作层。
所述复合结构还可以包括在工作层上或工作层中的至少一个功率器件。
附图说明
通过参考附图阅读本发明的以下详细描述，本发明的其他特征和优点将变得显而易见，其中：
[图1]图1示出了使用根据本发明的制造方法生产的复合结构；
[图2a]
[图2b]
[图2c]
[图2d]图2a至图2d示出了根据本发明的制造方法的步骤；
[图3a]
[图3b]
[图3c]
[图3d]图3a图至3d示出了根据本发明的制造方法的一个优选实施方法的步骤。
图中相同的附图标记可以用于相同类型的元件。附图是示意性表示，为了便于阅读，没有按比例绘制。特别是，沿z轴的层的厚度相对于沿x轴和y轴的横向尺寸不成比例；并且这些层相对于彼此的相对厚度不一定在附图中加以考虑。
具体实施方式
本发明涉及一种制造复合结构100的方法，该复合结构100包括置于载体衬底20(图1)上的由单晶碳化硅(“c-SiC”将在下面用于指单晶碳化硅)制成的工作层10。载体衬底20由多晶碳化硅(“p-SiC”将用于指多晶碳化硅)制成。应当注意，关于在复合结构100的工作层10上和/或工作层10中生产微电子部件，通常期望由c-SiC制成的工作层10的自由侧是硅表面。
该方法首先包括提供由多晶碳化硅制成的初始衬底21的步骤a)，该衬底旨在给予载体衬底20其机械特性(图2a)。换句话说，初始衬底21代表载体衬底20的大部分厚度。该初始衬底21优选地采取直径为100mm或150mm，或甚至200mm的晶圆的形式，具有前侧21a和后侧21b，并且厚度通常介于200μm至800μm之间。
多晶初始衬底21包括4H、6H和/或3C碳化硅的晶粒。这些晶粒在前侧21a的平面中具有大于0.5μm的平均尺寸，并且通常介于1μm至10μm之间。由其晶界所界定的晶粒的尺寸对应于所述晶粒在前侧21a的平面中的最大尺寸。晶粒的平均尺寸由各种晶粒在前侧21a的平面中的尺寸的平均值限定。非常小尺寸的晶粒(通常小于50nm)优选从测量中排除以限制测量不确定性。可以基于通过常规扫描电子显微镜(SEM)或涉及电子背向散射衍射(EBSD)获得的图像上的晶粒尺寸或晶粒边界之间的距离的测量。还可以设想使用X射线晶体学。
大尺寸的p-SiC晶粒有利于良好的导热性，因此相对于初始衬底21是优选的。对于目标应用(垂直电子部件)，从载体衬底20预期热导率高于200W/m/K，并且优选地高于250W/m/K，并且电阻率低于10mohm.cm，并且优选地低于5mohm.cm；这样的电和热特性因此被选择用于初始衬底21。初始衬底21优选地具有介于1E18/cm3至1E21/cm3之间的掺杂剂浓度，并且通常介于1E19/cm3至1E20/cm3之间的掺杂剂浓度。即使p型和n型掺杂剂是可设想的，但是对于将在复合结构100上制造的电子器件而言，采用n型掺杂剂(例如，氮掺杂剂)是常规的。
步骤a)可以使用已知的现有技术执行，诸如，烧结、物理气相沉积(PVD)或甚至化学气相沉积(CVD)。烧结的衬底是有利的，因为它们的成本相对有限。CVD技术是有利的，因为它们允许获得高质量的大直径p-SiC衬底；沉积优选在介于1100℃至1500℃的温度下执行。
为了将工作层转移到其前侧21a，申请人已经进行了许多用于制备如上所述的初始衬底21的表面的过程的试验。初始衬底21的前侧的典型初始RMS粗糙度可以从几纳米变化到几微米(如通过原子力显微镜(AFM)以20μm×20μm的扫描测量的)，这取决于生产工艺和由供应商施加的平滑处理。需要化学-机械抛光以降低该粗糙度(其需要低于1nm RMS，或甚至低于0.5nm RMS)，以确保优异质量的直接分子接合，并因此确保优异质量的转移的工作层10。
已知SiC是由于其硬度而难以抛光的材料。本申请人还观察到，抛光由p-SiC制成的表面会使晶粒或局部晶粒部分连根拔起，从而在抛光表面中留下空隙和其它缺陷。即使在抛光之后粗糙度可以非常局部地达到所需的值，但是在衬底的尺度上，空隙和其它表面缺陷的密度仍然很高。
为了解决缺陷密度的这个问题，根据本发明的制造方法包括在初始衬底21上形成由特定形态的多晶碳化硅制成的表面层22的步骤b)，以便允许制备适合于高质量分子接合的表面而不显著降低从载体衬底20预期的热和电特性(图2b)。所形成的载体衬底20包括初始衬底21和表面层22，并且具有前侧22a(表面层22的自由侧)和后侧21b(初始衬底21的后侧)。
应当注意，与表面层22性质相同的层也可以可选地沉积在初始衬底21的后侧21b上(未示出)，特别是以便避免影响初始衬底21的曲率。
表面层22被形成在初始衬底21的前侧21a上，而无需先前的抛光步骤；因此，在步骤b)的沉积时刻，初始衬底21的粗糙度通常介于10nm至3000nm RMS之间。
表面层22的厚度(包介于50nm至50μm之间，并且通常介于100nm至5μm之间)根据初始衬底21的粗糙度来调节。对于约15nm RMS的所述衬底21的粗糙度，表面层22的厚度优选在200nm至500nm之间选择。
表面层22由4H、6H和/或3C碳化硅的晶粒组成。这些晶粒粒具有小于500nm，或甚至小于100nm的平均尺寸，并且通常介于10nm至100nm之间。由其晶界所界定的晶粒的尺寸对应于所述晶粒在表面层22的自由表面的平面中的最大尺寸。晶粒的平均尺寸由所述平面中各种晶粒的平均尺寸限定。
p-SiC表面层22有利地具有介于1E18/cm3至1E21/cm3之间，并且通常介于1E19/cm3至1E20/cm3之间的p型或n型掺杂剂浓度。通常将表面层22的掺杂类型和水平选择为分别等于和高于初始衬底21的掺杂类型和水平。
根据第一实施方法，步骤b)包括以多晶形式沉积碳化硅以形成表面层22。
有利地，所述沉积使用化学气相沉积技术(特别是在低压(LPCVD)和低于或等于1100℃、或甚至低于或等于1000℃的温度下)执行。通过降低沉积温度，表面扩散降低，从而导致成核位点数量增加：这促进了非常小的p-SiC晶粒的形成。由于表面层22的厚度通常保持较小(通常小于5μm)，所以晶粒的平均尺寸可以容易地保持小于500nm，或甚至小于100nm。
前体可以选自甲基硅烷、二甲基二氯硅烷，或甚至二氯硅烷和异丁烷，优选具有高于1的C/Si比。
当然，可在其它温度下对p-SiC实施沉积，例如，低于1400℃的温度，前提是遵守上述晶粒尺寸的规定。
尽管已经将步骤b)描述为在初始衬底21上执行，但是在步骤a)结束时，可以设想用与步骤a)相同的沉积技术和在与步骤a)相同的设备项目中执行步骤b)，并且在步骤a)之后进行步骤b)，而无需将初始衬底21带回环境大气。
根据第二实施方式，步骤b)包括沉积非晶形式的碳化硅，然后进行退火以引起再结晶为多晶形式，以形成表面层22。
可以使用化学气相沉积技术(例如，等离子体增强化学气相沉积(PECVD)或直接液体注入化学气相沉积(DLI－CVD))、使用物理气相沉积技术或使用任何其他已知技术来沉积无定形SiC。然后在通常高于900℃，并且优选地高于或等于1100℃，高于1200℃，或甚至高于1400℃的温度下执行再结晶退火。执行该退火以便获得由4H、6H和/或3C碳化硅的晶粒构成的表面层22，所述晶粒的平均尺寸小于500nm，或甚至小于100nm，并且通常介于10nm至100nm之间。
回到该方法的一般描述，其然后包括步骤c)：制备表面层22的自由表面22a，以获得低于或等于1nm RMS，并且有利地低于或等于0.5nm RMS的粗糙度(图2c)。
步骤c)可以以各种方式执行：
-通过化学平滑(干法或湿法蚀刻)，
-通过在易于使表面层22的表面平滑的温度范围和气氛中的热处理，
-通过使用常规碳化硅抛光方法的化学-机械抛光，
-甚至是通过机械抛光(细磨)。
关于后一种选择(细磨)，表面层22的纳米级尺寸的p-SiC晶粒是有利的，因为它比化学机械抛光技术的典型平坦化长度小得多，该平坦化长度为1μm的量级。
当步骤c)基于表面层22的化学-机械抛光时，它通常包括去除表面层22的晶粒平均尺寸的1至10倍的量，这取决于初始衬底21的粗糙度和表面层22的沉积厚度。
步骤c)允许在几十纳米至几十微米的空间波长范围内获得低于或等于1nm RMS，优选低于或等于0.5nm RMS，例如，约0.1nm至0.5nm RMS的粗糙度。在平滑之后，将常规清洁(可能用刷子擦洗的化学清洁)应用于载体衬底20：获得的缺陷密度水平非常低，小于10个缺陷/cm2，优选小于1个缺陷/cm2，这是通过反射暗视野显微镜测量的，阈值为0.5μm。
该方法最后包括基于分子接合将由碳化硅单晶制成的工作层10转移到载体衬底20的步骤d)：然后将表面层22置于工作层10与初始衬底21之间(图2d)。
应当注意，在分子接合之前，第二表面层可以形成在工作层10的将要接合到载体衬底20的一侧上。这具有以下优点：接合具有相同性质的层(表面层22和第二表面层)，即，由p-SiC纳米晶粒制成的层；这样的构造允许改善直接接合的质量。
转移层的各种方式在本领域中是已知的，并且这里将不详尽地描述它们。
根据一个优选实施方法，该方法的步骤d)包括根据Smart 工艺的原理植入轻物质。
在第一阶段d1)中，提供由单晶碳化硅制成的供体衬底1，从该供体衬底1将获得工作层10(图3a)。供体衬底1优选采取100mm或150mm或甚至200mm直径(与载体衬底20的直径相同)且厚度通常介于300μm至800μm之间的晶圆的形式。供体衬底1具有前侧1a和后侧1b。前侧1a的表面粗糙度有利地被选择为低于1nm RMS，或甚至低于0.5nm RMS，如通过原子力显微镜(AFM)以20μm×20μm扫描测量的。为了获得复合结构100中的工作层10的自由硅面，将供体衬底1的前侧1a选择为具有碳面。供体衬底1可以是4H或6H多型，并且可以具有n型或p型掺杂，这取决于要在复合结构100的工作层10上和/或工作层10中生产的部件的要求。
第二阶段d2)对应于将轻物质引入供体衬底1以形成掩埋脆弱平面11，该掩埋脆弱平面11与供体衬底1的前侧一起界定出待转移的工作层10(图3b)。
轻物质优选为氢、氦或这两种物质的共同植入，并且被植入供体衬底1至给定深度，该深度与工作层10的目标厚度一致。这些轻物质将在给定深度周围形成微腔，其分布为平行于供体衬底1的自由表面1a(即，平行于图中的平面(x，y))的薄层。为了简单起见，该薄层被称为掩埋脆弱平面11。
选择轻物质的植入能量以达到给定深度。例如，将以介于10keV至250keV之间的能量和5E16/cm2至1E17/cm2之间的剂量植入氢离子，以界定出具有约100nm至1500nm厚度的工作层10。应当注意，在离子植入步骤之前，保护层可能被沉积在供体衬底1的前侧1a上。该保护层可以由例如氧化硅或氮化硅的材料制成。在下一阶段之前将其移除。
可选地，如上所述，在引入轻物质的第二阶段d2)之前或之后，可以在供体衬底1的前侧1a上形成第二表面层(具有与表面层22相同的性质)。该第二表面层可以在上述步骤b)和c)的条件下形成和制备。
在阶段d2)之前形成第二表面层的情况下，将调节轻物质的植入能量(以及可能的剂量)，使得它所述轻物质穿过该附加层。在阶段d2)之后形成第二表面层的情况下，将注意形成热预算低于起泡热预算的第二表面层，所述起泡热预算对应于由于掩埋脆弱平面11中的微腔的生长和过度加压而在供体衬底1的表面上出现起泡。
然后转移步骤d)包括第三阶段d3)：通过分子接合沿接合界面3将供体衬底1的前侧1a结合到载体衬底20的前侧22a(图3c)。
如本身众所周知的，直接分子接合不需要粘合剂，因为在结合表面之间的原子尺度上形成接合。有几种类型的分子接合，特别是它们在温度、压力或气氛或在表面接触之前执行的处理方面的条件不同。值得一提的是，可以在室温下进行而不论待结合表面是否预先等离子体活化的的接合(原子扩散接合(ADB)、表面活化接合(SAB)等)。
在使待结合的侧1a、22a接触之前，结合阶段d3)可以包括化学清洁(例如，RCA清洁)和表面活化(例如，借助于氧或氮等离子体)或其它表面准备(例如，刷洗)的常规顺序，这可能促进接合界面3的质量(低缺陷密度、高粘附能)。
载体衬底20的前侧22a的低缺陷密度和粗糙度水平(由于表面层22的表面制备)在获得高质量接合界面3方面是特别有利的。在供体衬底1还配备有与载体衬底20的表面层22性质相同的第二表面层的情况下，可以进一步提高直接接合的质量，因为接合具有相同多晶性质或甚至相同多型(优选地，3C)的两个表面。
可选地，步骤d)包括，在结合阶段d3)之前，在表面层22的准备好的前侧22a上和/或在供体衬底1的前侧上沉积由金属或非晶或多晶硅制成的附加膜。金属可能选自钨、镍、钛等。由于表面层22的自由侧22a的表面粗糙度非常低，因此该附加膜的厚度有利地受到限制，并且通常介于几纳米至几十纳米之间。其目的基本上是增加接合能(特别是在低于1100℃的中间温度下)，这种增加是由于在比两个直接结合的SiC表面的情况更低的温度下形成共价键；该附加膜的另一个优点是可以改善接合界面3的垂直导电性。
最后，第四步骤d4)包括沿掩埋脆弱平面11分离，这导致工作层10转移到载体衬底20(图3d)。
通常通过在介于800℃至1200℃之间的温度下施加热处理来执行沿着掩埋脆弱平面11的分离。这样的热处理导致在掩埋脆弱平面11中产生空腔和微裂纹，并且它们被以气体形式存在的轻物质加压，直到裂纹沿着所述脆弱平面11传播。另选地，或结合地，机械应力可以施加到接合的组件，并且特别是施加到掩埋脆弱平面11，以便传播或帮助导致分离的断裂的机械传播。在该分离结束时，一方面获得包括载体衬底20和由单晶SiC制成的转移的工作层10的半导体结构100，并且另一方面获得包括供体衬底的剩余部分1’的半导体结构100。工作层10的掺杂水平和类型由供体衬底1的特性的选择来限定，或者可以随后通过用于掺杂半导体层的已知技术来调节。
工作层20的自由表面10a在分离后通常是粗糙的：例如，其具有介于5nm RMS至100nm RMS之间的粗糙度(AFM，20μm×20μm扫描)。可应用清洁和/或平滑阶段，以恢复良好的表面光洁度(通常，粗糙度低于20μm×20μm AFM扫描中的几埃RMS)。特别是，这些阶段可以包括用于使工作层10的自由表面平滑的化学机械处理。介于50nm至300nm之间的量的去除使得可以有效地恢复所述层10的表面光洁度。所述阶段还可以包括在介于1300℃至1800℃之间的温度下的至少一个热处理。施加这样的热处理以从工作层10清除残留的轻物质，并促进工作层10的晶格的重排。这进一步使得可以加强接合界面3。在该温度范围内的热处理也可引起表面层22(和第二表面层，如果存在的话)的晶粒尺寸的增加，这是改善复合结构100的导热性能的有利方式。
最后，应当注意，转移步骤d)可以包括对供体衬底的剩余部分1’进行修复的步骤，以便重新用作新的复合结构100的供体衬底1。类似于施加到复合结构100的那些，机械和/或化学处理可以施加到剩余衬底1’的前侧1’a。修复步骤还可以包括通过化学机械抛光、研磨和/或干法或湿法化学蚀刻对剩余衬底1’的边缘和/或其后侧1’b的一个或更多个处理。
本发明还涉及在以上详述的制造方法的步骤a)和b)中产生的载体衬底20(图2b)，该载体衬底包括：
-包括碳化硅晶粒的初始衬底21，所述晶粒具有大于0.5μm的平均尺寸，
-至少置于初始衬底21的前侧上的表面层22，其包含平均尺寸小于500nm(优选小于100nm)的碳化硅晶粒，并且具有介于50nm至50μm之间(优选在100nm至5μm之间，或甚至在200nm至500nm之间)的厚度。
如参考制造方法所提及的，与表面层22相同性质的层也可以存在于初始衬底21的后侧和边缘上，并且允许所述衬底21被包覆。因此，可以选择低质量的初始衬底(例如，烧结衬底)以限制载体衬底20的成本。
在制造方法的步骤c)之后(图2c)，载体衬底20的表面层的自由表面22a的粗糙度低于1nm RMS(或甚至低于或等于0.5nm RMS)以及小于10个缺陷/cm2(或甚至小于1个缺陷/cm2)，这是通过反射暗视野显微镜测量的，阈值为0.5μm。这些特性使得载体衬底20特别适合于在由单晶碳化硅(或当存在第二表面层时由p-SiC制成)制成的工作层10(或供体衬底1)与纳米晶粒p-SiC前侧22a之间执行分子接合的步骤。
最后，本发明涉及在上述制造方法中生产的复合结构100，所述复合结构100包括：
-如上文提到的载体衬底20，
-置于表面层22上的由单晶碳化硅制成的工作层10。
这种复合结构100对于易于应用以改善工作层10的质量或在所述层10上和/或在所述层10中制造部件的非常高温的热处理是非常坚固的。
根据本发明的复合结构100特别适合于生产一个(或更多个)高电压微电子部件，诸如例如，肖特基二极管、MOSFET等。更一般地，复合结构100满足功率微电子应用的要求，因为它允许获得优异的垂直电传导和良好的热传导，并提供高质量的c-SiC工作层。
当然，本发明不限于所描述的示例和实施方法，在不脱离如权利要求所限定的本发明的范围的情况下，可以采用实施方法的变型。

Claims (17)

1.一种复合结构(100)的制造方法，所述复合结构(100)包括置于由多晶碳化硅制成的载体衬底(20)上的由单晶碳化硅制成的工作层(10)，所述方法包括：
a)提供由多晶碳化硅制成的初始衬底(21)的步骤，所述初始衬底具有前侧并且包括晶粒，所述晶粒在所述前侧的平面中的平均尺寸大于0.5μm；
b)在所述初始衬底(21)上形成由多晶碳化硅制成的表面层(22)以形成所述载体衬底(20)的步骤，所述表面层(22)由平均尺寸小于500nm的晶粒制成，并且具有介于50nm至50μm之间的厚度；
c)制备所述载体衬底(20)的所述表面层(22)的自由表面以获得低于1nm RMS的粗糙度的步骤；
d)基于分子接合将所述工作层(10)转移到所述载体衬底(20)的步骤，所述表面层(22)位于所述工作层(10)与所述初始衬底(21)之间。
2.根据权利要求1所述的制造方法，其中，步骤a)使用化学气相沉积技术在介于1100℃至1500℃之间的温度下执行。
3.根据权利要求1所述的制造方法，其中，步骤a)使用烧结技术或使用物理气相沉积技术执行。
4.根据权利要求1至3中任一项所述的制造方法，其中，步骤b)包括沉积由多晶碳化硅制成的层，并且使用化学气相沉积技术在低于或等于1100℃或者甚至低于或等于1000℃的温度下执行。
5.根据权利要求1至4中任一项所述的制造方法，其中，步骤b)在与步骤a)相同的设备项目中执行，并且步骤b)在步骤a)之后进行，而无需将所述初始衬底带回环境气氛。
6.根据权利要求1至3中任一项所述的制造方法，其中，步骤b)包括在所述初始衬底(21)上沉积由非晶碳化硅制成的层以及执行再结晶退火，以便形成由多晶碳化硅制成的所述表面层(22)。
7.根据权利要求1至6中任一项所述的制造方法，其中，在步骤b)中形成的所述表面层(22)具有介于1E18/cm3至1E21/cm3之间的掺杂剂浓度。
8.根据权利要求1至7中任一项所述的制造方法，其中，步骤c)包括所述表面层(22)的化学机械抛光，所述化学机械抛光涉及去除构成所述表面层(22)的晶粒平均尺寸的1至10倍的量。
9.根据权利要求1至8中任一项所述的制造方法，其中，步骤d)包括以下阶段：
d1)提供供体衬底(1)；
d2)将轻物质引入到所述供体衬底(1)中，以便形成与所述供体衬底(1)的前侧一起界定出待转移的所述工作层(10)的掩埋脆弱平面(11)；
d3)通过分子接合将所述供体衬底(1)的所述前侧结合到所述载体衬底(20)；
d4)沿所述掩埋脆弱平面(11)进行分离，导致所述工作层(10)转移到所述载体衬底(20)。
10.根据权利要求9所述的制造方法，所述制造方法包括在阶段d2)之前或之后，在所述供体衬底(1)的前侧上形成与所述表面层(22)性质相同的第二表面层。
11.根据权利要求9或10所述的制造方法，其中，步骤d)包括，在结合阶段d3)之前，在所述载体衬底(20)的所述表面层(22)上和/或在所述供体衬底(1)的前侧上沉积由金属或硅制成的附加膜。
12.一种由多晶碳化硅制成的载体衬底(20)，所述载体衬底(20)包括：
-包括碳化硅晶粒的初始衬底(21)，所述晶粒具有大于0.5μm的平均尺寸，
-至少置于所述初始衬底(21)的前侧上的表面层(22)，所述表面层(22)包括平均尺寸小于500nm的碳化硅晶粒，并且所述表面层(22)具有介于50nm至50μm之间的厚度。
13.根据权利要求12所述的载体衬底(20)，其中，所述表面层(22)的自由表面的粗糙度小于1nm RMS并且小于1个缺陷/cm2，这是通过反射暗视野显微镜测量的，阈值为0.5μm。
14.根据权利要求12或13所述的载体衬底(20)，其中，所述表面层(22)的厚度介于200nm至5μm之间。
15.根据权利要求12至14中任一项所述的载体衬底(20)，其中，所述表面层(22)具有介于1E18/cm3至1E21/cm3之间的掺杂剂浓度。
16.一种复合结构(100)，所述复合结构(100)包括：
-根据权利要求12至15中任一项所述的载体衬底(20)，
-置于表面层(22)上的由单晶碳化硅制成的工作层(10)。
17.根据权利要求16所述的复合结构(100)，所述复合结构(100)还包括在所述工作层(10)上或在所述工作层(10)中的至少一个功率器件。
CN202280067416.8A 2021-10-05 2022-09-20 在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法 Pending CN118056263A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FRFR2110493 2021-10-05
FR2110493A FR3127842B1 (fr) 2021-10-05 2021-10-05 Structure composite comprenant une couche utile en sic monocristallin sur un substrat support en sic poly-cristallin et procede de fabrication de ladite structure
PCT/FR2022/051765 WO2023057699A1 (fr) 2021-10-05 2022-09-20 Structure composite comprenant une couche utile en sic monocristallin sur un substrat support en sic poly-cristallin et procede de fabrication de ladite structure

Publications (1)

Publication Number Publication Date
CN118056263A true CN118056263A (zh) 2024-05-17

Family

ID=78649447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280067416.8A Pending CN118056263A (zh) 2021-10-05 2022-09-20 在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法

Country Status (7)

Country Link
EP (1) EP4413611A1 (zh)
JP (1) JP2024536118A (zh)
KR (1) KR20240065325A (zh)
CN (1) CN118056263A (zh)
FR (1) FR3127842B1 (zh)
TW (1) TW202320128A (zh)
WO (1) WO2023057699A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2798224B1 (fr) 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
WO2017175799A1 (ja) 2016-04-05 2017-10-12 株式会社サイコックス 多結晶ＳｉＣ基板およびその製造方法

Also Published As

Publication number Publication date
FR3127842A1 (fr) 2023-04-07
FR3127842B1 (fr) 2024-08-02
TW202320128A (zh) 2023-05-16
KR20240065325A (ko) 2024-05-14
EP4413611A1 (fr) 2024-08-14
JP2024536118A (ja) 2024-10-04
WO2023057699A1 (fr) 2023-04-13

Similar Documents

Publication Publication Date Title
US10832937B1 (en) High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
US10985049B2 (en) Manufacturing method of smoothing a semiconductor surface
TW202137284A (zh) 用於製作複合結構之方法，該複合結構包含一單晶ｓｉｃ薄層在一結晶ｓｉｃ載體底材上
CN115023802A (zh) 包含在SiC制载体衬底上的单晶SiC制薄层的复合结构的制造方法
KR20220159960A (ko) SiC로 이루어진 캐리어 기판 상에 단결정 SiC로 이루어진 박층을 포함하는 복합 구조체를 제조하기 위한 방법
KR102711398B1 (ko) 다결정 sic로 이루어진 캐리어 기판 상에 단결정 sic의 박층을 포함하는 복합 구조체의 제조 방법
CN118056263A (zh) 在多晶SiC载体衬底上包括有用单晶SiC层的复合结构以及用于制造所述结构的方法
JP2024509679A (ja) 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法
CN115715425A (zh) 与非常高的温度兼容的可分离临时衬底以及从所述衬底转移工作层的方法
JP2024509678A (ja) 炭化ケイ素ベースの半導体構造体及び中間複合構造体を製造する方法
CN118302839A (zh) 制造包括具有改进的电性能的由碳化硅制成的工作层的半导体结构体的方法
TW202205357A (zh) 用於製作複合結構之方法，該複合結構包含一單晶ｓｉｃ薄層在一ｓｉｃ載體底材上
CN118922912A (zh) 包含在多晶碳化硅支撑衬底上的单晶薄层的复合结构及相关制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination