JP2024096707A - アモルファス金属薄膜トランジスタ - Google Patents

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Abstract

【課題】薄膜トランジスタにアモルファス金属膜の１層以上の層を組み込んだマイクロエレクトロニクスデバイス及びその形成方法を含むものである。【解決手段】支持基板１０２上に形成されたアモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）構造体１００は、非導電性の支持基板上に形成されたアモルファス金属ゲート電極１０４と、第１アモルファス金属ゲート電極１０４上に形成された第１トンネル絶縁体１０６と、アモルファス金属からなるソース／ドレイン電極１０８、１１０及び非導電性の支持基板上に形成されたチャネル導体１１２と、を含む。【選択図】図１Ａ－Ｂ

Description

本開示は、薄膜トランジスタにアモルファス金属膜の１層以上の層を組み込んだマイクロエレクトロニクスデバイスに関する。
関連技術の説明
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、２つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの４成分を有するアモルファス金属の例としては、米国特許第８，４３６，３３７号に記載されているＺｒ55Ｃｕ30Ａｌ10Ｎｉ5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約１０倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根（ＲＭＳ）表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
約１０～２００ｎｍの範囲のアモルファス多成分金属膜（ＡＭＭＦ）は、抵抗器、ダイオード、薄膜トランジスタなどの電子部品の性能を向上させるために使用することができる。これらのＡＭＭＦは、標準的な堆積プロセスを用いて形成することができる。上述した例示的なアモルファス金属であるＺｒ55Ｃｕ30Ａｌ10Ｎｉ5は、４つの別種の金属ターゲットを使用して、従来のスパッタ蒸着によって基板上に形成することができるＡＭＭＦである。その結果、ＡＭＭＦと酸化膜の界面の電界がより均一になる。
このような均一性により、ファウラー・ノードハイムトンネル現象を示す金属－絶縁体－金属（ＭＩＭ）ダイオードやトランジスタの優れた電流－電圧（Ｉ－Ｖ）特性曲線が得られてきた。トンネル型ＭＩＭダイオードは、下部電極のためにＡＭＭＦを、上部電極のために結晶性金属膜を採用する。これら２つの電極は、電荷キャリアが電極間を移動するためのトンネル経路を提供する単一の誘電体バリアによって隔てられている。この単一の誘電体バリアによって、印加された電圧の極性に依存する電流応答が生まれる。特定の電圧では、デバイス内の電荷キャリアは一方向にだけトンネルする（方向性トンネリング）。すなわち、トンネルは、印加された電圧の極性に応じて、下部電極から上部電極へ、または上部電極から下部電極へのいずれかで生じる。ＡＭＭＦの様々なダイオードおよびトランジスタの応用が、米国特許第８，４３６，３３７号および第８，８２２，９７８号にて論じられている。
既存の薄膜非線形抵抗器よりも優れた性能を有するアモルファス金属薄膜非線形抵抗器（ＡＭＮＲ）について、米国特許第９，０９９，２３０号およびＰＣＴ特許出願第ＷＯ２０１４／０７４３６０号で議論されている。これらのＡＭＮＲの電流応答は、印加電圧の極性に依存しないが、これは他の薄膜抵抗器には当てはまらない。この極性の独立性は、誘電体障壁が二つ存在することによるものであり、その際、各障壁の電荷キャリアは実質的に反対方向にトンネルすることを余儀なくされている。ＡＭＮＲは、印加された電圧に応答して、デバイス内の電荷キャリアが障壁を挟んで両方向にトンネルするため、双方向トンネルを生じる。つまり、印加電圧の極性に関係なく、上部電極から下部電極へ、下部電極から上部電極へとトンネルが生じる。このような極性対称ＡＭＮＲは、液晶ディスプレイ（ＬＣＤ）や、有機発光ダイオード（ＯＬＥＤ）ディスプレイ技術、電磁センサーアレイに改善された信号制御を提供しうる。
本開示は、アモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）を含むデバイスおよびシステムに向けられており、その形成方法を含むものである。
これらのＡＭＴＦＴは、フラットパネルディスプレイの画素のための制御トランジスタなど、ディスプレイ技術におけるトランジスタを置き換えうる薄くて高性能なデバイスである。これらのデバイスは、一般的なトランジスタ技術と比較してより小さな占有面積で済むという点で非常に効率的なものとしうるため、光が通過するための画素窓領域を５０％以上確保することができる。
種々の実施形態において、本開示のデバイスは、支持基板上のアモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）を含む。支持基板は、シリコンまたは半導体基板よりもコスト効率が高い非導電性基板とすることができる。たとえば、支持基板は、アルミニウムホウケイ酸ガラス、溶融シリカ、または他の適切な非導電性材料であってもよい。
基板が導電性である場合、基板の表面と基板上の最初の電子部品との間に絶縁体が形成されていてもよい。たとえば、シリコンや半導体の基板が使用される場合、非導電性を確保する目的で、基板の表面にシリコンを最初の電子部品から隔てる自然酸化物または他の絶縁体が形成される。
支持基板は、ガラス基板、シリコンまたは他の半導体基板、またはポリマー（たとえばゴムまたはプラスチック）を含む可撓性基板など、種々の材料の任意のものとすることができる。さまざまな実施形態において基板は可撓性である。そのようないくつかの実施形態では、トランジスタは全体がアモルファス材料（すなわちアモルファス金属ゲート、ソース、およびドレイン電極、アモルファス金属酸化物絶縁体、およびアモルファス金属酸化物半導体）で作られている。
実施形態では、本開示のトランジスタは、少なくとも１つのアモルファス金属層を含む。好適な任意のアモルファス金属を使用することができる。実施形態では、使用されるアモルファス金属は、Ｚｒ、Ｃｕ、Ｎｉ、Ａｌ、またはそれらの組み合わせを含む。たとえば、アモルファス金属層は、チタンとアルミニウムの合金であってもよい。いくつかの実施形態では、合金は、ＴｉＡｌ3、ＴｉＡｌ7、ＴｉＡｌ、またはそれらの組み合わせである。特定の実施形態では、合金はＴｉＡｌ3である。特定の実施形態では、合金はＴｉＡｌ3、すなわち原子の２５％がチタンで置換されたアルミニウムである。他の実施形態では、アモルファス金属層は、Ｃｕ、Ｚｒ、またはその両方（たとえば、ＣｕＺｒＢ）の合金である。
さまざまな実施形態では、アモルファス金属層が支持基板上に形成される。いくつかのそのような実施形態では、アモルファス金属層が形成される支持基板の表面は平らな表面である。この平らな表面は、アモルファス金属層の均質に滑らかな表面と相まって、アモルファス金属ゲート電極が均質に滑らかな表面を有することを可能にし、その結果、表面欠陥が減少する。これは、結晶性金属と比較してのことである。結晶性金属の表面不完全性は、電界の不均一性を引き起こし、これは、電子デバイスの故障につながる可能性がある。
いくつかの実施形態では、アモルファス金属層は、アモルファス金属ゲート構造体であるか、またはアモルファス金属ゲート構造をなすよう形成されている。したがって、実施形態では、本開示のＡＭＴＦＴがアモルファス金属ゲートとチャネル導体とを含んでいる。さまざまな実施形態では、チャネル導体は半導体材料である。いくつかの実施形態では、チャネル導体は酸化物である。特定の実施形態では、チャネル導体はＩｎＧａＺｎＯである。
実施形態では、ＡＭＴＦＴはソース電極およびドレイン電極をさらに含む。そのような電極は、当技術分野の当業者に理解されるように、結晶性、アモルファス、マルチマテリアルスタックなどとすることができる。ソース電極およびドレイン電極は、結晶性金属または他の適切な導体とすることができる。いくつかの実施形態では、材料は、金属（たとえば、Ａｌ、Ｍｏなど）または半導体材料（たとえば、ポリシリコン）とすることができる。いくつかの実施形態では、その材料は高導電性アルミニウムベースの材料とすることができる。これらの電極は、グラフェン層のような原子レベルの薄さをもつものであってもよい。実施形態では、ソース／ドレイン電極が同一の厚さおよび材料特性を有する。別の実施形態では、ソース電極は、ドレイン電極とは導電性材料が異なっている。この実施形態では、ソース／ドレイン電極は別々のステップで形成されるものであってもよい。ソース／ドレイン電極は、このトランジスタが組み込まれる製品に依存して、別の厚さ、別の材料特性、および別の寸法をもつことができる。
いくつかの実施形態では、アモルファス金属層は、ソースおよびドレイン電極であるか、ソースおよびドレイン電極をなすよう形成されている。したがって、実施形態では、本開示のＡＭＴＦＴは、アモルファス金属のソースおよびドレイン電極と、チャネル導体とを含む。したがって、実施形態では、本開示のＡＭＴＦＴは、アモルファス金属のゲート、ソース、およびドレイン電極を含む。
実施形態では、トランジスタは、第１トンネル絶縁体をさらに含む。その第１トンネル絶縁体は、一般に、非常に薄い層、たとえば、約２０ナノメートル（ｎｍ）以下である。
添付の図を参照して詳細な説明を説明する。図中の要素のサイズおよび相対的な位置は、必ずしも縮尺を保って描かれているわけではない。たとえば、様々な要素および角度の形状は縮尺を保って描かれておらず、これらの要素の一部は、図の読みやすさを向上させるために拡大して配置されている。当業者であれば理解されるように、特定の要素の形状は、特定の用途に適合するように変更（たとえば、丸みを帯びる、細くする、細長くする）されることができる。
図１Ａは、本開示の一実施形態によるアモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）の断面図である。図１Ｂは、図１ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図２Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図２Ｂは、図２ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図３Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図３Ｂは、図３ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図４Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図４Ｂは、図４ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図５Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図５Ｂは、図５ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図６Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図６Ｂは、図６ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図７は、本開示に従って形成されたディスプレイを示す。 図８Ａは、本開示の実施形態に従ったインプレーンスイッチング画素の様子である。 図８Ｂおよび８Ｃは、本開示の実施形態に従ったインプレーンスイッチング画素の様子である。 図９は、本開示に従って形成された画素を有するスクリーンを有するデバイスと、画素の詳細な様子とを含む。 図１０は、本開示の一実施形態による共有選択ラインレイアウトの上面図である。 図１１は、ディスプレイ用アレイ内のトランジスタ構造体を示す図である。 図１２Ａは、本開示の一実施形態による、アモルファス金属非線形抵抗器（ＡＭＮＲ）に隣接して形成されたＡＭＴＦＴの断面図である。図１２Ｂは、図１２ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１３Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１３Ｂは、図１３ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１４Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１４Ｂは、図１４ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１５Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１５Ｂは、図１５ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１６Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１６Ｂは、図１６ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１７Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１７Ｂは、図１７ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１８Ａは、本開示の一実施形態によるＡＭＨＥＴに隣接して形成されたＡＭＴＦＴの断面図である。図１８Ｂは、図１８ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１８Ｃは、図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲの性能データを示す。 図１８Ｄは、図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲの性能データを示す。 図１９Ａは、リセット／セットフリップフロップの回路図の一例を示している。 図１９Ｂは、ＡＭＴＦＴを含むリセット／セットフリップフロップの各ノードの測定値を示している。 図１９Ｃに、真理値テーブルを示す。 図２０Ａは、例示的なＡＭＬＣＤまたはＥＰＤ回路の回路図を示している。 図２０Ｂは、ＥＰＤ回路のＡＭＬＣＤの例示的なマトリックスの上面図である。図２０Ｃは、図２０Ｂの長方形が示すアレイにおける単一画素の回路を示す。 図２１Ａは、例示的なＡＭＯＬＥＤ回路の回路図を示す。 図２１Ｂは、ＡＭＯＬＥＤ構造体の例示的なマトリックスの上面図を示す。図２１Ｃは、図２１Ｂの長方形が示すアレイにおける単一画素の回路を示す。 図２２は、６つのトランジスタと１つのコンデンサを含む第２の例示的なＡＭＯＬＥＤ回路を示している。 図２３は、５つのトランジスタと２つのコンデンサを含む第３の例示的なＡＭＯＬＥＤ回路を示す。 図２４Ａは、例示的なゲートドライバ回路のブロック図を示す。 図２４Ｂは、例示的なゲートドライバシフトレジスタ回路を示す。図２４Ｃは、ＡＭＴＦＴが使用される可能性のあるゲート・ドライバ・バッファ回路の例を示す。 図２４Ｃは、ＡＭＴＦＴが使用される可能性のあるゲート・ドライバ・バッファ回路の例を示す。 図２５は、カスコード増幅器回路の例示的な回路図を示す。 図２６Ａおよび２６Ｂは、変形されたフレキシブル基板において測定されうる角度の概略図を示す。
本開示の特定の実施形態が、例示の目的で記載されているが、本開示の精神および範囲から逸脱することなく、様々な修正がなされうることが理解されるであろう。
本明細書では、開示された主題の様々な側面の完全な理解を提供するために特定の詳細が記載されている。しかしながら、開示された主題はこれらの特定の詳細部分を除いたまま実施することができる。いくつかの例では、本明細書に開示された主題の実施形態を構成する半導体処理の周知の構造および方法は、本開示の他の側面の記述を不明確にすることを避けるために、その詳細までは記載されていない。
本明細書全体を通して「１つの実施形態」または「１つの実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造、または特徴が少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所において「一実施形態において」または「ある実施形態において」という表現が出現しても、必ずしもすべてが同じ態様を指すものではない。さらに、特定の特徴、構造、または特徴は、本開示の１つまたは複数の側面において、任意の適切な方法で組み合わせることができる。
本開示は、アモルファス金属薄膜を組み込んだトランジスタの様々な実装形態に向けられている。トンネル絶縁層と組み合わせて使用されるアモルファス金属薄膜は、標準的なシリコンベースのトランジスタの複雑さなしに、トランジスタの機能を実行する。このようなアモルファス金属トランジスタは、数多くの支持基板上に形成することができ、トランジスタすなわち能動回路を組み込むことができる材料および製品の種類に関して設計者が柔軟に対処可能になる。これらのアモルファス金属トランジスタは、回路に損傷を与えることなく曲げて形状を変化させることができるので、可撓性基板上に形成することができる。これらの可撓性基板は、ポリマー、ガラス、または他の材料であってもよい。
私たちの生活の多くの側面が、ますます小型化された電子デバイスを利用することによる恩恵に浴している。電子デバイスとは、たとえば、テレビ、携帯電話、スマートフォン、タブレットコンピュータなどのモバイル電子機器、スマートウオッチや歩数計などのウエアラブル電子機器などである。半導体基板上に作られたトランジスタは、回路を形成するための材料（シリコンなどの半導体ウェハ）の制限を受けている。フレキシブルなトランジスタを使用すると、電子デバイスの潜在的な用途をさらに拡大し改善することができる。例示すれば、軽量で高速なディスプレイ、ウエアラブルディスプレイ、モバイルまたは移動容易なディスプレイ、インターネットオブシングスアプリケーションに統合されたり、医療デバイスに統合されたりしたものである。
これらのトランジスタ構造体は、最終用途に応じて高性能なアナログデバイスやデジタルデバイスを形成するために使用することができる。さらに、これらのトランジスタ構造体は、半導体材料を使用しないので、非半導体ベースのトランジスタには無数の用途が開かれる。本開示に記載されるように、半導体材料を利用できるが、トランジスタ構造体それ自体は、シリコンウェハーをドーピングすることに基づいておらず、代わりに、数多くの支持基板上にアモルファス金属薄膜を形成することを組み込んでいる。
図１Ａは、支持基板１０２上に形成されたＡＭＴＦＴ構造体１００の断面図を有するＡＭＴＦＴの第１実施形態である。図１Ｂは、図１ＡのＡＭＴＦＴ構造体１００の上面図である。構造体１００は、支持基板１０２上に形成されたアモルファス金属ゲート電極１０４と、アモルファス金属ゲート電極１０４上に形成された第１トンネル絶縁体１０６とを含む。ソース／ドレイン電極１０８、１１０（たとえば、結晶性金属、アモルファス金属、マルチマテリアルスタックなど）は、第１トンネリング絶縁体１０６上にある。ソース／ドレイン電極１０８、１１０は、少なくとも第１距離１０５分、アモルファス金属ゲート電極１０４と重なりをもっている。チャネル導体１１２（半導体であってもよい）は、ソース／ドレイン電極１０８、１１０に少なくとも第２距離１０７分、重なりをもっている。第２絶縁体１１４は、任意選択としてチャネル導体１１２上に配置される。
基板１０２は、導電性材料、半導電性材料、または非導電性材料などの様々な材料とすることができる。トランジスタ構造体が非伝統的な材料を有する結果、基板は非伝統的な特性を有することができる。たとえば、基板は、その静止した形状に戻ることができるように変形可能であったり、曲げ可能であったりすることができる。トランジスタ構造体はまた、湾曲したまたは曲げられた構成で動作することができる。
いくつかの実施形態では、基板は、ガラス、ポリマー、プラスチック、または他の材料である。他の実施形態では、基板はゴムである。本明細書で使用されるように、「ゴム」には、ポリイソプレンの形態と同様に、イソプレンのポリマーを含む。いくつかのそのような実施形態では、基板はプラスチックである。任意の適切なプラスチックを使用することができる。いくつかの実施形態では、プラスチックは、アリールアミド、アクリルアミド、ポリベンズイミダゾール（ＰＢＩ）、ポリエーテルイミド、ポリエーテルケトンケトン（ＰＥＫＫ）、ポリエーテルエーテルエーテルケトン（ＰＥＥＫ）、ポリアミド、ポリイミド、ポリアミドイミド、ポリスチレン（ＰＳ）、ポリフェニレンオキサイド（ＰＰＯ）、ポリフタルアミド（ＰＰＡ）、ポリビニルアルコール（ＰＶＡ）、アクリロニトリルブタジエンスチレン（ＡＢＳ）、ポリカーボネート（ＰＣ）、熱硬化性樹脂、ＰＢＩ－ＰＥＥＫ、尿素、エポキシ、ポリウレタン、またはそれらの任意の組み合わせである。いくつかの実施形態では、プラスチックはポリエチレンである。特定の実施形態では、プラスチックは高密度ポリエチレンである。
さらなる実施形態では、可撓性基板は、少なくとも約５度の中心角を有する曲線を形成するように変形（たとえば、弓なりに反らす、ロール状にするなど）することができる。いくつかの実施形態では、可撓性基板は、少なくとも約１０度の中心角を有する曲線を形成するように変形させることができる（たとえば、弓なりに反らす、ロール状にする）。特に指定しない限り、中心角は、曲線の頂点に関連して、曲線について測定される。基板が１つ以上の位置で変形する実施形態では、図２６Ｂに示されるように、対応する数の曲線を測定することができ、これは、それぞれ角度Ａおよび角度Ｂに対応する第１曲線２６０４および第２の曲線２６０２を含む。いくつかの実施形態では、可撓性基板は、第１曲線および第２の曲線のそれぞれにおいて少なくとも約１０度の中心角を有する曲線を形成するように変形（たとえば、弓なりに反らす、ロール状にする）させることができる。別の言い方をすれば、基板は、最終用途に適した形状に曲げるか、輪郭を描かせるか、または他の方法で動かすことができる。この可撓性基板上に形成されたトランジスタ構造体は、曲がった形状または輪郭をもつ形状で使用することができる。また、このようなトランジスタは、最終用途が非可撓性基板に適している場合には、剛性基板上に形成することができることも想定されている。
実施形態では、可撓性基板を平面構成としながらＡＭＴＦＴが形成される。いくつかのそのような実施形態では、可撓性基板は、その後、ＡＭＴＦＴ構造体を損傷することなく、変形させる（たとえば、曲げる、ロール状にする、弓なりに反らす）ことができる。
支持基板の材料は、トランジスタ構造体の最終用途および製造される最終デバイスに基づいて、製造業者によって選択することができる。たとえば、トランジスタ構造体がアレイにして組み込まれている場合、アレイは液晶ディスプレイ内に実装することができる。他の最終用途には、ウエアラブルエレクトロニクスが含まれる。支持基板は、透明であってもよいし、いくつかの反射型ディスプレイで使用されうるもののように非透明であってもよい。
非導電性のフレキシブル支持基板上で製造することにより、製造コストを大幅に削減することができる。そのような基板は、ロール・ツー・ロールでのトランジスタ製造を可能にすることができる。このような製造方法の変更は、電子機器のサプライチェーンを再定義することができる。
基板上にアモルファス金属層が形成される。アモルファス金属層の過剰部分を除去することにより、アモルファス金属ゲート電極１０４が形成される。アモルファス金属層の形成は、スパッタリング、溶液堆積、電子ビーム蒸着などの任意の成膜技術を含んでもよい。たとえば、Ｚｒ、Ｃｕ、Ｎｉ、Ａｌの元素または混合組成の金属ターゲットを用いたマルチソースＲＦ（またはＤＣ）マグネトロンスパッタリングを採用してもよい。スパッタ蒸着は、分子線エピタキシー（ＭＢＥ）または金属－有機化学気相成長（ＭＯＣＶＤ）のような高度なエピタキシャル技術を用いて堆積された同様の平滑な半導体よりも明確な製造上の利点を提供する。
上述したように、アモルファス金属層の一部は、マスク、フォトリソグラフィー、および他の技術を用いて、エッチングされるか、または他の方法で除去される。他の実施形態では、アモルファス金属層は、用途に適した形状で堆積されるものであってもよい。アモルファス金属層は、スパッタリングによって室温で堆積することができ、その後の加熱を伴う工程においてアモルファスおよび平滑な特性を維持することができる。形成方法および使用方法におけるアモルファス金属層の適応性および柔軟性は、可能な用途を際限なく広げるものである。
可撓性基板上にアモルファス金属ゲートを有する実施形態では、フレキシブル基板は、平面または静止位置にある基板１０２によって形成された平面２６０１から少なくとも約±５度の角度に変形（たとえば、曲げ）されることが想定されている。別段の指定がない限り、度数での測定の観点から記載されたすべての角度は、平面２６０１から測定される（図２６Ａの破線で示されている）。
第１トンネル絶縁体１０６は、アモルファス金属ゲート電極１０４上にある。いくつかの実施形態では、第１トンネル絶縁体１０６層のうちソース／ドレイン電極１０８、１１０とアモルファス金属ゲート電極１０４との間にある部分は、他の部分よりも薄くてもよい。
第１トンネル絶縁体１０６は、コンフォーマル（形状適合）層として形成され、これは、ブランケット堆積によって行われてもよい。これは、最も単純で最もコスト効率の良い製造オプションであるが、第１トンネル絶縁体１０６は、トランジスタ構造体の最終用途に適したものとしてパターニングされるものであってもよい。
トンネル絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物（たとえば、酸化アルミニウム）などを含む任意の適切な絶縁体とすることができる。実施形態では、第１トンネル絶縁体は、非常に薄い層で形成することができる金属酸化物（たとえば、Ａｌ2Ｏ3）または金属窒化物である。第１トンネル絶縁体は、トンネルおよびホットエレクトロンの生成を可能にするように十分に薄い。いくつかの実施形態では、ソース／ドレイン電極とアモルファス金属ゲート電極との間の第１トンネル絶縁体層の部分が他の部分よりも薄くてもよい。特定の実施形態では、第１トンネル絶縁体は、原子層堆積法によって堆積された１０ｎｍ以下の酸化アルミニウム層である。
さまざまな実施形態では、本開示のＡＭＴＦＴは、第２絶縁体を含む。第２絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物などを含む、任意の適切な絶縁体とすることができる。
その後、ソース／ドレイン電極１０８、１１０が第１トンネル絶縁体１０６上に形成される。ソース／ドレイン電極の各々は、少なくとも距離１０５分、アモルファス金属ゲート電極１０４と重なりをもっている。図１Ａおよび１Ｂは、アモルファス金属ゲート電極に対するソース／ドレイン電極の一つの構成を示す。他の構成および向きも可能である。電子移動を実現するために、電極は、ある程度分、アモルファス金属ゲート電極と重なりをもっている。
一実施形態では、ソース電極はドレイン電極と同時に形成される。これは、ブランケット堆積とその後のエッチングステップによって行うことができる。このように、ソース／ドレイン電極は、同じ厚さおよび材料特性を有する。代替的な実施形態では、ソース電極はドレイン電極とは導電性材料が異なっており、別のステップで形成される。ソース／ドレイン電極は、このトランジスタが組み込まれる製品に依存して別の厚さ、別の材料特性、および別の寸法を有することができる。
ソース／ドレイン電極１０８、１１０上のチャネル導体１１２。チャネル導体１１２は、距離１０７分、ソース／ドレイン電極１０８、１１０に重なりをもっている。図１Ａおよび図１Ｂは、ソース／ドレイン電極１０８、１１０および第１トンネル絶縁体１０６に対するチャネル導体１１２の構成の一実施形態を示す。他の構成および向きも可能である。
本開示の方法のいくつかの実施形態は、ソース／ドレイン電極１０８、１１０上にて第２絶縁体１１４を形成することを含む。第２絶縁体１１４は、露出したすべての表面を覆い、理想的にはコンフォーマルである。この層は、トランジスタ構造体の保護層であってもよい。他の構造がトランジスタ上に形成することができるものの、これらが単一デバイス層構造体であるいつかの実施形態もある。他の変形例では、電気的接続がなされうるソース／ドレイン電極１０８、１１０の表面を露出するために第２絶縁体１１４に開口部を形成することができる。単一デバイス層の実装形態では、ゲート、ソース、およびドレインへの電気的接続は、端部１０９、１１１、および１１３から並べて行われる。
本実施形態で使用される超平滑なアモルファス金属ゲート電極は、ゲートに粗い結晶性金属電極を使用する従来の薄膜トランジスタと比較して、ＡＭＴＦＴゲート絶縁体を横断しての良好な電界制御を提供する。
ＡＭＴＦＴの別の実施形態が、支持基板２０２上に形成されたＡＭＴＦＴ構造体２００の断面図である図２Ａに示されている。図２Ｂは、図２ＡのＡＭＴＦＴ構造体２００の上面図である。構造体２００は、支持基板２０２上に形成されたアモルファス金属ゲート電極２０４と、アモルファス金属ゲート電極２０４上に形成された第１トンネル絶縁体２０６とを含む。チャネル導体２１２は、第１トンネル絶縁体２０６上にある。ソース／ドレイン電極２０８、２１０は、部分的にはチャネル導体２１２上に、部分的には第１トンネル絶縁体２０６の表面上に配置されている。ソース／ドレイン電極２０８、２１０はアモルファス金属ゲート電極２０４と重なりをもっている。任意選択として第２絶縁体２１４がソース／ドレイン電極２０８、２１０の上に堆積される。
図２Ａおよび図２Ｂでは、ゲート電極２０４がトンネル絶縁体２０６によってチャネル導体２１２から隔てられている。ソース／ドレイン電極２０８／２１０は、トンネル絶縁体２０６によってチャネル導体から隔てられている。ゲート２０４、チャネル導体２１２、およびソース／ドレイン電極２０８がなす重なり領域２１９がある。ソース／ドレイン電極２０８／２１０は、チャネル導体２１２と直接接触して形成されるものであってもよい。この重なり領域２１９は、トンネル酸化物を通る動作中に電子が流れる場所である。
ＡＭＴＦＴのさらなる実施形態が、ＡＭＴＦＴ構造体３００の断面図である図３Ａと、支持基板３０２上に形成された図３ＡのＡＭＴＦＴ構造体３００の上面図である図３Ｂとに示されている。これは、以下に説明する他の積層体と比較して、ゲートが基板に最も近いので、ゲート・ファーストのデバイス（ｇａｔｅ ｆｉｒｓｔ ｄｅｖｉｃｅ）である。構造体３００は、支持基板３０２上に形成された第１アモルファス金属ゲート電極３０４と、第１アモルファス金属ゲート電極３０４上に形成された第１トンネル絶縁体３０６とを含む。第１トンネル絶縁体３０６上には、チャネル導体３１２が形成されている。ソース／ドレイン電極３０８、３１０は、チャネル導体３１２と第１アモルファス金属ゲート電極３０４とに重なりをもっている。ゲート、チャネル、ソース／ドレイン電極のなす重なり領域３０１は、電子の移動のための経路を提供する。
本明細書に記載されているすべてのチャネル導電体は、最終用途に有益となる標準的な半導体処理技術を用いて、半導体材料で形成することができることに留意されたい。他の導電性材料をチャネルとして使用してもよい。本開示のソース／ドレイン電極はまた、様々な材料であってもよい。いくつかの実施形態では、ソース／ドレイン電極が結晶性材料であってもよい。他の実施形態では、ソース／ドレイン電極がアモルファス金属などのアモルファス材料であってもよい。さらに他の実施形態では、ソース／ドレイン電極が金属層のスタックのような材料の多層スタックであってもよい。
いくつかの実施形態では、ソース／ドレイン電極３０８、３１０と第１アモルファス金属ゲート電極３０４との間の第１トンネル絶縁体層３０６の部分が他の部分よりも薄くてもよい。たとえば、領域３０１において第１トンネル絶縁層３０６を薄くして、ソース／ドレイン電極３０８、３１０と第１アモルファス金属ゲート電極３０４との間の距離を短くしてもよい。この構成では、絶縁層はくぼみを有し、チャネル導体３１２はこれらのくぼみ内に形成される。トンネル絶縁体のこれらのくぼみは、本明細書に記載された実施形態のいずれにも適用することができる。
第２絶縁体３１４は、ソース／ドレイン電極３０８、３１０の上に堆積される。第２のゲート電極３１６が第２絶縁体３１４上に堆積される。第２ゲート電極３１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。第２ゲート電極３１６は、アモルファス金属のゲート電極３０４およびチャネル導体３１２と実質的に整列している。第２のゲート電極３１６は、少なくとも領域３０１にわたって延びている。第２ゲート電極３１６は、他の実施形態に組み込まれてもよい。本実施形態では、第２ゲート電極３１６が端部３０３、３０５を越えて延びている。いくつかの実施形態では、第２ゲート３１６が第１ゲートの端部３０３とチャネル導体３１２の端部３０７との間に配置された端部３１１、３１３を有する。実施形態では、第２のゲート電極がデバイスの性能を向上させる。
ＡＭＴＦＴのさらに別の実施形態が、ゲート・ラスト（ｇａｔｅ ｌａｓｔ）形成方法におけるＡＭＴＦＴ構造体４００の断面図である図４Ａに示されている。図４Ｂは、図４ＡのＡＭＴＦＴ構造体４００の上面図である。構造体４００は、支持基板４０２上に第１絶縁体４１４を含む。これは、基板全体を被覆するためのブランケット堆積によって形成することができ、トランジスタを形成するために処理される基板の表面を被覆するブランケット堆積によって形成することもできる。チャネル導体４１２は、第１絶縁体４１４上に形成される。さまざまな層の側壁が傾斜した構成で図示されていることに留意されたい。これらの側壁は、第１絶縁体の表面４１１に対して垂直に近い、より垂直な方向を向いていてもよい。側壁は、絶縁体の表面に対して横方向である。各実施形態の各層の側壁は、図示されたものとは角度が別であってもよい。
ソース／ドレイン電極４０８、４１０は、チャネル導体４１２と重なりをもっている。好ましい実施形態では、ソース／ドレイン電極がアモルファス金属である。ソース／ドレイン電極４０８、４１０上には、トンネル絶縁体である第２絶縁体４０６が形成されている。第２絶縁体は、ソース／ドレイン電極のアモルファス金属と直接接触している。第２トンネル絶縁体４０６上には、ゲート電極４１６が形成されている。ゲート電極４１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。実施形態では、ゲート電極４１６がチャネル導体４１２と実質的に整列している。実施形態では、ゲート電極４１６がソース／ドレイン電極４０８、４１０の間に整列している。活性領域である重なり領域４１３は、少なくとも、ゲート電極４１６の端部４１７とソース／ドレイン電極４０８の端部４１９との間にある。
ゲート４１６は、図４Ａの実施形態では基板から最も遠くにある。トンネル絶縁体４０６は、ゲートとソース／ドレイン電極４０８／４１０との間にある。チャネルは、ソース／ドレイン電極４０８／４１０によってゲートから隔てられている。
ＡＭＴＦＴの別の実施形態が、ＡＭＴＦＴ構造体５００の断面図である図５Ａと、支持基板５０２上に形成された図５ＡのＡＭＴＦＴ構造体５００の上面図である図５Ｂとに示されている。これはゲート・ラスト構成である。構造体５００は、支持基板５０２上に形成された第１絶縁体５１４を含む。アモルファス金属で形成されたソース／ドレイン電極５０８、５１０が第１絶縁体５１４上に形成される。チャネル導体５１２が領域５１３においてソース／ドレイン電極５０８、５１０と重なりをもっている。チャネル導体は、ソース／ドレイン電極と直接接触しており、これは、蒸着中に露出したすべての場所に重なって覆うコンフォーマル層であってもよい。
第２トンネル絶縁体５０６は、チャネル導体５１２上、およびソース／ドレイン電極５０８、５１０上に形成される。ゲート電極５１６が第２トンネル絶縁体５０６の上に堆積される。ゲート電極５１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。トンネル絶縁体は、この実施形態ではソース／ドレイン電極であるアモルファス金属と直接接触しているときに良好に機能する。実施形態では、ゲート電極５１６が重なり領域５１７を有し、チャネル導体５１２と実質的に整列している。実施形態では、ゲート電極５１６がソース／ドレイン電極５０８、５１０の間に整列しており、ソース／ドレイン電極とある程度重なりをもっている。
図示された実施形態のそれぞれについて、上面図により、最終製品の他の構成要素に結合される様々な構成要素の端部が示される。これらのカップリングは、ビア、他のオーバーラップ層、またはこれらのトランジスタ構造体へ電気信号を伝えられるようになる他の接続技術を介して行うことができる。ＡＭＴＦＴのさらなる実施形態が、ＡＭＴＦＴ構造体６００の断面図である図６Ａと、支持基板６０２上に形成された図６ＡのＡＭＴＦＴ構造体６００の上面図である図６Ｂとに示されている。構造体６００は、支持基板６０２上に形成されたアモルファス金属ゲート電極６０４と、アモルファス金属ゲート電極６０４上に形成された第１トンネル絶縁体６０６とを含んでいる。第１トンネル絶縁体６０６上には、チャネル導体６１２が形成されている。チャネル導体６１２上には、第２トンネル絶縁膜６１８が堆積されている。チャネル導体６１２およびゲート電極６０４は、領域６１１において重なりをもっている。
実施形態では、第２トンネル絶縁体６１８がアモルファス金属ゲート電極６０４の中間領域と実質的に整列し完全に重なりをもっている。第２ゲート電極６１６は、第２のトンネル絶縁体６１８上にある。実施形態では、第２のゲート電極６１６が、それぞれの中間領域が整列するようにアモルファス金属ゲート電極６０４と実質的に整列している。領域６１３は、第１ゲートと第２のゲートとの重なり領域に対応する。第２ゲート電極６１６は、結晶性金属、アモルファス金属などの金属であってもよいし、マルチマテリアルスタックであってもよい。
第２誘電体層６１８は、第２ゲート電極６１６の寸法に対応するようにパターニングされ除去されるか、または他の方法で形成される。第３絶縁体６１４は、第２ゲート電極６１６上にある。実施形態では、第３絶縁体層６１４は、チャネル導体６１２が位置６１５、６１７で露出するように不連続である。これらの位置または開口部がソース／ドレイン電極６０８、６１０によるチャネル導体６１２への直接結合を可能にする。ソース／ドレイン電極６０８、６１０は、第３絶縁体層６１４の上に形成されチャネル導体６１２と重なりをもっている。いくつかの実施形態では、第２ゲート電極とソース／ドレイン電極６０８、６１０は、第３絶縁体層の後に形成されるよう同時に形成してもよい。
図７は、本開示のＡＭＴＦＴを含んでもよいディスプレイ７００を示す。ディスプレイ７００は、複数の画素７０４を含む表示領域７０２を含む。このディスプレイは、フレキシブル基板または剛体基板７０６上にあってもよい。いくつかの実施形態では、基板はガラスである。このディスプレイは、ビデオ、テレビ、または他のデジタルメディアなどの画像を形成するフラットパネルディスプレイであってもよい。
フラットパネルディスプレイの各画素は、ＡＭＴＦＴまたはアモルファス金属非線形抵抗器（ＡＭＮＲ）などの薄膜トランジスタ、またはその両方の組み合わせによって制御される。これらの画素は２つの信号を受信し、一方の信号はスイッチ、すなわちＡＭＦＴＦまたはＡＭＮＲを作動させ、他方の信号はスイッチが活性化されている間に明るさを設定する。セレクトドライバ７０８は、画素に結合され、スイッチを作動させる。これらのセレクトドライバは、ゲートドライバと呼ばれることがある。表示領域の左側にセレクトドライバが図示されている。
データドライバ７１０は、画素の明るさを制御する。既知のシステムでは、データドライバおよび選択ドライバは、かさばる個別にパッケージ化されたチップである。これらのチップ群は、基板７０６のエッジ上で相当程度の面積を占める。これらはまた、ディスプレイ製造業者がこれらのチップを他のシリコンチップ製造業者から購入することが多いため、コストを押し上げる。本開示のＡＭＴＦＴを用いて作られた本開示のセレクトドライバは、同じくＡＭＴＦＴまたはＡＭＮＲから形成された画素と同じプロセスステップの間に形成される。これにより、ディスプレイディスプレイのベゼルが大幅に低減される。表示領域７０２の端部からガラスの端部までの距離７１２は、現在の表示技術と比較して大幅に減少させることができる。この領域は、現在、基板および画素に半田付けされるか、またはそうでなければ結合された複数の集積回路を収容しなければならない。いくつかの実施形態では、所望であれば、画素はＡＭＮＲで排他的に形成することができることに留意されたい。また、画素は、ＡＭＴＦＴだけを用いて形成することができることが想定される。
ＡＭＴＦＴは、セレクトドライバをディスプレイディスプレイガラス上に直接形成することを可能にする。これにより、表示領域の周囲のガラスのベゼルを薄くすることができ、別個の集積回路を排除することができる。さまざまな実施形態では、表示領域の副画素は、アモルファス金属薄膜非線形抵抗器（ＡＭＮＲ）デバイスによって制御される。さまざまな実施形態では、表示領域内の副画素が、アモルファスホットエレクトロントランジスタ（ＡＭＨＥＴ）によって制御される。さまざまな実施形態では、表示領域の副画素がＡＭＴＦＴデバイスによって制御される。
いくつかの実施形態では、セレクトドライバおよびデータドライバの両方が、ＡＭＮＲ、ＡＭＴＦＴ、およびＡＭＨＥＴを使用して、画素の製造中にガラス上に直接形成される。上述したように、アモルファス金属は非常に滑らかな表面を提供する。これらの滑らかな表面は、トンネル絶縁体のようなゲート絶縁体を横断する電界制御に影響を与える。さらに、本開示のトランジスタは、アモルファス材料から形成することができ、すなわち、ゲートおよびソース／ドレイン電極がアモルファス金属であり、絶縁体がアモルファス金属酸化物であり、チャネルがアモルファス金属酸化物半導体とすることができる。これらのすべてのアモルファストランジスタおよび他の回路は、機械的な柔軟性を提供する。
図８Ａ、８Ｂ、および８Ｃは、ＡＭＮＲデバイスを含む画素８００の上面図および断面図である。これらのデバイスは、インプレーンスイッチング（ＩＰＳ）に使用することができる。本開示で使用されるように、画素は、画素または副画素を指すことができる。画素および副画素を制御および駆動するために使用されるセレクトドライバまたは他のトランジスタは、本開示のＡＭＴＦＴとして形成することができる。以下に説明するように、ＡＭＴＦＴは、様々な画素を制御および駆動するためにＡＭＮＲデバイスに結合することができる。
図８Ａは、複数のＡＭＮＲデバイス８０２を含む画素８００の上面図であり、図８Ｂは、線Ａ－Ａを通る画素８００の断面図である。図８Ｃは、線Ｂ－Ｂを通る画素８００の断面図である。画素８００は、透明であるか、または他の方法で光源からの光を透過することができる基板８０２上に形成されており、この基板は、本開示で議論される基板のいずれか１つとすることができる。第１の複数の相互接続部８０４ａ～８０４ｆが基板８０２上に形成されており、本実施形態では、第１の複数の相互接続部８０４ａ～８０４ｆは、すべてアモルファス金属薄膜で形成されている。
第１トンネル絶縁体８１０は、第１の複数の相互接続部の上に形成される。第２の複数の相互接続部８１４ａ～８１４ｈは、第１トンネル絶縁体８１０上に形成される。セレクトライン８１６、８１８は、第２の複数の相互接続部８１４ａ～８１４ｈと同時に形成することができる。
第２の複数の相互接続部８１４ａ～８１４ｈの上に第２絶縁体８２２が形成される。第２絶縁体は、第１トンネル絶縁体とは材料が異なっていてもよい。複数のインプレーン電極８２６ａ、８２６ｂが第２絶縁体上に形成されている。上部ガラス層８２８は、液晶層８３０の上に配置されている。また、電極８２６ａはデータ線である。このインプレーンスイッチング構成では、データ線がトップガラス層８２８上とは対照的に、基板上に形成される。電極８２６ａ、８２６ｂは、くし歯状に形成されている。くし歯の数は、この画素の用途が規定するように、より少ない数であってもよいし、より多い数であってもよい。
図９は、本開示に従って形成された画素９０４の配列９０２を有するスクリーン９０１を備えるデバイス９００を含む。このデバイスは、テレビ、コンピュータ、携帯電話、タブレット、または図７のディスプレイのような画素を含む他のデバイスなどのディスプレイを含む任意の電子デバイスであってもよい。
各画素９０４は、赤副画素９０６、緑副画素９０８、および青副画素９１０を含む。いくつかの実施形態では、白副画素９１２を含む。副画素は、垂直アライメント構成を有するように例示されているが、副画素が少なくとも１つの活性領域を有する複数のＡＭＮＲデバイスを用いて形成されるような任意の構成が想定される。図示された構成は、各ＡＭＮＲデバイスが６つの活性領域を含む各色の２つのＡＭＮＲデバイスを含む。セレクトライン９１４および９１６は、隣接する画素および副画素にわたり共有される。上部電極または第２電極９１８、９２０、９２２、９２４は、他の隣接する画素に列状に結合されている。
本開示の一実施形態に従った垂直アライメント（ＶＡ）画素９０６、９０８、９１０、９１２は、６つの活性領域を有する第１ＡＭＮＲデバイス９２６と、６つの活性領域を有する第２ＡＭＮＲデバイス９２８とを含む。他の実施形態では、第１ＡＭＮＲデバイスは、第２ＡＭＮＲデバイスと比較して、活性領域の数が異なっていてもよい。画素は、１つのＡＭＮＲデバイス当たり２つの活性領域だけで形成するものであってもよい。たとえば、第１相互接続部のうちの２つだけが形成されている場合、画素は、電極の延長線が相互接続部に重なりをもつような相互接続部を含むことができる。
第１相互接続部は、第１ガラス層上に形成される。これらの第１相互接続部は、アモルファス金属薄膜であり、これは極めて平坦で平滑な材料であり、製造工程を簡素化する。次に、第１相互接続部上にトンネル絶縁体が形成される。
第２相互接続部は、トンネル絶縁体上に形成される。追加の信号線は、第２相互接続部と同時に形成することもできる。また、第２相互接続部と同時に第１電極が形成することもできる。第１電極と第２相互接続部との上には、液晶層または他の表示材料層が形成される。
第２電極は、第２ガラス層上に形成されている。本実施形態では、第１電極および第２電極は千鳥状に配置されているが、上から見て、第２電極が第１電極の少なくとも中央部を遮へいするように、電極は互いに整列していてもよい。この実施形態では、第１および第２電極は、一般的に正方形の形状である。しかしながら、他の形状が想定される。これらの電極は、くし歯状であってもよい。
別の言い方をすれば、画素は、第１ガラス層（基板）と、第１ガラス層上の第１および第２アモルファス金属薄膜相互接続部（インターコネクト）と、第１ガラス層上の第１電極（電極）と、ここで第１電極が第１および第２アモルファス金属薄膜相互接続部の間に結合されており、第２電極（電極９１８）と、第２ガラス層と、第２ガラス層上の第２の電極と、を含むことができる。異なる数の相互接続部を組み合わせることによって、画素の要求が変化するのに応じ、相互接続部の組み合わせおよび活性領域の数がさまざまなものとなるよう設計を変更することができる。
垂直配向とＡＭＮＲ素子あたり２つの活性領域とを有するような画素を構築するプロセスは、半導体を必要としない単純なプロセスである。画素がディスプレイディスプレイに使用される場合、この画素を構築するプロセスは、バックプレーンを構築することと呼ばれる。このバックプレーンは、第１ガラス層上にアモルファス金属薄膜相互接続部を堆積してパターニングすることを含む。次に、トンネル絶縁体が堆積される。次に、第１電極が堆積され、パターニングされる。第２電極は、堆積およびパターニングにより第２ガラス層上に形成される。第２ガラス層は、カラーフィルターガラスであってもよい。この第２電極は、酸化インジウムスズであってもよい。
画素のためのセレクトラインが第１電極と同時に形成されていてもよい。代替的な実施形態では、セレクトラインが最初に形成され、その後、第１電極が形成され、セレクトラインに結合される。図９のセレクトラインは、ライン９１６および９１４であり、第２相互接続を含んでもよい。セレクトラインは、以下でより詳細に説明するビアを介して第１電極に結合することもできる。
第２の電極が非透過性導体である場合、４つのマスクステップがプロセスで使用され、それぞれが２つの活性領域を有する２つのＡＭＮＲデバイスを有する画素を形成する。画素窓材料は、透明な導電性酸化物から形成されなければならない。このプロセスは、アモルファス金属薄膜を堆積し、パターニングして、距離を隔てた第１相互接続部および第２相互接続部を形成することを含む。これが第１マスクステップである。このプロセスは、トンネル絶縁体を形成し、次いで上のセレクトラインを堆積してパターニングし、第１および第２相互接続部に重なり合わせる工程を含む。これが第２マスクステップである。セレクトラインの上に絶縁体が形成される。ビアはセレクトラインのうちの１つへのアクセスを提供するために、絶縁体を介して形成される。次に、第１電極が、導電性材料を堆積してパターニングすることにより形成され、ビアを介してセレクトラインのうちの１つに結合される。これが第３マスクステップである。第２電極が導電性酸化物を用いて第２ガラス層上に形成される。これが第４マスクステップである。液晶層は、第１電極と第２電極との間に配置される。あるいは、マスクステップの数を少なくするために、ツートーンマスクを用いてもよい。このツートーンマスクは、セレクトラインと第１電極を形成する際に使用してもよい。
ＡＭＮＲ素子は２回のマスクステップだけで完全に形成することができる。ＡＭＴＦＴを画素内にまたは制御回路として形成する場合、他のアモルファス回路のために他の層が組み込まれるので、２回以上のマスキングステップがあってもよい。
これらのアモルファス金属薄膜材料は、非常に滑らかであり、後続のステップにて下地となる堅固な表面を実現することから、製造プロセスを開始するのに優れた材料である。これらのアモルファス金属薄膜は、しばしば、最初に形成された層である。しかしながら、本開示でさらに説明するように、他の構成が想定されている。
基板の上面から第２のレベルの相互接続部の上面までのＡＭＮＲデバイスの合計の高さは約２００ナノメートルである。これらは、非常に薄く高性能なデバイスである。ＡＭＦＴＦの総高さは、２５０ナノメートルから４００ナノメートルの範囲であってもよい。
２つの活性領域だけを有するＡＭＮＲデバイスは、５ボルト前後の閾値電圧を達成することができ、１２の活性領域を有するデバイスは、各デバイスがトンネル絶縁体の厚さが類似または同一である３０ボルト前後の閾値電圧を達成することができる。
活性領域の数が異なる２つのＡＭＮＲデバイス間のしきい値電圧の関係は、次のとおりである。
Figure 2024096707000002
ここで、ＡＭＮＲ－Ｘ＃１は第１ＡＭＮＲデバイスであり、ＡＭＮＲ－Ｘ＃２は第２ＡＭＮＲデバイスであり、ｎは活性領域の数である。
活性領域の数が異なる２つのＡＭＮＲデバイス間の静電容量関係は次のようになる。
Figure 2024096707000003
ＡＭＮＲ－Ｘ＃１が第１ＡＭＮＲデバイス、ＡＭＮＲ－Ｘ＃２が第２のＡＭＮＲデバイスで、ｎは活性領域の数である。
図１０は、本開示の一実施形態に従った共有セレクトラインレイアウトを有する複数の副画素の上面図である。第１副画素１０００は、第２副画素１００２と第３副画素１００４との間に配置される。各副画素は、２つのセレクトラインを有する。第１副画素１０００は、第２副画素１００２と共有される第１選択線１００６と、第３副画素１００４と共有される第２選択線１００８とを有する。非シリコンベースの基板上で高性能を実現するために開発されたディスプレイまたは他の電子デバイス上にてこれらの画素にＡＭＴＦＴ回路を組み込むことができる。
図１１は、図７に示されたディスプレイ領域などのディスプレイで使用されうるトランジスタ構造体の例示的なアレイである。アレイは、ディスプレイに組み込まれてもよいし、Ｘ線検出器などのセンサと一体化してもよい。アレイ１１００は、複数の行１１０４および複数の列１１０２を含む。各行は、アレイ１１００のＡＭＨＥＴ１１０１にベース信号を伝導することができる。各列は、ＡＭＨＥＴ１１０１にエミッタ信号を伝導することができる。ＡＭＨＥＴ１１０１は、アモルファス金属層１１０６を含む。エミッタ電極１１１０はアモルファス金属層１１０６に重なりをもっていて行１１０２に結合する。ベース電極１１０８は、アモルファス金属層１１０８と重なりをもっていて列１１０４と結合する。アモルファス金属層１１０６とベース電極１１０８とにコレクタ電極と接点１１１４とが重なりをもっている。コレクタ電極１１１４は、他の画素またはセル制御素子に結合される。コレクタ電極１１１４は、コンデンサまたは他のトランジスタに結合しなくてもかまわない。さまざまな実施形態では、コンデンサは、１つ以上のアモルファス金属層を含む。いくつかのそのような実施形態では、コンデンサ内のアモルファス金属は、ＡＭＴＦＴで使用されるのと同じアモルファス金属である。
このＡＭＨＥＴトランジスタ１１０１は、共通ベース、共通エミッタ、または共通コレクタモードでマトリックススイッチとして動作することができる。この特定の図示の例では、共通エミッタ構成である。このようなマトリクススイッチは、単一の素子を制御することを可能にする。
複数のＡＭＨＥＴトランジスタ１１０１は、液晶ディスプレイ、有機発光ダイオードディスプレイ、電気泳動、エレクトロルミネッセンスなどの様々なアクティブマトリクスディスプレイ技術に組み込むことができる。各特定のアクティブマトリクスアプリケーションは、ディスプレイを形成するための追加の回路要素を有する。抵抗器、コンデンサ、ダイオード、他のトランジスタ、または他の電子部品などの要素のいくつかは、ＡＭＨＥＴと同じ処理ステップで、またはその後の処理で形成することができる。
実施形態では、ＡＭＨＥＴ構造体は、支持基板上のアモルファス金属相互接続部と、アモルファス金属相互接続部上の第１トンネル絶縁体とを含む。第１電極および第２電極は、第１トンネル絶縁体上にある。第１電極と第２電極は、アモルファス金属相互接続部に重なりをもっている。第３電極は、第２電極と重なりをもっており、第２絶縁体によって第２電極から隔てられている。例示的なＡＭＨＥＴ構造体は、たとえば、ＷＯ２０１８／００９９０１にて説明および開示されており、同開示は、その上記事項に関する教示のために、ここに引用することにより本明細書の一部をなすものとする。
この構造体は第１電極に結合された第１端子を含む。第２端子は、第２電極に結合される。第３電極を別の電子デバイスに結合するために第３端子が含まれてもよい。第１および第２端子は、第３電極と同時に形成されていてもよい。あるいは、第１端子および第２端子は、第３電極を形成するものとして後続の処理ステップで形成される。
このＡＭＨＥＴ構造体は、第１電極、第２電極、および第３電極に印加される電界を調整することにより、トランジスタのように動作する。第１電極はエミッタ電極とすることができ、第２電極はベース電極とすることができ、第３電極はコレクタ電極とすることができる。トランジスタ構造体は、共通エミッタモード、共通ベースモード、または共通コレクタモードで動作することができる。
電子は、第１端子を介して印加された電圧に応答して、エミッタ電極である第１電極から第１トンネル絶縁体を介しアモルファス金属相互接続部にトンネルする。電子は、アモルファス金属相互接続部および第１トンネル絶縁体を通って、第２電極であるベース電極へと移動する。これらの電子は、そのエネルギーが第２電極であるベース電極のフェルミエネルギーを超えているため、トンネルが終了したときに「ホット」とみなされる。これらの原理は、本開示に記載されたすべての実施形態に適用される。
典型的なトランジスタ構造体とは異なり、アモルファス金属トランジスタ構造体は、電子が第３電極から第２電極およびアモルファス金属相互接続部を介して第１電極に移動するような逆モードで動作することができる。この逆モードでは、トランジスタ構造体は、調整可能な閾値電圧および非対称性を有するトンネルダイオードのように機能する。調整可能な閾値電圧および非対称性は、第１電極１０８および第３電極から印加される電界と組み合わせて、第２電極に印加される電界を変調することによって達成される。
さらなる実施形態では、ＡＭＨＥＴ構造体が、非導電性の支持基板上に形成されるアモルファス金属層か、または基板をアモルファス金属層から隔離するために基板上に絶縁体を含む。トンネル酸化物層はアモルファス金属層上に形成される。トンネル酸化物上に第１電極と第２電極が形成され、第１電極と第２電極の一部がアモルファス金属層と重なりをもつようにコプラナー状に配置されている。
第１電極と第２電極の上に誘電体層が形成されている。誘電体層上には、第３電極と第４電極が形成されている。第３電極および第４電極の一部は、それぞれアモルファス金属層と第１電極および第２電極との間で重なりをもつように配置されている。第３電極と第４電極は、同じ材料から同時に形成される。また、接点を、第３電極および第４電極と同時に形成することもできる。接点は、誘電体層を介して第２電極に結合し、接点は、誘電体層を介して第１電極に結合する。
アモルファス金属層、第１電極、および第３電極形成部の第１重なり領域は、第１電極とアモルファス金属層との間で電子が行き交うことができる領域である。アモルファス金属層と第２電極と第４電極との重なりに対応する第２活性領域が存在する。この第２活性領域は、第２電極とアモルファス金属層との間で電子が行き交うことができる領域である。
第１電極および第２電極は、それぞれエミッタおよびベースに相当する。第３電極および第４電極はコレクタ電極に相当する。これら２つのコレクタ電極により、ベースとエミッタが共有された２つのトランジスタ構造体が形成される。この２つのトランジスタ構造体は、トランジスタ構造体と同じ方法で形成することができ、その違いは、第３電極を形成する際に、単に導電層をより多く残すことである。
別の実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板上に形成されたアモルファス金属膜を含む。トンネル絶縁体は、アモルファス金属膜上にある。
ある領域では、トンネル絶縁体は、トンネル絶縁体の他の領域とは異なる厚さを有するように薄層化されるか、あるいはパターン化されている。トンネル絶縁膜の厚さを調整することにより、トランジスタ構造体の動作特性が調整される。トンネル絶縁体が１つの活性領域で選択的に薄くされている場合、異なる厚さのためにエミッタ－ベース構造体を介した対称的な伝導が存在しない場合がある。これは、いくつかの最終使用例では許容可能である。
第１電極は、アモルファス金属膜に重なりをもつように形成され、第１の厚さを有するトンネル絶縁体によってアモルファス金属膜から隔てられる。第１電極と同じ材料であり、同じ加工ステップで形成してもよく異なる時期に形成された異なる材料であってもよい第２電極が、アモルファス金属膜と重なりをもつように形成されている。第２電極は、第１電極から間隔を置いて配置され、第１電極に対しておおむね平行な方向に配置されている。
第２電極は、第１の厚さよりも小さい第２厚さを有するトンネル絶縁体によって、アモルファス金属膜から隔てられている。第１電極とアモルファス金属膜との間を通過する電子の挙動と、第２電極とアモルファス金属膜との間を通過する電子の挙動とは、第１厚さが異なる結果異なる挙動となる。たとえば、パターニングされたトンネル絶縁体は、第１電極および第２電極とアモルファス金属膜との重なり部分に形成されうる寄生容量を最小限に抑えることができる。このように、トンネル絶縁体は、製造および最終製品が要求するままに、いずれかの電極の重なり領域にパターニングすることができる。
第１電極と第２電極との上に絶縁体が形成されている。第１電極と第２電極との上に第３電極が形成されている。第２電極および第１電極にそれぞれ結合するための接点が第３電極と同時に形成される。
さらなる実施形態では、ＡＭＨＥＴトランジスタ構造体は、異なる寸法のベース電極およびエミッタ電極を有する。トランジスタ構造体は、平面基板上に形成されたアモルファス金属相互接続部を含む。アモルファス金属相互接続部は、上から見て長方形であり、第１の方向に延びる最長の寸法を有する。
相互接続部上にトンネル絶縁体がある。トンネル絶縁体上にエミッタ電極がある。ベース電極もまた、エミッタ電極から隔てられてトンネル絶縁体上にある。エミッタ電極およびベース電極の両方は、少なくとも部分的に相互接続部の上にあり、かつ重なりをもっている。
ベース電極は、エミッタ電極の第２の寸法よりも小さい第１の寸法を有する相互接続部に対し、その上に重なりをもって整列する部分を少なくとも含む。別々の寸法を有することにより、トランジスタの動作特性が変化し、製造者はトランジスタ構造体を調整する機会を得ることができる。たとえば、ベース電極を薄くすることで、トランジスタ構造体のゲインを高めることができる。ベース電極とエミッタ電極は、同じ材料であってもよいし、異なる材料であってもよい。
ベース電極の第１部分が第１の厚さであり、ベース電極の第２部分が第１厚さよりも小さい第２厚さであるように、ベース電極が第１厚さを有するように形成され、その後、図示のように薄くすることもできる。あるいは、ベース電極は、エミッタ電極とは異なる加工ステップで形成したり、エミッタ電極よりも薄くなるように形成したりしてもよい。いったん形成されたベース電極の一部を除去する代わりに、ベース電極をエミッタ電極よりも薄い層として形成してもよい。
ベース電極およびエミッタ電極上には、第１誘電体層が形成されている。第１誘電体層上にコレクタ電極が形成されている。ベース電極との接触部は、コレクタ電極と同じ材料から同時に形成することができる。第１誘電体層を貫通する開口部が、ベース電極への接触を可能にするように形成される。エミッタ電極への別の接点は、同様の方法で形成することができる。
第２誘電体層は、コレクタ電極および接点上に形成することができる。いくつかの実施形態では、コレクタ端子を別のデバイスに結合するために、第２誘電体層を介して接点が形成される。
さらなる実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上に形成される。トンネル酸化物層上にバリア層が形成される。バリア層は、金属酸化物のような無機材料であってもよいし、ポリマーのような有機材料であってもよいし、任意の適当な材料であってもよい。バリア層は、アモルファス金属と電極との重なりに起因して発生しうる寄生容量を最小限に抑えることができる。
バリア層には、第１開口部が形成されている。第１開口部には、第１電極が形成される。第１電極は、アモルファス金属層と重なりをもっている。バリア層には、アモルファス金属層の一部に重なりをもつように第２開口部が形成されている。アモルファス金属層の一部に重なりをもつように第２電極が形成され、第２電極の一部が第２の開口部にある。
第１電極および第２電極の上に誘電体層が形成されている。誘電体層上に第３電極が形成される。実施形態では、層のいずれも平坦化されていない。他の実施形態では、各層または層の一部が平坦化されている。
第４電極および第５電極は、それぞれ、第１電極および第２電極と対をなす。第４電極および第５電極は、第３電極と同じ材料から同時に形成することができる。
本実施形態または本開示の任意の実施形態の第１および第２電極は、グラフェン、ＭｏＳ2、Ｗ2、Ｔｉ3Ｃ2、ＧａＮ、ＢＮ、Ｃａ2Ｎ、または他の好適な材料などの極薄の２次元導電体で形成することもできる。いくつかの実施形態では、第１電極は、導電性材料の原子レベルの薄さをもつ層であり、第２電極は、導電性材料のかなり厚い層である。これらの層の導電性材料は、異なる種類の導電体であってもよい。
別の実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板の凹部に形成されたアモルファス金属層を有する。アモルファス金属層の第１表面は、基板の第１表面とコプラナー状である。
アモルファス金属層と基板の第１表面との上にトンネル酸化物層が形成されている。トンネル酸化物層上には、第１電極および第２電極が形成されている。第１電極は、アモルファス金属層の第１の部分に重なりをもち、第２電極は、アモルファス金属層の第２部分に重なりをもつ。
第１電極と第２電極との上に第１誘電体層が形成されている。第１誘電体層の平らな表面上に第３電極が形成されている。第２誘電体層は、第３電極上に形成されている。
さらに別の実施形態では、ＡＭＨＥＴトランジスタ構造体が基板の平らな表面上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上にある。アモルファス金属層の側面およびトンネル酸化物層の側面はコプラナーである。これは、アモルファス層を形成し、トンネル酸化物層を形成した後、両層を同時にエッチングすることで実現できる。
トンネル酸化物層上に第１電極および第２電極が形成されている。第１電極および第２電極上に誘電体層が形成されている。誘電体層上に第３電極が形成されている。
有利には、本開示のＡＭＴＦＴを形成するために使用される処理ステップは、ＡＭＴＦＴに隣接するＡＭＮＲおよび／またはＡＭＨＥＴを形成するためにも使用することができる。たとえば、図１２Ａおよび図１２Ｂに示すように、ＡＭＴＦＴ１２００（図１に示し上述）は、支持基板１２０２上のＡＭＮＲ１２２０に隣接して形成される。通常の当業者であれば理解するように、図１２Ａ～１７に示されたＡＭＮＲは、ＡＭＨＥＴ、または任意の他の適切な構造体に置き換えることができ、同様の処理上の利点が達成することができる。
実施形態では、アモルファス金属ゲート電極１２０４およびアモルファス金属相互接続部１２２４は、基板１２０２上に第１アモルファス金属層を形成すること、第１アモルファス金属層をパターニングすること、および第１アモルファス金属層の一部を除去することを含んでもよい、同じ処理ステップで堆積して形成される。
ＡＭＴＦＴ１２００は、ＡＭＮＲ１２２０が表示領域内の画素であり、ＡＭＴＦＴとＡＭＮＲとの間の距離が比較的大きくなるようなセクション回路のトランジスタであってもよい。このような実施形態では、ＡＭＴＦＴとＡＭＮＲは、直接結合されていなくてもよい。他の実施形態では、ＡＭＴＦＴおよびＡＭＮＲは単一の画素の一部であり、互いに直接結合されていてもよい。
第１トンネル絶縁体１２０６は、アモルファス金属ゲート電極１２０４およびアモルファス金属相互接続部１２２４上に堆積される。この第１トンネル絶縁体は、マスクなしで形成されるコンフォーマル層であってもよい。次に、本開示の他の実施形態に従って説明されるように、ソース／ドレイン電極１２０８、１２１０、および第１および第２電極１２２８、１２３０が第１トンネル絶縁体１２０６上に堆積される。ソース／ドレイン電極１２０８、１２１０および第１および第２電極１２２８、１２３０は、アモルファス金属層のような単層として堆積され、パターニングされ、次いで、適切な形状を形成するためにエッチングをすることができる。たとえば、ソース／ドレイン電極１２０８、１２１０は、ゲート１２０４から離れて、他のデバイスに結合されるように、または第１および第２電極１２２８、１２３０の端部１２１５、１２１７に結合されるように延びている端部１２１１、１２１３を有する。
チャネル導体１２１２は、ソース／ドレイン電極１２０８、１２１０に重なりをもつように堆積される。さらに、第２の絶縁体１２１４は、任意選択として、チャネル導体１２１２、ソース／ドレイン電極１２０８、１２１０、および第１および第２電極１２２８、１２３０上に堆積して形成される。チャネル導体は、アモルファス半導体の層のような層として形成され、パターニングされ、その後エッチングされるものであってもよい。この工程は、３つのマスク工程であってもよい。このようなＡＭＴＦＴ構造体によれば、ＡＭＴＦＴチャネルに必要な半導体層を堆積させる前に、ＡＭＮＲを十分に形成することができる。これにより、チャネルの堆積および形成中のＡＭＮＲのトンネル絶縁体の損傷を低減することができる。
同様に、本開示の他のＡＭＴＦＴを形成するために使用される処理ステップは、ＡＭＴＦＴに隣接するこのようなＡＭＮＲを形成するためにも使用することができる。たとえば、断面図である図１３Ａおよび上面図である１３Ｂに示すように、支持基板１３０２上のＡＭＮＲ１３２０に隣接してＡＭＴＦＴ１３００（図２に示し上述）が形成される。このような実施形態では、アモルファス金属ゲート電極１３０４およびアモルファス金属相互接続部１３２４が同じ処理ステップ（複数可）で堆積して形成される。次いで、第１トンネル絶縁体１３０６が、アモルファス金属ゲート電極１３０４およびアモルファス金属相互接続部１３２４上に堆積して形成される。次に、チャネル導体１３１２が第１トンネル絶縁体１３０６上に堆積して形成される。チャネルは、ＡＭＮＲが完成する前に形成され、金属ゲート電極１３０４と重なりをもつようにパターニングされ、エッチングされる。
次に、ソース／ドレイン電極１３０８、１３１０が、チャネル導体１３１２および第１トンネル絶縁体１３０６上に堆積して形成され、第１および第２電極１３２８、１３３０が、本明細書に記載されているように、第１トンネル絶縁体１３０６上に堆積して形成される。ソース／ドレイン電極１３０８、１３１０および第１および第２電極１３２８、１３３０は、同じ材料で同時に形成することができる。最終製品に役立つのであれば、これらは、異なる処理ステップで形成された異なる材料であってもよいといういくつかの実施形態がある。さらに、第２絶縁体１３１４は、任意選択として、ソース／ドレイン電極１３０８、１３１０、チャネル導体１３１２、および第１および第２電極１３２８、１３３３０上に堆積して形成される。図示されていないが、ＡＭＮＲおよびＡＭＴＦＴは互いに結合され、他の回路に結合されることができ、この点は記載された他の実施形態にも適用することができる。
追加の実施例では、断面図である図１４Ａ、および上面図である図１４Ｂに示すように、ＡＭＴＦＴ１４００（図３に示し上述したように）が支持基板１４０２上のＡＭＮＲ１４２０に隣接して形成されている。このような実施形態では、アモルファス金属ゲート電極１４０４およびアモルファス金属相互接続部１４２４は、同じ処理ステップ（複数可）で堆積して形成される。次いで、第１トンネル絶縁体１４０６が、アモルファス金属ゲート電極１４０４およびアモルファス金属相互接続部１４２４上に堆積して形成される。その後、チャネル導体１４１２は、第１トンネル絶縁体１４０６上に堆積して形成される。その後、ソース／ドレイン電極１４０８、１４１０は、チャネル導体１４１２および第１トンネル絶縁体１４０６上に堆積して形成され、本明細書に記載されているように、第１および第２電極１４２８、１４３０が第１トンネル絶縁体１４０６上に堆積して形成される。さらに、第２の絶縁体１４１４が、任意選択として、ソース／ドレイン電極１４０８、１４１０、チャネル導体１４１２、および第１および第２の電極１４２８、１４３０上に堆積して形成される。そして、第２のゲート電極１４１６は、第２の絶縁体１４１４の上に堆積して形成される。
さらなる実施形態では、断面図である図１５Ａおよび上面図である図１５Ｂに示すように、ＡＭＴＦＴ１５００（図４Ａおよび図４Ｂに示し上述）およびＡＭＮＲ１５２０が互いに隣接して形成される。第１絶縁体１５１４が堆積され、支持基板１５０２上に形成される。次に、チャネル導体１５１２が第１絶縁体１５１４上に堆積して形成される。ソース／ドレイン電極１５０８、１５１０が、アモルファス金属で堆積して形成され、チャネル導体１５１２と重なりをもつように形成される。同じステップ（複数可）においてアモルファス金属相互接続部１５２４が第１絶縁体１５１４上に堆積して形成される。次に、第２のトンネル絶縁体１５０６が、ソース／ドレイン電極１５０８、１５１０上およびアモルファス金属相互接続部１５２４上に堆積して形成される。次いで、ゲート電極１５１６および第１および第２電極１５２８、１５３０を第２トンネル絶縁体１５０６上に形成し、同じプロセスステップまたはステップで形成してもよい。このようなＡＭＴＦＴ構造体によれば、ＡＭＴＦＴチャネル導体用の半導電層が堆積して形成された後に、ＡＭＮＲを完全に形成することができる。これにより、チャネルの堆積および形成中にＡＭＮＲのトンネル絶縁体が損傷する可能性が低減される。
他の実施形態では、断面図である図１６Ａおよび上面図である図１６Ｂに示すように、ＡＭＴＦＴ１６００（図５Ａおよび図５Ｂに示し上述）およびＡＭＮＲ１６２０が互いに隣接して形成される。第１絶縁体１６１４は、支持基板１６０２上に堆積して形成される。ソース／ドレイン電極１６０８、１６１０は、第１絶縁体１６１４上にアモルファス金属を堆積して形成される。同じステップ（複数可）で、アモルファス金属相互接続部１６２４が第１絶縁体１６１４上に堆積して形成される。次に、チャネル導体１６１２が堆積され、ソース／ドレイン電極１６０８、１６１０に重なりをもつように形成される。次に、第２のトンネル絶縁体１６０６が、ソース／ドレイン電極１６０８、１６１０、チャネル導体１６１２、およびアモルファス金属相互接続部１６２４上に堆積して形成される。ゲート電極１６１６および第１および第２電極１６２８、１６３０が、次に、同じ処理ステップ（複数可）において、第２のトンネル絶縁体１６０６上に形成される。
他の実施形態では、断面図である図１７Ａおよび上面図である図１７Ｂに示すように、ＡＭＴＦＴ１７００（図６Ａおよび図６Ｂに示し上述）およびＡＭＮＲ１７２０は、互いに隣接して形成される。第１アモルファス金属ゲート電極１７０４およびアモルファス金属相互接続部１７２４が、支持基板１７０２上に堆積して形成される。次に、第１トンネル絶縁体１７０６が、アモルファス金属ゲート電極１７０４およびアモルファス金属相互接続部１７２４上に形成される。次いで、第１トンネル絶縁体１７１２上にチャネル導体が形成される。チャネル導体１７１２上に第２トンネル絶縁体１７１８が堆積して形成される。第２ゲート電極１７１６は、第２のトンネル絶縁体１７１８上に堆積される。第３絶縁体１７１４は、第２のゲート電極１７１６および第１トンネル絶縁体１７０６の上に堆積される。実施形態では、第３絶縁体層１７１４は、連続した層として堆積され、その後、チャネル導体１７１２および第１トンネル絶縁体１７０６が１つ以上の位置で露出するように部分的に除去される。他の実施形態では、第３絶縁体層１７１４は、チャネル導体１７１２および第１トンネル絶縁体１７０６が１つ以上の位置で露出するように、不連続層として堆積される。ソース／ドレイン電極１７０８、１７１０および第１および第２の電極１７２８、１７３０は、チャネル導体１７１２および第１トンネル絶縁体１７０６が露出している位置において、第３絶縁体層１７１４の上に形成される。
図１７Ａおよび図１７Ｂの実施形態は、２つのゲートを有するトップゲート、自己整合型ＡＭＴＦＴである。第１ゲート１７０４はボトムゲートであり、第２ゲート１７１６は最後に形成された構成要素である。
ＡＭＴＦＴおよび隣接するＡＭＮＲの特定の実施形態が、ＡＭＴＦＴ構造体１８００およびＡＭＮＲ構造体１８２０の断面図である図１８Ａ、および同様の上面図である図１８Ｂに示されている。ＡＭＴＦＴ構造体１８００およびＡＭＮＲ構造体１８２０は、支持基板１８０２上に形成される。ＡＭＴＦＴ１８００は、支持基板１８０２上にアモルファス金属ゲート電極１８０４を含み、ＡＭＮＲ構造体１８２０は、アモルファス金属相互接続部１８２４を含む。実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、同じ処理ステップ（複数可）で堆積して形成される。いくつかのそのような実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、ＴｉＡｌ3で形成される。そのようないくつかの実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、約６０ナノメートル（ｎｍ）の厚さである。
次いで、第１トンネル絶縁体１８０６が、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４上に堆積して形成される。特定の実施形態では、第１トンネル絶縁体１８０６は、Ａｌ2Ｏ3を含む。いくつかのそのような実施形態では、第１トンネル絶縁体１８０６の厚さは約１５ｎｍである。
次いで、チャネル導体１８１２は、第１トンネル絶縁体１８０６上に堆積して形成される。いくつかのそのような実施形態では、チャネル導体１８１２は、ＩｎＧａＺｎＯで形成される。そのようないくつかの実施形態では、チャネル導体１８１２の厚さは約２０ｎｍである。
ソース／ドレイン電極１８０８、１８１０は、次に、チャネル導体１８１２および第１トンネル絶縁体１８０６上に堆積して形成され、第１および第２の電極１８２８、１８３０は、本明細書に記載されているように、第１トンネル絶縁体１８０６上に堆積して形成される。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０、第１電極１８２８、および第２電極１８３０は、アルミニウムおよびモリブデンからなる。いくつかのそのような実施形態では、各電極は、厚さが約３００ｎｍであるアルミニウムの層と、厚さが約８０ｎｍであるモリブデンの層とを含む。
ソース／ドレイン電極１８０８、１８１０は、部分的にはチャネル導体１８１２上に、部分的には第１トンネル絶縁体１８０６の表面上に配置される。ソース／ドレイン電極１８０８、１８１０は、アモルファス金属ゲート電極１８０４と重なりをもっている。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０がアモルファス金属ゲート電極１８０４に約１μｍだけ重なりをもっている。
いくつかの実施形態では、ソース電極１８０８、ドレイン電極１８１０が約４００マイクロメートル（μｍ）の幅を有する。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０が約１００μｍの幅で隔てられている。
第１および第２電極１８２８、１８３０は、アモルファス金属相互接続部１８２４の上に配置される。特定の実施形態では、第１および第２電極１８２８、１８３０の幅は約５μｍである。いくつかのそのような実施形態では、アモルファス金属相互接続部１８２４もまた約５μｍ幅である。
図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲを作製し試験した。結果の電子移動度の伝達曲線およびプロットが図１８Ｃに示されている。ＡＭＮＲの電流－電圧曲線を図１８Ｄに示す。ＡＭＴＦＴは、ボトムゲート、トップコンタクト構造である。
さまざまな実施形態では、本明細書に記載されたＡＭＴＦＴ構造体は、回路構造に使用される。したがって、本開示の実施形態は、ＡＭＴＦＴを含む回路を含む。たとえば、ＡＭＴＦＴは、リセット／セットフリップフロップに使用することができる。リセット／セットフリップフロップの回路図の例を図１９Ａに示す。ＡＭＴＦＴを含むリセット／セットフリップフロップのタイミング図を図１９Ｂに、真理値テーブルを図１９Ｃに示す。図１９Ｃの「位相」列に対応し図１９Ｂにて番号を付した線における入力および出力が示されている。
別の実施形態では、１つ以上のＡＭＴＦＴがディスプレイに使用される。このようないくつかの実施形態では、ＡＭＴＦＴは、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）または電気泳動ディスプレイ（ＥＰＤ）回路のスイッチングＴＦＴとして使用される。図２０Ａは、例示的なＡＭＬＣＤまたはＥＰＤ回路の回路図を示している。図２０Ｂは、ＥＰＤ回路のＡＭＬＣＤの例示的なマトリックスの上面図である。図２０Ｃは、図２０Ｂの長方形によって示されるように、アレイの単一画素回路を示す。この実施形態では、ＡＭＴＦＴ構造体２０００は、金属ゲート電極２００４と、金属ゲート電極２００４上に形成された第１トンネル絶縁体（図示せず）とを含む。チャネル導体２０１２は、第１トンネル絶縁体２００６上に形成されている。ソース／ドレイン電極２００８、２０１０は、部分的にはチャネル導体２０１２上に、部分的には第１トンネル絶縁体の表面上に配置されている。ソース／ドレイン電極２００８、２０１０は、メタルゲート電極１９０４と重なりをもっている。
別の実施形態では、アクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）回路において、ＡＭＴＦＴ構造体が使用される。理解されるように、ＡＭＯＬＥＤ回路は、異なる数のトランジスタおよびコンデンサ（たとえば、２個のトランジスタおよび１個のコンデンサ、５個のトランジスタおよび２個のコンデンサ、６個のトランジスタおよび１個のコンデンサなど）を含む様々な構造を有することができる。さまざまな実施形態では、ＡＭＯＬＥＤ回路の任意の１つ以上のトランジスタをＡＭＴＦＴとすることができる。さまざまな実施形態では、トランジスタのうちの１つがＡＭＴＦＴである。実施形態では、トランジスタのうちの２つがＡＭＴＦＴである。実施形態では、トランジスタのうちの３つがＡＭＴＦＴである。実施形態では、トランジスタのうちの４つがＡＭＴＦＴである。実施形態では、トランジスタのうち５つがＡＭＴＦＴである。実施形態では、トランジスタのうちの６つがＡＭＴＦＴである。さらなる実施形態では、トランジスタのすべてがＡＭＴＦＴである。
図２１Ａは、例示的なＡＭＯＬＥＤ回路の回路図を示す。図２１Ａを参照すると分かるように、この回路は、２つのトランジスタと１つのコンデンサとを含む。さまざまな実施形態では、スイッチングＴＦＴ、駆動ＴＦＴ、またはその両方がＡＭＴＦＴである。図２１Ｂは、ＡＭＯＬＥＤ構造の例示的なマトリックスの上面図を示す。図２１Ｃは、図２１Ｂの長方形で示されるように、アレイの単一画素回路を示す。
６つのトランジスタと１つのコンデンサを含む第２の例示的なＡＭＯＬＥＤ回路が、図２２に示されている。
５つのトランジスタと２つのコンデンサを含む第３の例示的なＡＭＯＬＥＤ回路が、図２３に示されている。
さらなる実施形態では、本明細書に記載されたＡＭＴＦＴがゲートドライバ回路で使用される。例示的なゲートドライバ回路ブロック図が、図２４Ａに示されており、シフトレジスタ（Ｇ＿ＳＲ）、クロックライン（ＣＬＫ）、およびバッファ（ＢＵＦ Ｘ５）を含んでいる。例示的なゲート・ドライバ・シフト・レジスタ回路が図２４Ｂに示されている。さまざまな実施形態では、示されたトランジスタのうちの任意の１つ以上はＡＭＴＦＴである。言い換えれば、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、またはそれらの組み合わせのいずれかがＡＭＴＦＴである。図２４Ｃは、ＡＭＴＦＴが使用されうるゲート・ドライバ・バッファ回路の例を示す。
さらなる実施形態では、ソースドライバ回路は、１つ以上のＡＭＴＦＴを含む。
さらなる実施形態では、カスコード増幅回路は、１つ以上のＡＭＴＦＴを含む。カスコード増幅回路の例示的な回路図が、図２５に示されている。
基板が１つ以上の位置で変形する実施形態では、対応する角度の数を測定することができる。いくつかの実施形態では、可撓性基板は、少なくとも±１０度の角度で変形する。いくつかの実施形態では、可撓性基板が少なくとも±１５度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±２０度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±２５度の角度に変形する。いくつかの実施形態では、可撓性基板は、使用中のように一時的にまたは恒久的に４５～９０度の範囲の角度に変形される。いくつかの実施形態では、可撓性基板が９０度を超える角度に変形する。
本明細書で使用されるように、「約」は、実際の値が、記載された値または範囲よりもやや多くてもよく、またはやや少なくてもよく、記載された値の±２０％以内であることを意味する。実施形態では「約」は、実際の値が記載値の±１５％以内であることを意味する。実施形態では「約」とは、実際の値が記載値の±１０％以内であることを意味する。実施形態では約は、実際の値が記載値の±５％以内であることを意味する。実施形態では約は、実際の値が記載値の±１％以内であることを意味する。いくつかの実施形態では、第１トンネル絶縁体は約１５ナノメートル（ｎｍ）以下である。いくつかの実施形態では、第１トンネル絶縁体は約１０ナノメートル（ｎｍ）を超えない。いくつかの実施形態では、第１トンネル絶縁体は約２０ナノメートル（ｎｍ）を超えることはない。いくつかの実施形態では第１トンネル絶縁体は、約１５ナノメートル（ｎｍ）である。いくつかの実施形態では第１トンネル絶縁体は、約１０ナノメートル（ｎｍ）である。
本開示は、非導電性基板と、基板上のアモルファス金属ゲート電極と、チャネル導体とを含む実施形態に向けられている。実施形態は、アモルファス金属ゲート電極上に第１トンネル絶縁体を含む。ソース電極およびドレイン電極は、いくつかの実施形態では、第１トンネル絶縁体上にある。ソース電極およびドレイン電極は、アモルファス金属ゲート電極と重なりをもっている。いくつかの実施形態において、ソース電極およびドレイン電極は、第１トンネル絶縁体とチャネル導体との間にある。
ソース電極およびドレイン電極は、いくつかの実施形態では第１トンネル絶縁体とチャネル導体上にあり、アモルファス金属ゲート電極と重なりをもっている。第２トンネル絶縁体はチャネル導体上にあってもよい。第２絶縁体は第１トンネル絶縁体上にある。いくつかの実施形態では、第２ゲート電極が第２トンネル絶縁体上にある。第２トンネル絶縁体はソース電極およびドレイン電極上にあってもよい。
いくつかの実施形態では、第２ゲート電極は第３絶縁体上にある。第２トンネル絶縁体は第２ゲート電極およびチャネル導体上にあってもよい。ソース電極およびドレイン電極は第２トンネル絶縁体上にあってもよい。いくつかの実施形態では、ソース電極およびドレイン電極は、チャネル導体の１つ以上の部分が露出している部分に当接する。他の実施形態では、非導電性基板上のアモルファス金属ゲート電極に隣接するアモルファス金属相互接続部を含み、ここで、アモルファス金属相互接続部は、第１トンネル絶縁体と非導電性基板との間にある。
いくつかの実施形態では、非導電性基板がアモルファス金属ソース電極、アモルファス金属ドレイン電極、およびチャネル導体を有する。第１トンネル絶縁体は、アモルファス金属ソース電極およびアモルファス金属ドレイン電極上にある。ゲート電極は、第１トンネル絶縁体上にある。第２トンネル絶縁体が非導電性基板とチャネル導体との間にあってもよい。
上述した様々な実施形態は、さらなる実施形態を提供するために組み合わせることができる。本明細書で言及された米国特許、米国特許出願公開公報、米国特許出願、外国特許、外国特許出願、および非特許公開公報、および／または出願データシートに記載されているそれらの全体が、引用することにより本明細書の一部をなすものとされる。さらなる実施形態を提供するために、様々な特許、出願、および刊行物の概念を採用するために、必要に応じて、実施形態の側面を修正することができる。
これらおよび他の変更は、上述の詳細な説明に照らして、実施形態に対して行うことができる。一般に、以下の特許請求の範囲において使用される用語は、特許請求の範囲を、明細書および特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を有する等価物の完全な範囲とともにすべての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって制限されるものではない。
関連出願への相互参照
本出願は、２０１８年３月３０日に出願された米国仮出願６２／６５１，０１４および２０１８年１２月７日に出願された米国仮出願６２／７７７，００９に対して、３５Ｕ．Ｓ．Ｃ．第１１９条（ｅ）に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。
本開示は、薄膜トランジスタにアモルファス金属膜の１層以上の層を組み込んだマイクロエレクトロニクスデバイスに関する。
関連技術の説明
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、２つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの４成分を有するアモルファス金属の例としては、米国特許第８，４３６，３３７号に記載されているＺｒ55Ｃｕ30Ａｌ10Ｎｉ5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約１０倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根（ＲＭＳ）表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
約１０～２００ｎｍの範囲のアモルファス多成分金属膜（ＡＭＭＦ）は、抵抗器、ダイオード、薄膜トランジスタなどの電子部品の性能を向上させるために使用することができる。これらのＡＭＭＦは、標準的な堆積プロセスを用いて形成することができる。上述した例示的なアモルファス金属であるＺｒ55Ｃｕ30Ａｌ10Ｎｉ5は、４つの別種の金属ターゲットを使用して、従来のスパッタ蒸着によって基板上に形成することができるＡＭＭＦである。その結果、ＡＭＭＦと酸化膜の界面の電界がより均一になる。
このような均一性により、ファウラー・ノードハイムトンネル現象を示す金属－絶縁体－金属（ＭＩＭ）ダイオードやトランジスタの優れた電流－電圧（Ｉ－Ｖ）特性曲線が得られてきた。トンネル型ＭＩＭダイオードは、下部電極のためにＡＭＭＦを、上部電極のために結晶性金属膜を採用する。これら２つの電極は、電荷キャリアが電極間を移動するためのトンネル経路を提供する単一の誘電体バリアによって隔てられている。この単一の誘電体バリアによって、印加された電圧の極性に依存する電流応答が生まれる。特定の電圧では、デバイス内の電荷キャリアは一方向にだけトンネルする（方向性トンネリング）。すなわち、トンネルは、印加された電圧の極性に応じて、下部電極から上部電極へ、または上部電極から下部電極へのいずれかで生じる。ＡＭＭＦの様々なダイオードおよびトランジスタの応用が、米国特許第８，４３６，３３７号および第８，８２２，９７８号にて論じられている。
既存の薄膜非線形抵抗器よりも優れた性能を有するアモルファス金属薄膜非線形抵抗器（ＡＭＮＲ）について、米国特許第９，０９９，２３０号およびＰＣＴ特許出願第ＷＯ２０１４／０７４３６０号で議論されている。これらのＡＭＮＲの電流応答は、印加電圧の極性に依存しないが、これは他の薄膜抵抗器には当てはまらない。この極性の独立性は、誘電体障壁が二つ存在することによるものであり、その際、各障壁の電荷キャリアは実質的に反対方向にトンネルすることを余儀なくされている。ＡＭＮＲは、印加された電圧に応答して、デバイス内の電荷キャリアが障壁を挟んで両方向にトンネルするため、双方向トンネルを生じる。つまり、印加電圧の極性に関係なく、上部電極から下部電極へ、下部電極から上部電極へとトンネルが生じる。このような極性対称ＡＭＮＲは、液晶ディスプレイ（ＬＣＤ）や、有機発光ダイオード（ＯＬＥＤ）ディスプレイ技術、電磁センサーアレイに改善された信号制御を提供しうる。
本開示は、アモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）を含むデバイスおよびシステムに向けられており、その形成方法を含むものである。
これらのＡＭＴＦＴは、フラットパネルディスプレイの画素のための制御トランジスタなど、ディスプレイ技術におけるトランジスタを置き換えうる薄くて高性能なデバイスである。これらのデバイスは、一般的なトランジスタ技術と比較してより小さな占有面積で済むという点で非常に効率的なものとしうるため、光が通過するための画素窓領域を５０％以上確保することができる。
種々の実施形態において、本開示のデバイスは、支持基板上のアモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）を含む。支持基板は、シリコンまたは半導体基板よりもコスト効率が高い非導電性基板とすることができる。たとえば、支持基板は、アルミニウムホウケイ酸ガラス、溶融シリカ、または他の適切な非導電性材料であってもよい。
基板が導電性である場合、基板の表面と基板上の最初の電子部品との間に絶縁体が形成されていてもよい。たとえば、シリコンや半導体の基板が使用される場合、非導電性を確保する目的で、基板の表面にシリコンを最初の電子部品から隔てる自然酸化物または他の絶縁体が形成される。
支持基板は、ガラス基板、シリコンまたは他の半導体基板、またはポリマー（たとえばゴムまたはプラスチック）を含む可撓性基板など、種々の材料の任意のものとすることができる。さまざまな実施形態において基板は可撓性である。そのようないくつかの実施形態では、トランジスタは全体がアモルファス材料（すなわちアモルファス金属ゲート、ソース、およびドレイン電極、アモルファス金属酸化物絶縁体、およびアモルファス金属酸化物半導体）で作られている。
実施形態では、本開示のトランジスタは、少なくとも１つのアモルファス金属層を含む。好適な任意のアモルファス金属を使用することができる。実施形態では、使用されるアモルファス金属は、Ｚｒ、Ｃｕ、Ｎｉ、Ａｌ、またはそれらの組み合わせを含む。たとえば、アモルファス金属層は、チタンとアルミニウムの合金であってもよい。いくつかの実施形態では、合金は、ＴｉＡｌ3、ＴｉＡｌ7、ＴｉＡｌ、またはそれらの組み合わせである。特定の実施形態では、合金はＴｉＡｌ3である。特定の実施形態では、合金はＴｉＡｌ3、すなわち原子の２５％がチタンで置換されたアルミニウムである。他の実施形態では、アモルファス金属層は、Ｃｕ、Ｚｒ、またはその両方（たとえば、ＣｕＺｒＢ）の合金である。
さまざまな実施形態では、アモルファス金属層が支持基板上に形成される。いくつかのそのような実施形態では、アモルファス金属層が形成される支持基板の表面は平らな表面である。この平らな表面は、アモルファス金属層の均質に滑らかな表面と相まって、アモルファス金属ゲート電極が均質に滑らかな表面を有することを可能にし、その結果、表面欠陥が減少する。これは、結晶性金属と比較してのことである。結晶性金属の表面不完全性は、電界の不均一性を引き起こし、これは、電子デバイスの故障につながる可能性がある。
いくつかの実施形態では、アモルファス金属層は、アモルファス金属ゲート構造体であるか、またはアモルファス金属ゲート構造をなすよう形成されている。したがって、実施形態では、本開示のＡＭＴＦＴがアモルファス金属ゲートとチャネル伝導部とを含んでいる。さまざまな実施形態では、チャネル伝導部は半導体材料である。いくつかの実施形態では、チャネル伝導部は酸化物である。特定の実施形態では、チャネル伝導部はＩｎＧａＺｎＯである。
実施形態では、ＡＭＴＦＴはソース電極およびドレイン電極をさらに含む。そのような電極は、当技術分野の当業者に理解されるように、結晶性、アモルファス、マルチマテリアルスタックなどとすることができる。ソース電極およびドレイン電極は、結晶性金属または他の適切な導体とすることができる。いくつかの実施形態では、材料は、金属（たとえば、Ａｌ、Ｍｏなど）または半導体材料（たとえば、ポリシリコン）とすることができる。いくつかの実施形態では、その材料は高導電性アルミニウムベースの材料とすることができる。これらの電極は、グラフェン層のような原子レベルの薄さをもつものであってもよい。実施形態では、ソース／ドレイン電極が同一の厚さおよび材料特性を有する。別の実施形態では、ソース電極は、ドレイン電極とは導電性材料が異なっている。この実施形態では、ソース／ドレイン電極は別々のステップで形成されるものであってもよい。ソース／ドレイン電極は、このトランジスタが組み込まれる製品に依存して、別の厚さ、別の材料特性、および別の寸法をもつことができる。
いくつかの実施形態では、アモルファス金属層は、ソースおよびドレイン電極であるか、ソースおよびドレイン電極をなすよう形成されている。したがって、実施形態では、本開示のＡＭＴＦＴは、アモルファス金属のソースおよびドレイン電極と、チャネル伝導部とを含む。したがって、実施形態では、本開示のＡＭＴＦＴは、アモルファス金属のゲート、ソース、およびドレイン電極を含む。
実施形態では、トランジスタは、第１トンネル絶縁体をさらに含む。その第１トンネル絶縁体は、一般に、非常に薄い層、たとえば、約２０ナノメートル（ｎｍ）以下である。
添付の図を参照して詳細な説明を説明する。図中の要素のサイズおよび相対的な位置は、必ずしも縮尺を保って描かれているわけではない。たとえば、様々な要素および角度の形状は縮尺を保って描かれておらず、これらの要素の一部は、図の読みやすさを向上させるために拡大して配置されている。当業者であれば理解されるように、特定の要素の形状は、特定の用途に適合するように変更（たとえば、丸みを帯びる、細くする、細長くする）されることができる。
図１Ａは、本開示の一実施形態によるアモルファス金属薄膜トランジスタ（ＡＭＴＦＴ）の断面図である。図１Ｂは、図１ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図２Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図２Ｂは、図２ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図３Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図３Ｂは、図３ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図４Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図４Ｂは、図４ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図５Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図５Ｂは、図５ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図６Ａは、本開示の別の実施形態によるＡＭＴＦＴの断面図である。図６Ｂは、図６ＡにおけるＡＭＴＦＴの特徴部の上面図である。 図７は、本開示に従って形成されたディスプレイを示す。 図８Ａは、本開示の実施形態に従ったインプレーンスイッチング画素の様子である。 図８Ｂおよび８Ｃは、本開示の実施形態に従ったインプレーンスイッチング画素の様子である。 図９は、本開示に従って形成された画素を有するスクリーンを有するデバイスと、画素の詳細な様子とを含む。 図１０は、本開示の一実施形態による共有選択ラインレイアウトの上面図である。 図１１は、ディスプレイ用アレイ内のトランジスタ構造体を示す図である。 図１２Ａは、本開示の一実施形態による、アモルファス金属非線形抵抗器（ＡＭＮＲ）に隣接して形成されたＡＭＴＦＴの断面図である。図１２Ｂは、図１２ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１３Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１３Ｂは、図１３ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１４Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１４Ｂは、図１４ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１５Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１５Ｂは、図１５ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１６Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１６Ｂは、図１６ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１７Ａは、本開示の一実施形態によるＡＭＮＲに隣接して形成されたＡＭＴＦＴの断面図である。図１７Ｂは、図１７ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１８Ａは、本開示の一実施形態によるＡＭＨＥＴに隣接して形成されたＡＭＴＦＴの断面図である。図１８Ｂは、図１８ＡのＡＭＴＦＴおよびＡＭＮＲの特徴部を示す上面図である。 図１８Ｃは、図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲの性能データを示す。 図１８Ｄは、図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲの性能データを示す。 図１９Ａは、リセット／セットフリップフロップの回路図の一例を示している。 図１９Ｂは、ＡＭＴＦＴを含むリセット／セットフリップフロップの各ノードの測定値を示している。 図１９Ｃに、真理値テーブルを示す。 図２０Ａは、例示的なＡＭＬＣＤまたはＥＰＤ回路の回路図を示している。 図２０Ｂは、ＥＰＤ回路のＡＭＬＣＤの例示的なマトリックスの上面図である。図２０Ｃは、図２０Ｂの長方形が示すアレイにおける単一画素の回路を示す。 図２１Ａは、例示的なＡＭＯＬＥＤ回路の回路図を示す。 図２１Ｂは、ＡＭＯＬＥＤ構造体の例示的なマトリックスの上面図を示す。図２１Ｃは、図２１Ｂの長方形が示すアレイにおける単一画素の回路を示す。 図２２は、６つのトランジスタと１つのコンデンサを含む第２の例示的なＡＭＯＬＥＤ回路を示している。 図２３は、５つのトランジスタと２つのコンデンサを含む第３の例示的なＡＭＯＬＥＤ回路を示す。 図２４Ａは、例示的なゲートドライバ回路のブロック図を示す。 図２４Ｂは、例示的なゲートドライバシフトレジスタ回路を示す。図２４Ｃは、ＡＭＴＦＴが使用される可能性のあるゲート・ドライバ・バッファ回路の例を示す。 図２４Ｃは、ＡＭＴＦＴが使用される可能性のあるゲート・ドライバ・バッファ回路の例を示す。 図２５は、カスコード増幅器回路の例示的な回路図を示す。 図２６Ａおよび２６Ｂは、変形されたフレキシブル基板において測定されうる角度の概略図を示す。
本開示の特定の実施形態が、例示の目的で記載されているが、本開示の精神および範囲から逸脱することなく、様々な修正がなされうることが理解されるであろう。
本明細書では、開示された主題の様々な側面の完全な理解を提供するために特定の詳細が記載されている。しかしながら、開示された主題はこれらの特定の詳細部分を除いたまま実施することができる。いくつかの例では、本明細書に開示された主題の実施形態を構成する半導体処理の周知の構造および方法は、本開示の他の側面の記述を不明確にすることを避けるために、その詳細までは記載されていない。
本明細書全体を通して「１つの実施形態」または「１つの実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造、または特徴が少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所において「一実施形態において」または「ある実施形態において」という表現が出現しても、必ずしもすべてが同じ態様を指すものではない。さらに、特定の特徴、構造、または特徴は、本開示の１つまたは複数の側面において、任意の適切な方法で組み合わせることができる。
本開示は、アモルファス金属薄膜を組み込んだトランジスタの様々な実装形態に向けられている。トンネル絶縁層と組み合わせて使用されるアモルファス金属薄膜は、標準的なシリコンベースのトランジスタの複雑さなしに、トランジスタの機能を実行する。このようなアモルファス金属トランジスタは、数多くの支持基板上に形成することができ、トランジスタすなわち能動回路を組み込むことができる材料および製品の種類に関して設計者が柔軟に対処可能になる。これらのアモルファス金属トランジスタは、回路に損傷を与えることなく曲げて形状を変化させることができるので、可撓性基板上に形成することができる。これらの可撓性基板は、ポリマー、ガラス、または他の材料であってもよい。
私たちの生活の多くの側面が、ますます小型化された電子デバイスを利用することによる恩恵に浴している。電子デバイスとは、たとえば、テレビ、携帯電話、スマートフォン、タブレットコンピュータなどのモバイル電子機器、スマートウオッチや歩数計などのウエアラブル電子機器などである。半導体基板上に作られたトランジスタは、回路を形成するための材料（シリコンなどの半導体ウェハ）の制限を受けている。フレキシブルなトランジスタを使用すると、電子デバイスの潜在的な用途をさらに拡大し改善することができる。例示すれば、軽量で高速なディスプレイ、ウエアラブルディスプレイ、モバイルまたは移動容易なディスプレイ、インターネットオブシングスアプリケーションに統合されたり、医療デバイスに統合されたりしたものである。
これらのトランジスタ構造体は、最終用途に応じて高性能なアナログデバイスやデジタルデバイスを形成するために使用することができる。さらに、これらのトランジスタ構造体は、半導体材料を使用しないので、非半導体ベースのトランジスタには無数の用途が開かれる。本開示に記載されるように、半導体材料を利用できるが、トランジスタ構造体それ自体は、シリコンウェハーをドーピングすることに基づいておらず、代わりに、数多くの支持基板上にアモルファス金属薄膜を形成することを組み込んでいる。
図１Ａは、支持基板１０２上に形成されたＡＭＴＦＴ構造体１００の断面図を有するＡＭＴＦＴの第１実施形態である。図１Ｂは、図１ＡのＡＭＴＦＴ構造体１００の上面図である。構造体１００は、支持基板１０２上に形成されたアモルファス金属ゲート電極１０４と、アモルファス金属ゲート電極１０４上に形成された第１トンネル絶縁体１０６とを含む。ソース／ドレイン電極１０８、１１０（たとえば、結晶性金属、アモルファス金属、マルチマテリアルスタックなど）は、第１トンネル絶縁体１０６上にある。ソース／ドレイン電極１０８、１１０は、少なくとも第１距離１０５分、アモルファス金属ゲート電極１０４と重なりをもっている。チャネル伝導部１１２（半導体であってもよい）は、ソース／ドレイン電極１０８、１１０に少なくとも第２距離１０７分、重なりをもっている。第２絶縁体１１４は、任意選択としてチャネル伝導部１１２上に配置される。
基板１０２は、導電性材料、半導電性材料、または非導電性材料などの様々な材料とすることができる。トランジスタ構造体が非伝統的な材料を有する結果、基板は非伝統的な特性を有することができる。たとえば、基板は、その静止した形状に戻ることができるように変形可能であったり、曲げ可能であったりすることができる。トランジスタ構造体はまた、湾曲したまたは曲げられた構成で動作することができる。
いくつかの実施形態では、基板は、ガラス、ポリマー、プラスチック、または他の材料である。他の実施形態では、基板はゴムである。本明細書で使用されるように、「ゴム」には、ポリイソプレンの形態と同様に、イソプレンのポリマーを含む。いくつかのそのような実施形態では、基板はプラスチックである。任意の適切なプラスチックを使用することができる。いくつかの実施形態では、プラスチックは、アリールアミド、アクリルアミド、ポリベンズイミダゾール（ＰＢＩ）、ポリエーテルイミド、ポリエーテルケトンケトン（ＰＥＫＫ）、ポリエーテルエーテルエーテルケトン（ＰＥＥＫ）、ポリアミド、ポリイミド、ポリアミドイミド、ポリスチレン（ＰＳ）、ポリフェニレンオキサイド（ＰＰＯ）、ポリフタルアミド（ＰＰＡ）、ポリビニルアルコール（ＰＶＡ）、アクリロニトリルブタジエンスチレン（ＡＢＳ）、ポリカーボネート（ＰＣ）、熱硬化性樹脂、ＰＢＩ－ＰＥＥＫ、尿素、エポキシ、ポリウレタン、またはそれらの任意の組み合わせである。いくつかの実施形態では、プラスチックはポリエチレンである。特定の実施形態では、プラスチックは高密度ポリエチレンである。
さらなる実施形態では、可撓性基板は、少なくとも約５度の中心角を有する曲線を形成するように変形（たとえば、弓なりに反らす、ロール状にするなど）することができる。いくつかの実施形態では、可撓性基板は、少なくとも約１０度の中心角を有する曲線を形成するように変形させることができる（たとえば、弓なりに反らす、ロール状にする）。特に指定しない限り、中心角は、曲線の頂点に関連して、曲線について測定される。基板が１つ以上の位置で変形する実施形態では、図２６Ｂに示されるように、対応する数の曲線を測定することができ、これは、それぞれ角度Ａおよび角度Ｂに対応する第１曲線２６０４および第２の曲線２６０２を含む。いくつかの実施形態では、可撓性基板は、第１曲線および第２の曲線のそれぞれにおいて少なくとも約１０度の中心角を有する曲線を形成するように変形（たとえば、弓なりに反らす、ロール状にする）させることができる。別の言い方をすれば、基板は、最終用途に適した形状に曲げるか、輪郭を描かせるか、または他の方法で動かすことができる。この可撓性基板上に形成されたトランジスタ構造体は、曲がった形状または輪郭をもつ形状で使用することができる。また、このようなトランジスタは、最終用途が非可撓性基板に適している場合には、剛性基板上に形成することができることも想定されている。
実施形態では、可撓性基板を平面構成としながらＡＭＴＦＴが形成される。いくつかのそのような実施形態では、可撓性基板は、その後、ＡＭＴＦＴ構造体を損傷することなく、変形させる（たとえば、曲げる、ロール状にする、弓なりに反らす）ことができる。
支持基板の材料は、トランジスタ構造体の最終用途および製造される最終デバイスに基づいて、製造業者によって選択することができる。たとえば、トランジスタ構造体がアレイにして組み込まれている場合、アレイは液晶ディスプレイ内に実装することができる。他の最終用途には、ウエアラブルエレクトロニクスが含まれる。支持基板は、透明であってもよいし、いくつかの反射型ディスプレイで使用されうるもののように非透明であってもよい。
非導電性のフレキシブル支持基板上で製造することにより、製造コストを大幅に削減することができる。そのような基板は、ロール・ツー・ロールでのトランジスタ製造を可能にすることができる。このような製造方法の変更は、電子機器のサプライチェーンを再定義することができる。
基板上にアモルファス金属層が形成される。アモルファス金属層の過剰部分を除去することにより、アモルファス金属ゲート電極１０４が形成される。アモルファス金属層の形成は、スパッタリング、溶液堆積、電子ビーム蒸着などの任意の成膜技術を含んでもよい。たとえば、Ｚｒ、Ｃｕ、Ｎｉ、Ａｌの元素または混合組成の金属ターゲットを用いたマルチソースＲＦ（またはＤＣ）マグネトロンスパッタリングを採用してもよい。スパッタ蒸着は、分子線エピタキシー（ＭＢＥ）または金属－有機化学気相成長（ＭＯＣＶＤ）のような高度なエピタキシャル技術を用いて堆積された同様の平滑な半導体よりも明確な製造上の利点を提供する。
上述したように、アモルファス金属層の一部は、マスク、フォトリソグラフィー、および他の技術を用いて、エッチングされるか、または他の方法で除去される。他の実施形態では、アモルファス金属層は、用途に適した形状で堆積されるものであってもよい。アモルファス金属層は、スパッタリングによって室温で堆積することができ、その後の加熱を伴う工程においてアモルファスおよび平滑な特性を維持することができる。形成方法および使用方法におけるアモルファス金属層の適応性および柔軟性は、可能な用途を際限なく広げるものである。
可撓性基板上にアモルファス金属ゲートを有する実施形態では、フレキシブル基板は、平面または静止位置にある基板１０２によって形成された平面２６０１から少なくとも約±５度の角度に変形（たとえば、曲げ）されることが想定されている。別段の指定がない限り、度数での測定の観点から記載されたすべての角度は、平面２６０１から測定される（図２６Ａの破線で示されている）。
第１トンネル絶縁体１０６は、アモルファス金属ゲート電極１０４上にある。いくつかの実施形態では、第１トンネル絶縁体１０６層のうちソース／ドレイン電極１０８、１１０とアモルファス金属ゲート電極１０４との間にある部分は、他の部分よりも薄くてもよい。
第１トンネル絶縁体１０６は、コンフォーマル（形状適合）層として形成され、これは、ブランケット堆積によって行われてもよい。これは、最も単純で最もコスト効率の良い製造オプションであるが、第１トンネル絶縁体１０６は、トランジスタ構造体の最終用途に適したものとしてパターニングされるものであってもよい。
トンネル絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物（たとえば、酸化アルミニウム）などを含む任意の適切な絶縁体とすることができる。実施形態では、第１トンネル絶縁体は、非常に薄い層で形成することができる金属酸化物（たとえば、Ａｌ2Ｏ3）または金属窒化物である。第１トンネル絶縁体は、トンネルおよびホットエレクトロンの生成を可能にするように十分に薄い。いくつかの実施形態では、ソース／ドレイン電極とアモルファス金属ゲート電極との間の第１トンネル絶縁体層の部分が他の部分よりも薄くてもよい。特定の実施形態では、第１トンネル絶縁体は、原子層堆積法によって堆積された１０ｎｍ以下の酸化アルミニウム層である。
さまざまな実施形態では、本開示のＡＭＴＦＴは、第２絶縁体を含む。第２絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物などを含む、任意の適切な絶縁体とすることができる。
その後、ソース／ドレイン電極１０８、１１０が第１トンネル絶縁体１０６上に形成される。ソース／ドレイン電極の各々は、少なくとも距離１０５分、アモルファス金属ゲート電極１０４と重なりをもっている。図１Ａおよび１Ｂは、アモルファス金属ゲート電極に対するソース／ドレイン電極の一つの構成を示す。他の構成および向きも可能である。電子移動を実現するために、電極は、ある程度分、アモルファス金属ゲート電極と重なりをもっている。
一実施形態では、ソース電極はドレイン電極と同時に形成される。これは、ブランケット堆積とその後のエッチングステップによって行うことができる。このように、ソース／ドレイン電極は、同じ厚さおよび材料特性を有する。代替的な実施形態では、ソース電極はドレイン電極とは導電性材料が異なっており、別のステップで形成される。ソース／ドレイン電極は、このトランジスタが組み込まれる製品に依存して別の厚さ、別の材料特性、および別の寸法を有することができる。
ソース／ドレイン電極１０８、１１０上のチャネル伝導部１１２。チャネル伝導部１１２は、距離１０７分、ソース／ドレイン電極１０８、１１０に重なりをもっている。図１Ａおよび図１Ｂは、ソース／ドレイン電極１０８、１１０および第１トンネル絶縁体１０６に対するチャネル伝導部１１２の構成の一実施形態を示す。他の構成および向きも可能である。
本開示の方法のいくつかの実施形態は、ソース／ドレイン電極１０８、１１０上にて第２絶縁体１１４を形成することを含む。第２絶縁体１１４は、露出したすべての表面を覆い、理想的にはコンフォーマルである。この層は、トランジスタ構造体の保護層であってもよい。他の構造がトランジスタ上に形成することができるものの、これらが単一デバイス層構造体であるいつかの実施形態もある。他の変形例では、電気的接続がなされうるソース／ドレイン電極１０８、１１０の表面を露出するために第２絶縁体１１４に開口部を形成することができる。単一デバイス層の実装形態では、ゲート、ソース、およびドレインへの電気的接続は、端部１０９、１１１、および１１３から並べて行われる。
本実施形態で使用される超平滑なアモルファス金属ゲート電極は、ゲートに粗い結晶性金属電極を使用する従来の薄膜トランジスタと比較して、ＡＭＴＦＴゲート絶縁体を横断しての良好な電界制御を提供する。
ＡＭＴＦＴの別の実施形態が、支持基板２０２上に形成されたＡＭＴＦＴ構造体２００の断面図である図２Ａに示されている。図２Ｂは、図２ＡのＡＭＴＦＴ構造体２００の上面図である。構造体２００は、支持基板２０２上に形成されたアモルファス金属ゲート電極２０４と、アモルファス金属ゲート電極２０４上に形成された第１トンネル絶縁体２０６とを含む。チャネル伝導部２１２は、第１トンネル絶縁体２０６上にある。ソース／ドレイン電極２０８、２１０は、部分的にはチャネル伝導部２１２上に、部分的には第１トンネル絶縁体２０６の表面上に配置されている。ソース／ドレイン電極２０８、２１０はアモルファス金属ゲート電極２０４と重なりをもっている。任意選択として第２絶縁体２１４がソース／ドレイン電極２０８、２１０の上に堆積される。
図２Ａおよび図２Ｂでは、ゲート電極２０４がトンネル絶縁体２０６によってチャネル伝導部２１２から隔てられている。ソース／ドレイン電極２０８／２１０は、トンネル絶縁体２０６によってチャネル伝導部から隔てられている。ゲート２０４、チャネル伝導部２１２、およびソース／ドレイン電極２０８がなす重なり領域２１９がある。ソース／ドレイン電極２０８／２１０は、チャネル伝導部２１２と直接接触して形成されるものであってもよい。この重なり領域２１９は、トンネル酸化物を通る動作中に電子が流れる場所である。
ＡＭＴＦＴのさらなる実施形態が、ＡＭＴＦＴ構造体３００の断面図である図３Ａと、支持基板３０２上に形成された図３ＡのＡＭＴＦＴ構造体３００の上面図である図３Ｂとに示されている。これは、以下に説明する他の積層体と比較して、ゲートが基板に最も近いので、ゲート・ファーストのデバイス（ｇａｔｅ ｆｉｒｓｔ ｄｅｖｉｃｅ）である。構造体３００は、支持基板３０２上に形成された第１アモルファス金属ゲート電極３０４と、第１アモルファス金属ゲート電極３０４上に形成された第１トンネル絶縁体３０６とを含む。第１トンネル絶縁体３０６上には、チャネル伝導部３１２が形成されている。ソース／ドレイン電極３０８、３１０は、チャネル伝導部３１２と第１アモルファス金属ゲート電極３０４とに重なりをもっている。ゲート、チャネル、ソース／ドレイン電極のなす重なり領域３０１は、電子の移動のための経路を提供する。
本明細書に記載されているすべてのチャネル伝導部は、最終用途に有益となる標準的な半導体処理技術を用いて、半導体材料で形成することができることに留意されたい。他の導電性材料をチャネルとして使用してもよい。本開示のソース／ドレイン電極はまた、様々な材料であってもよい。いくつかの実施形態では、ソース／ドレイン電極が結晶性材料であってもよい。他の実施形態では、ソース／ドレイン電極がアモルファス金属などのアモルファス材料であってもよい。さらに他の実施形態では、ソース／ドレイン電極が金属層のスタックのような材料の多層スタックであってもよい。
いくつかの実施形態では、ソース／ドレイン電極３０８、３１０と第１アモルファス金属ゲート電極３０４との間の第１トンネル絶縁体層３０６の部分が他の部分よりも薄くてもよい。たとえば、領域３０１において第１トンネル絶縁層３０６を薄くして、ソース／ドレイン電極３０８、３１０と第１アモルファス金属ゲート電極３０４との間の距離を短くしてもよい。この構成では、絶縁層はくぼみを有し、チャネル伝導部３１２はこれらのくぼみ内に形成される。トンネル絶縁体のこれらのくぼみは、本明細書に記載された実施形態のいずれにも適用することができる。
第２絶縁体３１４は、ソース／ドレイン電極３０８、３１０の上に堆積される。第２のゲート電極３１６が第２絶縁体３１４上に堆積される。第２ゲート電極３１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。第２ゲート電極３１６は、アモルファス金属のゲート電極３０４およびチャネル伝導部３１２と実質的に整列している。第２のゲート電極３１６は、少なくとも領域３０１にわたって延びている。第２ゲート電極３１６は、他の実施形態に組み込まれてもよい。本実施形態では、第２ゲート電極３１６が端部３０３、３０５を越えて延びている。いくつかの実施形態では、第２ゲート３１６が第１ゲートの端部３０３とチャネル伝導部３１２の端部３０７との間に配置された端部３１１、３１３を有する。実施形態では、第２のゲート電極がデバイスの性能を向上させる。
ＡＭＴＦＴのさらに別の実施形態が、ゲート・ラスト（ｇａｔｅ ｌａｓｔ）形成方法におけるＡＭＴＦＴ構造体４００の断面図である図４Ａに示されている。図４Ｂは、図４ＡのＡＭＴＦＴ構造体４００の上面図である。構造体４００は、支持基板４０２上に第１絶縁体４１４を含む。これは、基板全体を被覆するためのブランケット堆積によって形成することができ、トランジスタを形成するために処理される基板の表面を被覆するブランケット堆積によって形成することもできる。チャネル伝導部４１２は、第１絶縁体４１４上に形成される。さまざまな層の側壁が傾斜した構成で図示されていることに留意されたい。これらの側壁は、第１絶縁体の表面４１１に対して垂直に近い、より垂直な方向を向いていてもよい。側壁は、絶縁体の表面に対して横方向である。各実施形態の各層の側壁は、図示されたものとは角度が別であってもよい。
ソース／ドレイン電極４０８、４１０は、チャネル伝導部４１２と重なりをもっている。好ましい実施形態では、ソース／ドレイン電極がアモルファス金属である。ソース／ドレイン電極４０８、４１０上には、トンネル絶縁体である第２絶縁体４０６が形成されている。第２絶縁体は、ソース／ドレイン電極のアモルファス金属と直接接触している。第２トンネル絶縁体４０６上には、ゲート電極４１６が形成されている。ゲート電極４１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。実施形態では、ゲート電極４１６がチャネル伝導部４１２と実質的に整列している。実施形態では、ゲート電極４１６がソース／ドレイン電極４０８、４１０の間に整列している。活性領域である重なり領域４１３は、少なくとも、ゲート電極４１６の端部４１７とソース／ドレイン電極４０８の端部４１９との間にある。
ゲート４１６は、図４Ａの実施形態では基板から最も遠くにある。トンネル絶縁体４０６は、ゲートとソース／ドレイン電極４０８／４１０との間にある。チャネルは、ソース／ドレイン電極４０８／４１０によってゲートから隔てられている。
ＡＭＴＦＴの別の実施形態が、ＡＭＴＦＴ構造体５００の断面図である図５Ａと、支持基板５０２上に形成された図５ＡのＡＭＴＦＴ構造体５００の上面図である図５Ｂとに示されている。これはゲート・ラスト構成である。構造体５００は、支持基板５０２上に形成された第１絶縁体５１４を含む。アモルファス金属で形成されたソース／ドレイン電極５０８、５１０が第１絶縁体５１４上に形成される。チャネル伝導部５１２が領域５１３においてソース／ドレイン電極５０８、５１０と重なりをもっている。チャネル伝導部は、ソース／ドレイン電極と直接接触しており、これは、蒸着中に露出したすべての場所に重なって覆うコンフォーマル層であってもよい。
第２トンネル絶縁体５０６は、チャネル伝導部５１２上、およびソース／ドレイン電極５０８、５１０上に形成される。ゲート電極５１６が第２トンネル絶縁体５０６の上に堆積される。ゲート電極５１６は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。トンネル絶縁体は、この実施形態ではソース／ドレイン電極であるアモルファス金属と直接接触しているときに良好に機能する。実施形態では、ゲート電極５１６が重なり領域５１７を有し、チャネル伝導部５１２と実質的に整列している。実施形態では、ゲート電極５１６がソース／ドレイン電極５０８、５１０の間に整列しており、ソース／ドレイン電極とある程度重なりをもっている。
図示された実施形態のそれぞれについて、上面図により、最終製品の他の構成要素に結合される様々な構成要素の端部が示される。これらのカップリングは、ビア、他のオーバーラップ層、またはこれらのトランジスタ構造体へ電気信号を伝えられるようになる他の接続技術を介して行うことができる。ＡＭＴＦＴのさらなる実施形態が、ＡＭＴＦＴ構造体６００の断面図である図６Ａと、支持基板６０２上に形成された図６ＡのＡＭＴＦＴ構造体６００の上面図である図６Ｂとに示されている。構造体６００は、支持基板６０２上に形成されたアモルファス金属ゲート電極６０４と、アモルファス金属ゲート電極６０４上に形成された第１トンネル絶縁体６０６とを含んでいる。第１トンネル絶縁体６０６上には、チャネル伝導部６１２が形成されている。チャネル伝導部６１２上には、第２トンネル絶縁膜６１８が堆積されている。チャネル伝導部６１２およびゲート電極６０４は、領域６１１において重なりをもっている。
実施形態では、第２トンネル絶縁体６１８がアモルファス金属ゲート電極６０４の中間領域と実質的に整列し完全に重なりをもっている。第２ゲート電極６１６は、第２のトンネル絶縁体６１８上にある。実施形態では、第２のゲート電極６１６が、それぞれの中間領域が整列するようにアモルファス金属ゲート電極６０４と実質的に整列している。領域６１３は、第１ゲートと第２のゲートとの重なり領域に対応する。第２ゲート電極６１６は、結晶性金属、アモルファス金属などの金属であってもよいし、マルチマテリアルスタックであってもよい。
第２誘電体層６１８は、第２ゲート電極６１６の寸法に対応するようにパターニングされ除去されるか、または他の方法で形成される。第３絶縁体６１４は、第２ゲート電極６１６上にある。実施形態では、第３絶縁体層６１４は、チャネル伝導部６１２が位置６１５、６１７で露出するように不連続である。これらの位置または開口部がソース／ドレイン電極６０８、６１０によるチャネル伝導部６１２への直接結合を可能にする。ソース／ドレイン電極６０８、６１０は、第３絶縁体層６１４の上に形成されチャネル伝導部６１２と重なりをもっている。いくつかの実施形態では、第２ゲート電極とソース／ドレイン電極６０８、６１０は、第３絶縁体層の後に形成されるよう同時に形成してもよい。
図７は、本開示のＡＭＴＦＴを含んでもよいディスプレイ７００を示す。ディスプレイ７００は、複数の画素７０４を含む表示領域７０２を含む。このディスプレイは、フレキシブル基板または剛体基板７０６上にあってもよい。いくつかの実施形態では、基板はガラスである。このディスプレイは、ビデオ、テレビ、または他のデジタルメディアなどの画像を形成するフラットパネルディスプレイであってもよい。
フラットパネルディスプレイの各画素は、ＡＭＴＦＴまたはアモルファス金属非線形抵抗器（ＡＭＮＲ）などの薄膜トランジスタ、またはその両方の組み合わせによって制御される。これらの画素は２つの信号を受信し、一方の信号はスイッチ、すなわちＡＭＴＦＴまたはＡＭＮＲを作動させ、他方の信号はスイッチが活性化されている間に明るさを設定する。セレクトドライバ７０８は、画素に結合され、スイッチを作動させる。これらのセレクトドライバは、ゲートドライバと呼ばれることがある。表示領域の左側にセレクトドライバが図示されている。
データドライバ７１０は、画素の明るさを制御する。既知のシステムでは、データドライバおよび選択ドライバは、かさばる個別にパッケージ化されたチップである。これらのチップ群は、基板７０６のエッジ上で相当程度の面積を占める。これらはまた、ディスプレイ製造業者がこれらのチップを他のシリコンチップ製造業者から購入することが多いため、コストを押し上げる。本開示のＡＭＴＦＴを用いて作られた本開示のセレクトドライバは、同じくＡＭＴＦＴまたはＡＭＮＲから形成された画素と同じプロセスステップの間に形成される。これにより、ディスプレイディスプレイのベゼルが大幅に低減される。表示領域７０２の端部からガラスの端部までの距離７１２は、現在の表示技術と比較して大幅に減少させることができる。この領域は、現在、基板および画素に半田付けされるか、またはそうでなければ結合された複数の集積回路を収容しなければならない。いくつかの実施形態では、所望であれば、画素はＡＭＮＲで排他的に形成することができることに留意されたい。また、画素は、ＡＭＴＦＴだけを用いて形成することができることが想定される。
ＡＭＴＦＴは、セレクトドライバをディスプレイディスプレイガラス上に直接形成することを可能にする。これにより、表示領域の周囲のガラスのベゼルを薄くすることができ、別個の集積回路を排除することができる。さまざまな実施形態では、表示領域の副画素は、アモルファス金属薄膜非線形抵抗器（ＡＭＮＲ）デバイスによって制御される。さまざまな実施形態では、表示領域内の副画素が、アモルファスホットエレクトロントランジスタ（ＡＭＨＥＴ）によって制御される。さまざまな実施形態では、表示領域の副画素がＡＭＴＦＴデバイスによって制御される。
いくつかの実施形態では、セレクトドライバおよびデータドライバの両方が、ＡＭＮＲ、ＡＭＴＦＴ、およびＡＭＨＥＴを使用して、画素の製造中にガラス上に直接形成される。上述したように、アモルファス金属は非常に滑らかな表面を提供する。これらの滑らかな表面は、トンネル絶縁体のようなゲート絶縁体を横断する電界制御に影響を与える。さらに、本開示のトランジスタは、アモルファス材料から形成することができ、すなわち、ゲートおよびソース／ドレイン電極がアモルファス金属であり、絶縁体がアモルファス金属酸化物であり、チャネルがアモルファス金属酸化物半導体とすることができる。これらのすべてのアモルファストランジスタおよび他の回路は、機械的な柔軟性を提供する。
図８Ａ、８Ｂ、および８Ｃは、ＡＭＮＲデバイスを含む画素８００の上面図および断面図である。これらのデバイスは、インプレーンスイッチング（ＩＰＳ）に使用することができる。本開示で使用されるように、画素は、画素または副画素を指すことができる。画素および副画素を制御および駆動するために使用されるセレクトドライバまたは他のトランジスタは、本開示のＡＭＴＦＴとして形成することができる。以下に説明するように、ＡＭＴＦＴは、様々な画素を制御および駆動するためにＡＭＮＲデバイスに結合することができる。
図８Ａは、複数のＡＭＮＲデバイス８０２を含む画素８００の上面図であり、図８Ｂは、線Ａ－Ａを通る画素８００の断面図である。図８Ｃは、線Ｂ－Ｂを通る画素８００の断面図である。画素８００は、透明であるか、または他の方法で光源からの光を透過することができる基板８０２上に形成されており、この基板は、本開示で議論される基板のいずれか１つとすることができる。第１の複数の相互接続部８０４ａ～８０４ｆが基板８０２上に形成されており、本実施形態では、第１の複数の相互接続部８０４ａ～８０４ｆは、すべてアモルファス金属薄膜で形成されている。
第１トンネル絶縁体８１０は、第１の複数の相互接続部の上に形成される。第２の複数の相互接続部８１４ａ～８１４ｈは、第１トンネル絶縁体８１０上に形成される。セレクトライン８１６、８１８は、第２の複数の相互接続部８１４ａ～８１４ｈと同時に形成することができる。
第２の複数の相互接続部８１４ａ～８１４ｈの上に第２絶縁体８２２が形成される。第２絶縁体は、第１トンネル絶縁体とは材料が異なっていてもよい。複数のインプレーン電極８２６ａ、８２６ｂが第２絶縁体上に形成されている。上部ガラス層８２８は、液晶層８３０の上に配置されている。また、電極８２６ａはデータ線である。このインプレーンスイッチング構成では、データ線がトップガラス層８２８上とは対照的に、基板上に形成される。電極８２６ａ、８２６ｂは、くし歯状に形成されている。くし歯の数は、この画素の用途が規定するように、より少ない数であってもよいし、より多い数であってもよい。
図９は、本開示に従って形成された画素９０４の配列９０２を有するスクリーン９０１を備えるデバイス９００を含む。このデバイスは、テレビ、コンピュータ、携帯電話、タブレット、または図７のディスプレイのような画素を含む他のデバイスなどのディスプレイを含む任意の電子デバイスであってもよい。
各画素９０４は、赤副画素９０６、緑副画素９０８、および青副画素９１０を含む。いくつかの実施形態では、白副画素９１２を含む。副画素は、垂直アライメント構成を有するように例示されているが、副画素が少なくとも１つの活性領域を有する複数のＡＭＮＲデバイスを用いて形成されるような任意の構成が想定される。図示された構成は、各ＡＭＮＲデバイスが６つの活性領域を含む各色の２つのＡＭＮＲデバイスを含む。セレクトライン９１４および９１６は、隣接する画素および副画素にわたり共有される。上部電極または第２電極９１８、９２０、９２２、９２４は、他の隣接する画素に列状に結合されている。
本開示の一実施形態に従った垂直アライメント（ＶＡ）画素９０６、９０８、９１０、９１２は、６つの活性領域を有する第１ＡＭＮＲデバイス９２６と、６つの活性領域を有する第２ＡＭＮＲデバイス９２８とを含む。他の実施形態では、第１ＡＭＮＲデバイスは、第２ＡＭＮＲデバイスと比較して、活性領域の数が異なっていてもよい。画素は、１つのＡＭＮＲデバイス当たり２つの活性領域だけで形成するものであってもよい。たとえば、第１相互接続部のうちの２つだけが形成されている場合、画素は、電極の延長線が相互接続部に重なりをもつような相互接続部を含むことができる。
第１相互接続部は、第１ガラス層上に形成される。これらの第１相互接続部は、アモルファス金属薄膜であり、これは極めて平坦で平滑な材料であり、製造工程を簡素化する。次に、第１相互接続部上にトンネル絶縁体が形成される。
第２相互接続部は、トンネル絶縁体上に形成される。追加の信号線は、第２相互接続部と同時に形成することもできる。また、第２相互接続部と同時に第１電極が形成することもできる。第１電極と第２相互接続部との上には、液晶層または他の表示材料層が形成される。
第２電極は、第２ガラス層上に形成されている。本実施形態では、第１電極および第２電極は千鳥状に配置されているが、上から見て、第２電極が第１電極の少なくとも中央部を遮へいするように、電極は互いに整列していてもよい。この実施形態では、第１および第２電極は、一般的に正方形の形状である。しかしながら、他の形状が想定される。これらの電極は、くし歯状であってもよい。
別の言い方をすれば、画素は、第１ガラス層（基板）と、第１ガラス層上の第１および第２アモルファス金属薄膜相互接続部（インターコネクト）と、第１ガラス層上の第１電極（電極）と、ここで第１電極が第１および第２アモルファス金属薄膜相互接続部の間に結合されており、第２電極（電極９１８）と、第２ガラス層と、第２ガラス層上の第２の電極と、を含むことができる。異なる数の相互接続部を組み合わせることによって、画素の要求が変化するのに応じ、相互接続部の組み合わせおよび活性領域の数がさまざまなものとなるよう設計を変更することができる。
垂直配向とＡＭＮＲ素子あたり２つの活性領域とを有するような画素を構築するプロセスは、半導体を必要としない単純なプロセスである。画素がディスプレイディスプレイに使用される場合、この画素を構築するプロセスは、バックプレーンを構築することと呼ばれる。このバックプレーンは、第１ガラス層上にアモルファス金属薄膜相互接続部を堆積してパターニングすることを含む。次に、トンネル絶縁体が堆積される。次に、第１電極が堆積され、パターニングされる。第２電極は、堆積およびパターニングにより第２ガラス層上に形成される。第２ガラス層は、カラーフィルターガラスであってもよい。この第２電極は、酸化インジウムスズであってもよい。
画素のためのセレクトラインが第１電極と同時に形成されていてもよい。代替的な実施形態では、セレクトラインが最初に形成され、その後、第１電極が形成され、セレクトラインに結合される。図９のセレクトラインは、ライン９１６および９１４であり、第２相互接続を含んでもよい。セレクトラインは、以下でより詳細に説明するビアを介して第１電極に結合することもできる。
第２の電極が非透過性導体である場合、４つのマスクステップがプロセスで使用され、それぞれが２つの活性領域を有する２つのＡＭＮＲデバイスを有する画素を形成する。画素窓材料は、透明な導電性酸化物から形成されなければならない。このプロセスは、アモルファス金属薄膜を堆積し、パターニングして、距離を隔てた第１相互接続部および第２相互接続部を形成することを含む。これが第１マスクステップである。このプロセスは、トンネル絶縁体を形成し、次いで上のセレクトラインを堆積してパターニングし、第１および第２相互接続部に重なり合わせる工程を含む。これが第２マスクステップである。セレクトラインの上に絶縁体が形成される。ビアはセレクトラインのうちの１つへのアクセスを提供するために、絶縁体を介して形成される。次に、第１電極が、導電性材料を堆積してパターニングすることにより形成され、ビアを介してセレクトラインのうちの１つに結合される。これが第３マスクステップである。第２電極が導電性酸化物を用いて第２ガラス層上に形成される。これが第４マスクステップである。液晶層は、第１電極と第２電極との間に配置される。あるいは、マスクステップの数を少なくするために、ツートーンマスクを用いてもよい。このツートーンマスクは、セレクトラインと第１電極を形成する際に使用してもよい。
ＡＭＮＲ素子は２回のマスクステップだけで完全に形成することができる。ＡＭＴＦＴを画素内にまたは制御回路として形成する場合、他のアモルファス回路のために他の層が組み込まれるので、２回以上のマスキングステップがあってもよい。
これらのアモルファス金属薄膜材料は、非常に滑らかであり、後続のステップにて下地となる堅固な表面を実現することから、製造プロセスを開始するのに優れた材料である。これらのアモルファス金属薄膜は、しばしば、最初に形成された層である。しかしながら、本開示でさらに説明するように、他の構成が想定されている。
基板の上面から第２のレベルの相互接続部の上面までのＡＭＮＲデバイスの合計の高さは約２００ナノメートルである。これらは、非常に薄く高性能なデバイスである。ＡＭＴＦＴの総高さは、２５０ナノメートルから４００ナノメートルの範囲であってもよい。
２つの活性領域だけを有するＡＭＮＲデバイスは、５ボルト前後の閾値電圧を達成することができ、１２の活性領域を有するデバイスは、各デバイスがトンネル絶縁体の厚さが類似または同一である３０ボルト前後の閾値電圧を達成することができる。
活性領域の数が異なる２つのＡＭＮＲデバイス間のしきい値電圧の関係は、次のとおりである。
Figure 2024096707000039
ここで、ＡＭＮＲ－Ｘ＃１は第１ＡＭＮＲデバイスであり、ＡＭＮＲ－Ｘ＃２は第２ＡＭＮＲデバイスであり、ｎは活性領域の数である。
活性領域の数が異なる２つのＡＭＮＲデバイス間の静電容量関係は次のようになる。
Figure 2024096707000040
ＡＭＮＲ－Ｘ＃１が第１ＡＭＮＲデバイス、ＡＭＮＲ－Ｘ＃２が第２のＡＭＮＲデバイスで、ｎは活性領域の数である。
図１０は、本開示の一実施形態に従った共有セレクトラインレイアウトを有する複数の副画素の上面図である。第１副画素１０００は、第２副画素１００２と第３副画素１００４との間に配置される。各副画素は、２つのセレクトラインを有する。第１副画素１０００は、第２副画素１００２と共有される第１選択線１００６と、第３副画素１００４と共有される第２選択線１００８とを有する。非シリコンベースの基板上で高性能を実現するために開発されたディスプレイまたは他の電子デバイス上にてこれらの画素にＡＭＴＦＴ回路を組み込むことができる。
図１１は、図７に示されたディスプレイ領域などのディスプレイで使用されうるトランジスタ構造体の例示的なアレイである。アレイは、ディスプレイに組み込まれてもよいし、Ｘ線検出器などのセンサと一体化してもよい。アレイ１１００は、複数の行１１０４および複数の列１１０２を含む。各行は、アレイ１１００のＡＭＨＥＴ１１０１にベース信号を伝導することができる。各列は、ＡＭＨＥＴ１１０１にエミッタ信号を伝導することができる。ＡＭＨＥＴ１１０１は、アモルファス金属層１１０６を含む。エミッタ電極１１１０はアモルファス金属層１１０６に重なりをもっていて行１１０２に結合する。ベース電極１１０８は、アモルファス金属層１１０８と重なりをもっていて列１１０４と結合する。アモルファス金属層１１０６とベース電極１１０８とにコレクタ電極と接点１１１４とが重なりをもっている。コレクタ電極１１１４は、他の画素またはセル制御素子に結合される。コレクタ電極１１１４は、コンデンサまたは他のトランジスタに結合しなくてもかまわない。さまざまな実施形態では、コンデンサは、１つ以上のアモルファス金属層を含む。いくつかのそのような実施形態では、コンデンサ内のアモルファス金属は、ＡＭＴＦＴで使用されるのと同じアモルファス金属である。
このＡＭＨＥＴトランジスタ１１０１は、共通ベース、共通エミッタ、または共通コレクタモードでマトリックススイッチとして動作することができる。この特定の図示の例では、共通エミッタ構成である。このようなマトリクススイッチは、単一の素子を制御することを可能にする。
複数のＡＭＨＥＴトランジスタ１１０１は、液晶ディスプレイ、有機発光ダイオードディスプレイ、電気泳動、エレクトロルミネッセンスなどの様々なアクティブマトリクスディスプレイ技術に組み込むことができる。各特定のアクティブマトリクスアプリケーションは、ディスプレイを形成するための追加の回路要素を有する。抵抗器、コンデンサ、ダイオード、他のトランジスタ、または他の電子部品などの要素のいくつかは、ＡＭＨＥＴと同じ処理ステップで、またはその後の処理で形成することができる。
実施形態では、ＡＭＨＥＴ構造体は、支持基板上のアモルファス金属相互接続部と、アモルファス金属相互接続部上の第１トンネル絶縁体とを含む。第１電極および第２電極は、第１トンネル絶縁体上にある。第１電極と第２電極は、アモルファス金属相互接続部に重なりをもっている。第３電極は、第２電極と重なりをもっており、第２絶縁体によって第２電極から隔てられている。例示的なＡＭＨＥＴ構造体は、たとえば、ＷＯ２０１８／００９９０１にて説明および開示されており、同開示は、その上記事項に関する教示のために、ここに引用することにより本明細書の一部をなすものとする。
この構造体は第１電極に結合された第１端子を含む。第２端子は、第２電極に結合される。第３電極を別の電子デバイスに結合するために第３端子が含まれてもよい。第１および第２端子は、第３電極と同時に形成されていてもよい。あるいは、第１端子および第２端子は、第３電極を形成するものとして後続の処理ステップで形成される。
このＡＭＨＥＴ構造体は、第１電極、第２電極、および第３電極に印加される電界を調整することにより、トランジスタのように動作する。第１電極はエミッタ電極とすることができ、第２電極はベース電極とすることができ、第３電極はコレクタ電極とすることができる。トランジスタ構造体は、共通エミッタモード、共通ベースモード、または共通コレクタモードで動作することができる。
電子は、第１端子を介して印加された電圧に応答して、エミッタ電極である第１電極から第１トンネル絶縁体を介しアモルファス金属相互接続部にトンネルする。電子は、アモルファス金属相互接続部および第１トンネル絶縁体を通って、第２電極であるベース電極へと移動する。これらの電子は、そのエネルギーが第２電極であるベース電極のフェルミエネルギーを超えているため、トンネルが終了したときに「ホット」とみなされる。これらの原理は、本開示に記載されたすべての実施形態に適用される。
典型的なトランジスタ構造体とは異なり、アモルファス金属トランジスタ構造体は、電子が第３電極から第２電極およびアモルファス金属相互接続部を介して第１電極に移動するような逆モードで動作することができる。この逆モードでは、トランジスタ構造体は、調整可能な閾値電圧および非対称性を有するトンネルダイオードのように機能する。調整可能な閾値電圧および非対称性は、第１電極１０８および第３電極から印加される電界と組み合わせて、第２電極に印加される電界を変調することによって達成される。
さらなる実施形態では、ＡＭＨＥＴ構造体が、非導電性の支持基板上に形成されるアモルファス金属層か、または基板をアモルファス金属層から隔離するために基板上に絶縁体を含む。トンネル酸化物層はアモルファス金属層上に形成される。トンネル酸化物上に第１電極と第２電極が形成され、第１電極と第２電極の一部がアモルファス金属層と重なりをもつようにコプラナー状に配置されている。
第１電極と第２電極の上に誘電体層が形成されている。誘電体層上には、第３電極と第４電極が形成されている。第３電極および第４電極の一部は、それぞれアモルファス金属層と第１電極および第２電極との間で重なりをもつように配置されている。第３電極と第４電極は、同じ材料から同時に形成される。また、接点を、第３電極および第４電極と同時に形成することもできる。接点は、誘電体層を介して第２電極に結合し、接点は、誘電体層を介して第１電極に結合する。
アモルファス金属層、第１電極、および第３電極形成部の第１重なり領域は、第１電極とアモルファス金属層との間で電子が行き交うことができる領域である。アモルファス金属層と第２電極と第４電極との重なりに対応する第２活性領域が存在する。この第２活性領域は、第２電極とアモルファス金属層との間で電子が行き交うことができる領域である。
第１電極および第２電極は、それぞれエミッタおよびベースに相当する。第３電極および第４電極はコレクタ電極に相当する。これら２つのコレクタ電極により、ベースとエミッタが共有された２つのトランジスタ構造体が形成される。この２つのトランジスタ構造体は、トランジスタ構造体と同じ方法で形成することができ、その違いは、第３電極を形成する際に、単に導電層をより多く残すことである。
別の実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板上に形成されたアモルファス金属膜を含む。トンネル絶縁体は、アモルファス金属膜上にある。
ある領域では、トンネル絶縁体は、トンネル絶縁体の他の領域とは異なる厚さを有するように薄層化されるか、あるいはパターン化されている。トンネル絶縁膜の厚さを調整することにより、トランジスタ構造体の動作特性が調整される。トンネル絶縁体が１つの活性領域で選択的に薄くされている場合、異なる厚さのためにエミッタ－ベース構造体を介した対称的な伝導が存在しない場合がある。これは、いくつかの最終使用例では許容可能である。
第１電極は、アモルファス金属膜に重なりをもつように形成され、第１の厚さを有するトンネル絶縁体によってアモルファス金属膜から隔てられる。第１電極と同じ材料であり、同じ加工ステップで形成してもよく異なる時期に形成された異なる材料であってもよい第２電極が、アモルファス金属膜と重なりをもつように形成されている。第２電極は、第１電極から間隔を置いて配置され、第１電極に対しておおむね平行な方向に配置されている。
第２電極は、第１の厚さよりも小さい第２厚さを有するトンネル絶縁体によって、アモルファス金属膜から隔てられている。第１電極とアモルファス金属膜との間を通過する電子の挙動と、第２電極とアモルファス金属膜との間を通過する電子の挙動とは、第１厚さが異なる結果異なる挙動となる。たとえば、パターニングされたトンネル絶縁体は、第１電極および第２電極とアモルファス金属膜との重なり部分に形成されうる寄生容量を最小限に抑えることができる。このように、トンネル絶縁体は、製造および最終製品が要求するままに、いずれかの電極の重なり領域にパターニングすることができる。
第１電極と第２電極との上に絶縁体が形成されている。第１電極と第２電極との上に第３電極が形成されている。第２電極および第１電極にそれぞれ結合するための接点が第３電極と同時に形成される。
さらなる実施形態では、ＡＭＨＥＴトランジスタ構造体は、異なる寸法のベース電極およびエミッタ電極を有する。トランジスタ構造体は、平面基板上に形成されたアモルファス金属相互接続部を含む。アモルファス金属相互接続部は、上から見て長方形であり、第１の方向に延びる最長の寸法を有する。
相互接続部上にトンネル絶縁体がある。トンネル絶縁体上にエミッタ電極がある。ベース電極もまた、エミッタ電極から隔てられてトンネル絶縁体上にある。エミッタ電極およびベース電極の両方は、少なくとも部分的に相互接続部の上にあり、かつ重なりをもっている。
ベース電極は、エミッタ電極の第２の寸法よりも小さい第１の寸法を有する相互接続部に対し、その上に重なりをもって整列する部分を少なくとも含む。別々の寸法を有することにより、トランジスタの動作特性が変化し、製造者はトランジスタ構造体を調整する機会を得ることができる。たとえば、ベース電極を薄くすることで、トランジスタ構造体のゲインを高めることができる。ベース電極とエミッタ電極は、同じ材料であってもよいし、異なる材料であってもよい。
ベース電極の第１部分が第１の厚さであり、ベース電極の第２部分が第１厚さよりも小さい第２厚さであるように、ベース電極が第１厚さを有するように形成され、その後、図示のように薄くすることもできる。あるいは、ベース電極は、エミッタ電極とは異なる加工ステップで形成したり、エミッタ電極よりも薄くなるように形成したりしてもよい。いったん形成されたベース電極の一部を除去する代わりに、ベース電極をエミッタ電極よりも薄い層として形成してもよい。
ベース電極およびエミッタ電極上には、第１誘電体層が形成されている。第１誘電体層上にコレクタ電極が形成されている。ベース電極との接触部は、コレクタ電極と同じ材料から同時に形成することができる。第１誘電体層を貫通する開口部が、ベース電極への接触を可能にするように形成される。エミッタ電極への別の接点は、同様の方法で形成することができる。
第２誘電体層は、コレクタ電極および接点上に形成することができる。いくつかの実施形態では、コレクタ端子を別のデバイスに結合するために、第２誘電体層を介して接点が形成される。
さらなる実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上に形成される。トンネル酸化物層上にバリア層が形成される。バリア層は、金属酸化物のような無機材料であってもよいし、ポリマーのような有機材料であってもよいし、任意の適当な材料であってもよい。バリア層は、アモルファス金属と電極との重なりに起因して発生しうる寄生容量を最小限に抑えることができる。
バリア層には、第１開口部が形成されている。第１開口部には、第１電極が形成される。第１電極は、アモルファス金属層と重なりをもっている。バリア層には、アモルファス金属層の一部に重なりをもつように第２開口部が形成されている。アモルファス金属層の一部に重なりをもつように第２電極が形成され、第２電極の一部が第２の開口部にある。
第１電極および第２電極の上に誘電体層が形成されている。誘電体層上に第３電極が形成される。実施形態では、層のいずれも平坦化されていない。他の実施形態では、各層または層の一部が平坦化されている。
第４電極および第５電極は、それぞれ、第１電極および第２電極と対をなす。第４電極および第５電極は、第３電極と同じ材料から同時に形成することができる。
本実施形態または本開示の任意の実施形態の第１および第２電極は、グラフェン、ＭｏＳ2、Ｗ2、Ｔｉ3Ｃ2、ＧａＮ、ＢＮ、Ｃａ2Ｎ、または他の好適な材料などの極薄の２次元導電体で形成することもできる。いくつかの実施形態では、第１電極は、導電性材料の原子レベルの薄さをもつ層であり、第２電極は、導電性材料のかなり厚い層である。これらの層の導電性材料は、異なる種類の導電体であってもよい。
別の実施形態では、ＡＭＨＥＴトランジスタ構造体は、基板の凹部に形成されたアモルファス金属層を有する。アモルファス金属層の第１表面は、基板の第１表面とコプラナー状である。
アモルファス金属層と基板の第１表面との上にトンネル酸化物層が形成されている。トンネル酸化物層上には、第１電極および第２電極が形成されている。第１電極は、アモルファス金属層の第１の部分に重なりをもち、第２電極は、アモルファス金属層の第２部分に重なりをもつ。
第１電極と第２電極との上に第１誘電体層が形成されている。第１誘電体層の平らな表面上に第３電極が形成されている。第２誘電体層は、第３電極上に形成されている。
さらに別の実施形態では、ＡＭＨＥＴトランジスタ構造体が基板の平らな表面上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上にある。アモルファス金属層の側面およびトンネル酸化物層の側面はコプラナーである。これは、アモルファス層を形成し、トンネル酸化物層を形成した後、両層を同時にエッチングすることで実現できる。
トンネル酸化物層上に第１電極および第２電極が形成されている。第１電極および第２電極上に誘電体層が形成されている。誘電体層上に第３電極が形成されている。
有利には、本開示のＡＭＴＦＴを形成するために使用される処理ステップは、ＡＭＴＦＴに隣接するＡＭＮＲおよび／またはＡＭＨＥＴを形成するためにも使用することができる。たとえば、図１２Ａおよび図１２Ｂに示すように、ＡＭＴＦＴ１２００（図１に示し上述）は、支持基板１２０２上のＡＭＮＲ１２２０に隣接して形成される。通常の当業者であれば理解するように、図１２Ａ～１７に示されたＡＭＮＲは、ＡＭＨＥＴ、または任意の他の適切な構造体に置き換えることができ、同様の処理上の利点が達成することができる。
実施形態では、アモルファス金属ゲート電極１２０４およびアモルファス金属相互接続部１２２４は、基板１２０２上に第１アモルファス金属層を形成すること、第１アモルファス金属層をパターニングすること、および第１アモルファス金属層の一部を除去することを含んでもよい、同じ処理ステップで堆積して形成される。
ＡＭＴＦＴ１２００は、ＡＭＮＲ１２２０が表示領域内の画素であり、ＡＭＴＦＴとＡＭＮＲとの間の距離が比較的大きくなるようなセクション回路のトランジスタであってもよい。このような実施形態では、ＡＭＴＦＴとＡＭＮＲは、直接結合されていなくてもよい。他の実施形態では、ＡＭＴＦＴおよびＡＭＮＲは単一の画素の一部であり、互いに直接結合されていてもよい。
第１トンネル絶縁体１２０６は、アモルファス金属ゲート電極１２０４およびアモルファス金属相互接続部１２２４上に堆積される。この第１トンネル絶縁体は、マスクなしで形成されるコンフォーマル層であってもよい。次に、本開示の他の実施形態に従って説明されるように、ソース／ドレイン電極１２０８、１２１０、および第１および第２電極１２２８、１２３０が第１トンネル絶縁体１２０６上に堆積される。ソース／ドレイン電極１２０８、１２１０および第１および第２電極１２２８、１２３０は、アモルファス金属層のような単層として堆積され、パターニングされ、次いで、適切な形状を形成するためにエッチングをすることができる。たとえば、ソース／ドレイン電極１２０８、１２１０は、ゲート１２０４から離れて、他のデバイスに結合されるように、または第１および第２電極１２２８、１２３０の端部１２１５、１２１７に結合されるように延びている端部１２１１、１２１３を有する。
チャネル伝導部１２１２は、ソース／ドレイン電極１２０８、１２１０に重なりをもつように堆積される。さらに、第２の絶縁体１２１４は、任意選択として、チャネル伝導部１２１２、ソース／ドレイン電極１２０８、１２１０、および第１および第２電極１２２８、１２３０上に堆積して形成される。チャネル伝導部は、アモルファス半導体の層のような層として形成され、パターニングされ、その後エッチングされるものであってもよい。この工程は、３つのマスク工程であってもよい。このようなＡＭＴＦＴ構造体によれば、ＡＭＴＦＴチャネルに必要な半導体層を堆積させる前に、ＡＭＮＲを十分に形成することができる。これにより、チャネルの堆積および形成中のＡＭＮＲのトンネル絶縁体の損傷を低減することができる。
同様に、本開示の他のＡＭＴＦＴを形成するために使用される処理ステップは、ＡＭＴＦＴに隣接するこのようなＡＭＮＲを形成するためにも使用することができる。たとえば、断面図である図１３Ａおよび上面図である１３Ｂに示すように、支持基板１３０２上のＡＭＮＲ１３２０に隣接してＡＭＴＦＴ１３００（図２に示し上述）が形成される。このような実施形態では、アモルファス金属ゲート電極１３０４およびアモルファス金属相互接続部１３２４が同じ処理ステップ（複数可）で堆積して形成される。次いで、第１トンネル絶縁体１３０６が、アモルファス金属ゲート電極１３０４およびアモルファス金属相互接続部１３２４上に堆積して形成される。次に、チャネル伝導部１３１２が第１トンネル絶縁体１３０６上に堆積して形成される。チャネルは、ＡＭＮＲが完成する前に形成され、金属ゲート電極１３０４と重なりをもつようにパターニングされ、エッチングされる。
次に、ソース／ドレイン電極１３０８、１３１０が、チャネル伝導部１３１２および第１トンネル絶縁体１３０６上に堆積して形成され、第１および第２電極１３２８、１３３０が、本明細書に記載されているように、第１トンネル絶縁体１３０６上に堆積して形成される。ソース／ドレイン電極１３０８、１３１０および第１および第２電極１３２８、１３３０は、同じ材料で同時に形成することができる。最終製品に役立つのであれば、これらは、異なる処理ステップで形成された異なる材料であってもよいといういくつかの実施形態がある。さらに、第２絶縁体１３１４は、任意選択として、ソース／ドレイン電極１３０８、１３１０、チャネル伝導部１３１２、および第１および第２電極１３２８、１３３３０上に堆積して形成される。図示されていないが、ＡＭＮＲおよびＡＭＴＦＴは互いに結合され、他の回路に結合されることができ、この点は記載された他の実施形態にも適用することができる。
追加の実施例では、断面図である図１４Ａ、および上面図である図１４Ｂに示すように、ＡＭＴＦＴ１４００（図３に示し上述したように）が支持基板１４０２上のＡＭＮＲ１４２０に隣接して形成されている。このような実施形態では、アモルファス金属ゲート電極１４０４およびアモルファス金属相互接続部１４２４は、同じ処理ステップ（複数可）で堆積して形成される。次いで、第１トンネル絶縁体１４０６が、アモルファス金属ゲート電極１４０４およびアモルファス金属相互接続部１４２４上に堆積して形成される。その後、チャネル伝導部１４１２は、第１トンネル絶縁体１４０６上に堆積して形成される。その後、ソース／ドレイン電極１４０８、１４１０は、チャネル伝導部１４１２および第１トンネル絶縁体１４０６上に堆積して形成され、本明細書に記載されているように、第１および第２電極１４２８、１４３０が第１トンネル絶縁体１４０６上に堆積して形成される。さらに、第２の絶縁体１４１４が、任意選択として、ソース／ドレイン電極１４０８、１４１０、チャネル伝導部１４１２、および第１および第２の電極１４２８、１４３０上に堆積して形成される。そして、第２のゲート電極１４１６は、第２の絶縁体１４１４の上に堆積して形成される。
さらなる実施形態では、断面図である図１５Ａおよび上面図である図１５Ｂに示すように、ＡＭＴＦＴ１５００（図４Ａおよび図４Ｂに示し上述）およびＡＭＮＲ１５２０が互いに隣接して形成される。第１絶縁体１５１４が堆積され、支持基板１５０２上に形成される。次に、チャネル伝導部１５１２が第１絶縁体１５１４上に堆積して形成される。ソース／ドレイン電極１５０８、１５１０が、アモルファス金属で堆積して形成され、チャネル伝導部１５１２と重なりをもつように形成される。同じステップ（複数可）においてアモルファス金属相互接続部１５２４が第１絶縁体１５１４上に堆積して形成される。次に、第２のトンネル絶縁体１５０６が、ソース／ドレイン電極１５０８、１５１０上およびアモルファス金属相互接続部１５２４上に堆積して形成される。次いで、ゲート電極１５１６および第１および第２電極１５２８、１５３０を第２トンネル絶縁体１５０６上に形成し、同じプロセスステップまたはステップで形成してもよい。このようなＡＭＴＦＴ構造体によれば、ＡＭＴＦＴチャネル伝導部用の半導電層が堆積して形成された後に、ＡＭＮＲを完全に形成することができる。これにより、チャネルの堆積および形成中にＡＭＮＲのトンネル絶縁体が損傷する可能性が低減される。
他の実施形態では、断面図である図１６Ａおよび上面図である図１６Ｂに示すように、ＡＭＴＦＴ１６００（図５Ａおよび図５Ｂに示し上述）およびＡＭＮＲ１６２０が互いに隣接して形成される。第１絶縁体１６１４は、支持基板１６０２上に堆積して形成される。ソース／ドレイン電極１６０８、１６１０は、第１絶縁体１６１４上にアモルファス金属を堆積して形成される。同じステップ（複数可）で、アモルファス金属相互接続部１６２４が第１絶縁体１６１４上に堆積して形成される。次に、チャネル伝導部１６１２が堆積され、ソース／ドレイン電極１６０８、１６１０に重なりをもつように形成される。次に、第２のトンネル絶縁体１６０６が、ソース／ドレイン電極１６０８、１６１０、チャネル伝導部１６１２、およびアモルファス金属相互接続部１６２４上に堆積して形成される。ゲート電極１６１６および第１および第２電極１６２８、１６３０が、次に、同じ処理ステップ（複数可）において、第２のトンネル絶縁体１６０６上に形成される。
他の実施形態では、断面図である図１７Ａおよび上面図である図１７Ｂに示すように、ＡＭＴＦＴ１７００（図６Ａおよび図６Ｂに示し上述）およびＡＭＮＲ１７２０は、互いに隣接して形成される。第１アモルファス金属ゲート電極１７０４およびアモルファス金属相互接続部１７２４が、支持基板１７０２上に堆積して形成される。次に、第１トンネル絶縁体１７０６が、アモルファス金属ゲート電極１７０４およびアモルファス金属相互接続部１７２４上に形成される。次いで、第１トンネル絶縁体１７１２上にチャネル伝導部が形成される。チャネル伝導部１７１２上に第２トンネル絶縁体１７１８が堆積して形成される。第２ゲート電極１７１６は、第２のトンネル絶縁体１７１８上に堆積される。第３絶縁体１７１４は、第２のゲート電極１７１６および第１トンネル絶縁体１７０６の上に堆積される。実施形態では、第３絶縁体層１７１４は、連続した層として堆積され、その後、チャネル伝導部１７１２および第１トンネル絶縁体１７０６が１つ以上の位置で露出するように部分的に除去される。他の実施形態では、第３絶縁体層１７１４は、チャネル伝導部１７１２および第１トンネル絶縁体１７０６が１つ以上の位置で露出するように、不連続層として堆積される。ソース／ドレイン電極１７０８、１７１０および第１および第２の電極１７２８、１７３０は、チャネル伝導部１７１２および第１トンネル絶縁体１７０６が露出している位置において、第３絶縁体層１７１４の上に形成される。
図１７Ａおよび図１７Ｂの実施形態は、２つのゲートを有するトップゲート、自己整合型ＡＭＴＦＴである。第１ゲート１７０４はボトムゲートであり、第２ゲート１７１６は最後に形成された構成要素である。
ＡＭＴＦＴおよび隣接するＡＭＮＲの特定の実施形態が、ＡＭＴＦＴ構造体１８００およびＡＭＮＲ構造体１８２０の断面図である図１８Ａ、および同様の上面図である図１８Ｂに示されている。ＡＭＴＦＴ構造体１８００およびＡＭＮＲ構造体１８２０は、支持基板１８０２上に形成される。ＡＭＴＦＴ１８００は、支持基板１８０２上にアモルファス金属ゲート電極１８０４を含み、ＡＭＮＲ構造体１８２０は、アモルファス金属相互接続部１８２４を含む。実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、同じ処理ステップ（複数可）で堆積して形成される。いくつかのそのような実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、ＴｉＡｌ3で形成される。そのようないくつかの実施形態では、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４は、約６０ナノメートル（ｎｍ）の厚さである。
次いで、第１トンネル絶縁体１８０６が、アモルファス金属ゲート電極１８０４およびアモルファス金属相互接続部１８２４上に堆積して形成される。特定の実施形態では、第１トンネル絶縁体１８０６は、Ａｌ2Ｏ3を含む。いくつかのそのような実施形態では、第１トンネル絶縁体１８０６の厚さは約１５ｎｍである。
次いで、チャネル伝導部１８１２は、第１トンネル絶縁体１８０６上に堆積して形成される。いくつかのそのような実施形態では、チャネル伝導部１８１２は、ＩｎＧａＺｎＯで形成される。そのようないくつかの実施形態では、チャネル伝導部１８１２の厚さは約２０ｎｍである。
ソース／ドレイン電極１８０８、１８１０は、次に、チャネル伝導部１８１２および第１トンネル絶縁体１８０６上に堆積して形成され、第１および第２の電極１８２８、１８３０は、本明細書に記載されているように、第１トンネル絶縁体１８０６上に堆積して形成される。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０、第１電極１８２８、および第２電極１８３０は、アルミニウムおよびモリブデンからなる。いくつかのそのような実施形態では、各電極は、厚さが約３００ｎｍであるアルミニウムの層と、厚さが約８０ｎｍであるモリブデンの層とを含む。
ソース／ドレイン電極１８０８、１８１０は、部分的にはチャネル伝導部１８１２上に、部分的には第１トンネル絶縁体１８０６の表面上に配置される。ソース／ドレイン電極１８０８、１８１０は、アモルファス金属ゲート電極１８０４と重なりをもっている。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０がアモルファス金属ゲート電極１８０４に約１μｍだけ重なりをもっている。
いくつかの実施形態では、ソース電極１８０８、ドレイン電極１８１０が約４００マイクロメートル（μｍ）の幅を有する。特定の実施形態では、ソース電極１８０８、ドレイン電極１８１０が約１００μｍの幅で隔てられている。
第１および第２電極１８２８、１８３０は、アモルファス金属相互接続部１８２４の上に配置される。特定の実施形態では、第１および第２電極１８２８、１８３０の幅は約５μｍである。いくつかのそのような実施形態では、アモルファス金属相互接続部１８２４もまた約５μｍ幅である。
図１８Ａおよび図１８ＢのＡＭＴＦＴおよびＡＭＮＲを作製し試験した。結果の電子移動度の伝達曲線およびプロットが図１８Ｃに示されている。ＡＭＮＲの電流－電圧曲線を図１８Ｄに示す。ＡＭＴＦＴは、ボトムゲート、トップコンタクト構造である。
さまざまな実施形態では、本明細書に記載されたＡＭＴＦＴ構造体は、回路構造に使用される。したがって、本開示の実施形態は、ＡＭＴＦＴを含む回路を含む。たとえば、ＡＭＴＦＴは、リセット／セットフリップフロップに使用することができる。リセット／セットフリップフロップの回路図の例を図１９Ａに示す。ＡＭＴＦＴを含むリセット／セットフリップフロップのタイミング図を図１９Ｂに、真理値テーブルを図１９Ｃに示す。図１９Ｃの「位相」列に対応し図１９Ｂにて番号を付した線における入力および出力が示されている。
別の実施形態では、１つ以上のＡＭＴＦＴがディスプレイに使用される。このようないくつかの実施形態では、ＡＭＴＦＴは、アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）または電気泳動ディスプレイ（ＥＰＤ）回路のスイッチングＴＦＴとして使用される。図２０Ａは、例示的なＡＭＬＣＤまたはＥＰＤ回路の回路図を示している。図２０Ｂは、ＥＰＤ回路のＡＭＬＣＤの例示的なマトリックスの上面図である。図２０Ｃは、図２０Ｂの長方形によって示されるように、アレイの単一画素回路を示す。この実施形態では、ＡＭＴＦＴ構造体２０００は、金属ゲート電極２００４と、金属ゲート電極２００４上に形成された第１トンネル絶縁体（図示せず）とを含む。チャネル伝導部２０１２は、第１トンネル絶縁体２００６上に形成されている。ソース／ドレイン電極２００８、２０１０は、部分的にはチャネル伝導部２０１２上に、部分的には第１トンネル絶縁体の表面上に配置されている。ソース／ドレイン電極２００８、２０１０は、メタルゲート電極１９０４と重なりをもっている。
別の実施形態では、アクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）回路において、ＡＭＴＦＴ構造体が使用される。理解されるように、ＡＭＯＬＥＤ回路は、異なる数のトランジスタおよびコンデンサ（たとえば、２個のトランジスタおよび１個のコンデンサ、５個のトランジスタおよび２個のコンデンサ、６個のトランジスタおよび１個のコンデンサなど）を含む様々な構造を有することができる。さまざまな実施形態では、ＡＭＯＬＥＤ回路の任意の１つ以上のトランジスタをＡＭＴＦＴとすることができる。さまざまな実施形態では、トランジスタのうちの１つがＡＭＴＦＴである。実施形態では、トランジスタのうちの２つがＡＭＴＦＴである。実施形態では、トランジスタのうちの３つがＡＭＴＦＴである。実施形態では、トランジスタのうちの４つがＡＭＴＦＴである。実施形態では、トランジスタのうち５つがＡＭＴＦＴである。実施形態では、トランジスタのうちの６つがＡＭＴＦＴである。さらなる実施形態では、トランジスタのすべてがＡＭＴＦＴである。
図２１Ａは、例示的なＡＭＯＬＥＤ回路の回路図を示す。図２１Ａを参照すると分かるように、この回路は、２つのトランジスタと１つのコンデンサとを含む。さまざまな実施形態では、スイッチングＴＦＴ、駆動ＴＦＴ、またはその両方がＡＭＴＦＴである。図２１Ｂは、ＡＭＯＬＥＤ構造の例示的なマトリックスの上面図を示す。図２１Ｃは、図２１Ｂの長方形で示されるように、アレイの単一画素回路を示す。
６つのトランジスタと１つのコンデンサを含む第２の例示的なＡＭＯＬＥＤ回路が、図２２に示されている。
５つのトランジスタと２つのコンデンサを含む第３の例示的なＡＭＯＬＥＤ回路が、図２３に示されている。
さらなる実施形態では、本明細書に記載されたＡＭＴＦＴがゲートドライバ回路で使用される。例示的なゲートドライバ回路ブロック図が、図２４Ａに示されており、シフトレジスタ（Ｇ＿ＳＲ）、クロックライン（ＣＬＫ）、およびバッファ（ＢＵＦ Ｘ５）を含んでいる。例示的なゲート・ドライバ・シフト・レジスタ回路が図２４Ｂに示されている。さまざまな実施形態では、示されたトランジスタのうちの任意の１つ以上はＡＭＴＦＴである。言い換えれば、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、またはそれらの組み合わせのいずれかがＡＭＴＦＴである。図２４Ｃは、ＡＭＴＦＴが使用されうるゲート・ドライバ・バッファ回路の例を示す。
さらなる実施形態では、ソースドライバ回路は、１つ以上のＡＭＴＦＴを含む。
さらなる実施形態では、カスコード増幅回路は、１つ以上のＡＭＴＦＴを含む。カスコード増幅回路の例示的な回路図が、図２５に示されている。
基板が１つ以上の位置で変形する実施形態では、対応する角度の数を測定することができる。いくつかの実施形態では、可撓性基板は、少なくとも±１０度の角度で変形する。いくつかの実施形態では、可撓性基板が少なくとも±１５度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±２０度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±２５度の角度に変形する。いくつかの実施形態では、可撓性基板は、使用中のように一時的にまたは恒久的に４５～９０度の範囲の角度に変形される。いくつかの実施形態では、可撓性基板が９０度を超える角度に変形する。
本明細書で使用されるように、「約」は、実際の値が、記載された値または範囲よりもやや多くてもよく、またはやや少なくてもよく、記載された値の±２０％以内であることを意味する。実施形態では「約」は、実際の値が記載値の±１５％以内であることを意味する。実施形態では「約」とは、実際の値が記載値の±１０％以内であることを意味する。実施形態では約は、実際の値が記載値の±５％以内であることを意味する。実施形態では約は、実際の値が記載値の±１％以内であることを意味する。いくつかの実施形態では、第１トンネル絶縁体は約１５ナノメートル（ｎｍ）以下である。いくつかの実施形態では、第１トンネル絶縁体は約１０ナノメートル（ｎｍ）を超えない。いくつかの実施形態では、第１トンネル絶縁体は約２０ナノメートル（ｎｍ）を超えることはない。いくつかの実施形態では第１トンネル絶縁体は、約１５ナノメートル（ｎｍ）である。いくつかの実施形態では第１トンネル絶縁体は、約１０ナノメートル（ｎｍ）である。
本開示は、非導電性基板と、基板上のアモルファス金属ゲート電極と、チャネル伝導部とを含む実施形態に向けられている。実施形態は、アモルファス金属ゲート電極上に第１トンネル絶縁体を含む。ソース電極およびドレイン電極は、いくつかの実施形態では、第１トンネル絶縁体上にある。ソース電極およびドレイン電極は、アモルファス金属ゲート電極と重なりをもっている。いくつかの実施形態において、ソース電極およびドレイン電極は、第１トンネル絶縁体とチャネル伝導部との間にある。
ソース電極およびドレイン電極は、いくつかの実施形態では第１トンネル絶縁体とチャネル伝導部上にあり、アモルファス金属ゲート電極と重なりをもっている。第２トンネル絶縁体はチャネル伝導部上にあってもよい。第２絶縁体は第１トンネル絶縁体上にある。いくつかの実施形態では、第２ゲート電極が第２トンネル絶縁体上にある。第２トンネル絶縁体はソース電極およびドレイン電極上にあってもよい。
いくつかの実施形態では、第２ゲート電極は第３絶縁体上にある。第２トンネル絶縁体は第２ゲート電極およびチャネル伝導部上にあってもよい。ソース電極およびドレイン電極は第２トンネル絶縁体上にあってもよい。いくつかの実施形態では、ソース電極およびドレイン電極は、チャネル伝導部の１つ以上の部分が露出している部分に当接する。他の実施形態では、非導電性基板上のアモルファス金属ゲート電極に隣接するアモルファス金属相互接続部を含み、ここで、アモルファス金属相互接続部は、第１トンネル絶縁体と非導電性基板との間にある。
いくつかの実施形態では、非導電性基板がアモルファス金属ソース電極、アモルファス金属ドレイン電極、およびチャネル伝導部を有する。第１トンネル絶縁体は、アモルファス金属ソース電極およびアモルファス金属ドレイン電極上にある。ゲート電極は、第１トンネル絶縁体上にある。第２トンネル絶縁体が非導電性基板とチャネル伝導部との間にあってもよい。
上述した様々な実施形態は、さらなる実施形態を提供するために組み合わせることができる。本明細書で言及された米国特許、米国特許出願公開公報、米国特許出願、外国特許、外国特許出願、および非特許公開公報、および／または出願データシートに記載されているそれらの全体が、引用することにより本明細書の一部をなすものとされる。さらなる実施形態を提供するために、様々な特許、出願、および刊行物の概念を採用するために、必要に応じて、実施形態の側面を修正することができる。
これらおよび他の変更は、上述の詳細な説明に照らして、実施形態に対して行うことができる。一般に、以下の特許請求の範囲において使用される用語は、特許請求の範囲を、明細書および特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を有する等価物の完全な範囲とともにすべての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって制限されるものではない。
関連出願への相互参照
本出願は、２０１８年３月３０日に出願された米国仮出願６２／６５１，０１４および２０１８年１２月７日に出願された米国仮出願６２／７７７，００９に対して、３５Ｕ．Ｓ．Ｃ．第１１９条（ｅ）に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。

Claims (26)

  1. 非導電性基板と、
    アモルファス金属ゲート電極と、
    チャネル導体と
    を備えてなるデバイス。
  2. 前記アモルファス金属ゲート電極上に第１トンネル絶縁体をさらに含む、請求項１に記載のデバイス。
  3. 前記第１トンネル絶縁体上にソースおよびドレイン電極をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、
    請求項２に記載のデバイス。
  4. 前記ソースおよびドレイン電極が、前記第１トンネル絶縁体と前記チャネル導体との間にある
    請求項３に記載のデバイス。
  5. 前記第１トンネル絶縁体と前記チャネル導体との上にソース電極およびドレイン電極をさらに備え、
    該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、
    請求項２に記載のデバイス。
  6. 前記チャネル導体と前記ソースおよびドレイン電極との上に第２トンネル絶縁体をさらに含む、
    請求項５に記載のデバイス。
  7. 非導電性基板と、
    アモルファス金属ソース電極と、
    アモルファス金属ドレイン電極と、
    チャネル導体と
    を含むデバイス。
  8. 前記アモルファス金属ソース電極と前記アモルファス金属ドレイン電極との上に第１トンネル絶縁体をさらに含む、請求項７に記載のデバイス。
  9. 前記第１トンネル絶縁体上にゲート電極をさらに含む、請求項８に記載のデバイス。
  10. 前記非導電性基板と前記チャネル導体との間に第２絶縁体をさらに含む、請求項９に記載のデバイス。
  11. 前記第２絶縁体が、前記非導電性基板と前記アモルファス金属ソースおよびアモルファス金属ドレイン電極との間にある、請求項１０に記載のデバイス。
  12. 前記チャネル導体が、前記非導電性基板と前記アモルファス金属ソースおよびアモルファス金属ドレイン電極との間にある、請求項１０に記載のデバイス。
  13. 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、前記非導電性基板と前記チャネル導体との間にある、請求項１０のデバイス。
  14. 非導電性基板上にアモルファス金属ゲート電極を形成する工程と、
    チャネル導体を形成する工程と
    を含む方法。
  15. 前記アモルファス金属ゲート電極上に第１トンネル絶縁体を形成する工程をさらに含む、請求項１４に記載の方法。
  16. 前記第１トンネル絶縁体上にソースおよびドレイン電極を形成する工程をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、請求項１５に記載の方法。
  17. 前記チャネル導体が、少なくとも部分的に前記ソースおよびドレイン電極上に形成される、請求項１６に記載の方法。
  18. 前記第１トンネル絶縁体と前記チャネル導体との上にソースおよびドレイン電極を形成する工程をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、請求項１５に記載の方法。
  19. 前記チャネル導体と前記ソースおよびドレイン電極との上に第２トンネル絶縁体を形成する工程をさらに含む、請求項１８に記載の方法。
  20. 非導電性基板上にアモルファス金属ソース電極を形成する工程と、
    該非導電性基板上にアモルファス金属ドレイン電極を形成する工程と、
    チャネル導体を形成する工程と
    を含む方法。
  21. 前記アモルファス金属ソース電極と前記アモルファス金属ドレイン電極との上に第１トンネル絶縁体を形成する工程をさらに含む、請求項２０に記載の方法。
  22. 前記第１トンネル絶縁体上にゲート電極を形成する工程をさらに含む、請求項２１に記載の方法。
  23. 前記非導電性基板上に第２トンネル絶縁体を形成する工程をさらに含み、前記チャネル導体が該第２トンネル絶縁体上に形成される、請求項２２に記載の方法。
  24. 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、前記第２トンネル絶縁体上に形成されている、請求項２３に記載の方法。
  25. 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、少なくとも部分的に前記チャネル導体上に形成されて前記非導電性基板と前記第２トンネル絶縁体との間にある、請求項２３に記載の方法。
  26. 前記チャネル導体が、少なくとも部分的に前記アモルファス金属ソースおよびアモルファス金属ドレイン電極上に形成されている、請求項２３に記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438841B2 (en) 2015-10-13 2019-10-08 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
WO2020188923A1 (ja) * 2019-03-15 2020-09-24 京セラ株式会社 配線基板およびその製造方法
KR20230041683A (ko) * 2020-06-12 2023-03-24 아모르픽스, 인크 비선형 컴포넌트를 포함하는 전자 디바이스용 회로
CN113809096A (zh) * 2020-06-15 2021-12-17 深圳市柔宇科技股份有限公司 显示面板及电子装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137828A (ja) 1988-11-18 1990-05-28 Seiko Instr Inc 電気光学装置の入力保護装置
JPH0750697B2 (ja) 1989-02-20 1995-05-31 株式会社東芝 半導体装置の製造方法
EP0434627A3 (en) 1989-12-18 1991-10-23 Ois Optical Imaging Systems, Inc. Balanced drive symmetric mim diode configuration for liquid crystal displays and method of operating same
US5212537A (en) 1990-07-12 1993-05-18 Applied Materials, Inc. Calibration technique for monochromators and spectrophotometers
JPH05102147A (ja) 1991-10-07 1993-04-23 Sony Corp アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置
US5893621A (en) 1994-07-14 1999-04-13 Citizen Watch Co., Ltd. Liquid crystal display and method of manufacturing the same
JPH1084146A (ja) 1996-09-06 1998-03-31 Sharp Corp 非線形抵抗素子およびその製造方法
JP3193973B2 (ja) 1997-07-03 2001-07-30 松下電器産業株式会社 容量素子およびその製造方法
JPH11305267A (ja) 1998-04-23 1999-11-05 Seiko Epson Corp アクティブマトリクス基板およびその製造方法ならびに液晶パネルおよびそれを用いた電子機器
JP3424234B2 (ja) 1998-11-30 2003-07-07 セイコーエプソン株式会社 電気光学装置及びその製造方法
JP4019600B2 (ja) 1998-11-30 2007-12-12 セイコーエプソン株式会社 電気光学装置及びプロジェクタ
TW500937B (en) 1999-07-13 2002-09-01 Samsung Electronics Co Ltd Liquid crystal display
US7173275B2 (en) 2001-05-21 2007-02-06 Regents Of The University Of Colorado Thin-film transistors based on tunneling structures and applications
JP4157707B2 (ja) 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
DE102004025423B4 (de) * 2004-05-24 2008-03-06 Qimonda Ag Dünnfilm-Feldeffekt-Transistor mit Gate-Dielektrikum aus organischem Material und Verfahren zu dessen Herstellung
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4317093B2 (ja) 2004-07-26 2009-08-19 株式会社荏原製作所 消火ポンプ装置
KR101103374B1 (ko) * 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP2008004588A (ja) 2006-06-20 2008-01-10 Epson Imaging Devices Corp 非線形素子の製造方法、非線形素子および電気光学装置
JP4449953B2 (ja) * 2006-07-27 2010-04-14 エプソンイメージングデバイス株式会社 液晶表示装置
JP4545780B2 (ja) 2007-07-09 2010-09-15 株式会社 日立ディスプレイズ 有機発光表示装置の製造方法
JP2009130167A (ja) 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
US9306078B2 (en) 2008-09-08 2016-04-05 Cbrite Inc. Stable amorphous metal oxide semiconductor
JP5401880B2 (ja) * 2008-09-18 2014-01-29 富士電機株式会社 有機薄膜トランジスタおよびその製造方法
JP2010123338A (ja) 2008-11-18 2010-06-03 Canon Inc 画像表示装置
US8436337B2 (en) 2009-05-12 2013-05-07 The State of Oregon Acting By and Through The State Board of Higher Education on Behalf of Oregon State Unitiversity Amorphous multi-component metallic thin films for electronic devices
US8838116B2 (en) 2009-05-19 2014-09-16 Qualcomm Incorporated Minimizing interference to non-associated users
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
WO2011065198A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
US20140302310A1 (en) 2011-03-18 2014-10-09 The State of Oregon Acting by and Through the State Board of Higher Education on Behalf of Or... Amorphous multi-component metal/metal oxide nanolaminate metamaterials and devices based thereon
US8878176B2 (en) * 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer
TWI458150B (zh) * 2012-01-11 2014-10-21 E Ink Holdings Inc 薄膜電晶體
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN103594521B (zh) 2012-08-17 2017-03-01 瀚宇彩晶股份有限公司 半导体元件
KR102155920B1 (ko) 2012-11-12 2020-09-15 오레곤 스테이트 유니버시티 비정질 금속 박막 비선형 레지스터
CN104022044B (zh) 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
CN103268891B (zh) * 2013-03-28 2016-08-10 北京京东方光电科技有限公司 一种薄膜晶体管、非晶硅平板探测基板及制备方法
CN103325840B (zh) * 2013-04-15 2016-05-18 北京大学深圳研究生院 薄膜晶体管及其制作方法
US9412799B2 (en) 2013-08-26 2016-08-09 Apple Inc. Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors
US9525046B2 (en) * 2014-03-17 2016-12-20 Semiconductor Manufacturing International (Shanghai) Corporation Metal gate stack structure and manufacturing method
US9876183B2 (en) * 2015-01-30 2018-01-23 Northwestern University Charge-transporting metal oxide-polymer blend thin films
WO2017019420A1 (en) 2015-07-24 2017-02-02 Oregon State University In-plane switching liquid crystal display backplane using amorphous metal non-linear resistors as active sub-pixel devices
US10438841B2 (en) 2015-10-13 2019-10-08 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
KR20170087574A (ko) * 2016-01-20 2017-07-31 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN109564892B (zh) 2016-07-07 2023-05-12 非结晶公司 非晶态金属热电子晶体管
US10746614B2 (en) 2017-09-18 2020-08-18 Korea University Research And Business Foundation, Sejong Campus Stretchable multimodal sensor and method of fabricating of the same
KR101934026B1 (ko) 2017-09-21 2018-12-31 고려대학교 세종산학협력단 비정질 금속층을 포함하는 전극 또는 배선을 포함하는 유연 디스플레이 소자 및 이의 제조방법

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