JP2024096707A - アモルファス金属薄膜トランジスタ - Google Patents
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- 239000005300 metallic glass Substances 0.000 title claims abstract description 400
- 239000010409 thin film Substances 0.000 title abstract description 47
- 239000012212 insulator Substances 0.000 claims abstract description 342
- 239000000758 substrate Substances 0.000 claims abstract description 228
- 239000004020 conductor Substances 0.000 claims abstract description 118
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000010408 film Substances 0.000 abstract description 29
- 238000004377 microelectronic Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 284
- 239000000463 material Substances 0.000 description 96
- 229910052751 metal Inorganic materials 0.000 description 64
- 239000002184 metal Substances 0.000 description 64
- 239000011521 glass Substances 0.000 description 44
- 239000004065 semiconductor Substances 0.000 description 40
- 238000000151 deposition Methods 0.000 description 36
- XGHVUVFECVBQLK-UHFFFAOYSA-N 2-(2-amino-4-methyl-1,3-thiazol-5-yl)ethanol Chemical compound CC=1N=C(N)SC=1CCO XGHVUVFECVBQLK-UHFFFAOYSA-N 0.000 description 32
- 238000012545 processing Methods 0.000 description 32
- 239000003990 capacitor Substances 0.000 description 26
- 229920001621 AMOLED Polymers 0.000 description 24
- 230000008021 deposition Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 24
- 150000002739 metals Chemical class 0.000 description 22
- 229910052782 aluminium Inorganic materials 0.000 description 20
- 230000004888 barrier function Effects 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 239000011159 matrix material Substances 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 230000005641 tunneling Effects 0.000 description 18
- 229910044991 metal oxide Inorganic materials 0.000 description 16
- 150000004706 metal oxides Chemical class 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000005684 electric field Effects 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 229920003023 plastic Polymers 0.000 description 14
- 239000004033 plastic Substances 0.000 description 14
- 238000000059 patterning Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- -1 TiAl7 Inorganic materials 0.000 description 8
- 208000023564 acute macular neuroretinopathy Diseases 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 230000008901 benefit Effects 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052726 zirconium Inorganic materials 0.000 description 8
- 229910010039 TiAl3 Inorganic materials 0.000 description 6
- 229920001971 elastomer Polymers 0.000 description 6
- 239000012467 final product Substances 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000000047 product Substances 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- RRHGJUQNOFWUDK-UHFFFAOYSA-N Isoprene Chemical compound CC(=C)C=C RRHGJUQNOFWUDK-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 239000004693 Polybenzimidazole Substances 0.000 description 4
- 239000004721 Polyphenylene oxide Substances 0.000 description 4
- 239000004954 Polyphthalamide Substances 0.000 description 4
- 239000004372 Polyvinyl alcohol Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910010038 TiAl Inorganic materials 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 229910052593 corundum Inorganic materials 0.000 description 4
- 239000002178 crystalline material Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021389 graphene Inorganic materials 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 239000012811 non-conductive material Substances 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229920001652 poly(etherketoneketone) Polymers 0.000 description 4
- 229920002480 polybenzimidazole Polymers 0.000 description 4
- 229920006380 polyphenylene oxide Polymers 0.000 description 4
- 229920006375 polyphtalamide Polymers 0.000 description 4
- 229920002451 polyvinyl alcohol Polymers 0.000 description 4
- 230000000284 resting effect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 229910001845 yogo sapphire Inorganic materials 0.000 description 4
- HRPVXLWXLXDGHG-UHFFFAOYSA-N Acrylamide Chemical compound NC(=O)C=C HRPVXLWXLXDGHG-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 239000004696 Poly ether ether ketone Substances 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 239000004962 Polyamide-imide Substances 0.000 description 2
- 239000004697 Polyetherimide Substances 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000004793 Polystyrene Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 229910009819 Ti3C2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- XSQUKJJJFZCRTK-UHFFFAOYSA-N Urea Chemical compound NC(N)=O XSQUKJJJFZCRTK-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 239000004676 acrylonitrile butadiene styrene Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000004202 carbamide Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 210000001520 comb Anatomy 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012769 display material Substances 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 239000005350 fused silica glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229920001903 high density polyethylene Polymers 0.000 description 2
- 239000004700 high-density polyethylene Substances 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052961 molybdenite Inorganic materials 0.000 description 2
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 description 2
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920002312 polyamide-imide Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920002530 polyetherether ketone Polymers 0.000 description 2
- 229920001601 polyetherimide Polymers 0.000 description 2
- 229920000573 polyethylene Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920001195 polyisoprene Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 238000004439 roughness measurement Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000011343 solid material Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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Abstract
【課題】薄膜トランジスタにアモルファス金属膜の1層以上の層を組み込んだマイクロエレクトロニクスデバイス及びその形成方法を含むものである。【解決手段】支持基板102上に形成されたアモルファス金属薄膜トランジスタ(AMTFT)構造体100は、非導電性の支持基板上に形成されたアモルファス金属ゲート電極104と、第1アモルファス金属ゲート電極104上に形成された第1トンネル絶縁体106と、アモルファス金属からなるソース/ドレイン電極108、110及び非導電性の支持基板上に形成されたチャネル導体112と、を含む。【選択図】図1A-B
Description
本開示は、薄膜トランジスタにアモルファス金属膜の1層以上の層を組み込んだマイクロエレクトロニクスデバイスに関する。
関連技術の説明
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、2つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの4成分を有するアモルファス金属の例としては、米国特許第8,436,337号に記載されているZr55Cu30Al10Ni5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約10倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根(RMS)表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、2つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの4成分を有するアモルファス金属の例としては、米国特許第8,436,337号に記載されているZr55Cu30Al10Ni5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約10倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根(RMS)表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
約10~200nmの範囲のアモルファス多成分金属膜(AMMF)は、抵抗器、ダイオード、薄膜トランジスタなどの電子部品の性能を向上させるために使用することができる。これらのAMMFは、標準的な堆積プロセスを用いて形成することができる。上述した例示的なアモルファス金属であるZr55Cu30Al10Ni5は、4つの別種の金属ターゲットを使用して、従来のスパッタ蒸着によって基板上に形成することができるAMMFである。その結果、AMMFと酸化膜の界面の電界がより均一になる。
このような均一性により、ファウラー・ノードハイムトンネル現象を示す金属-絶縁体-金属(MIM)ダイオードやトランジスタの優れた電流-電圧(I-V)特性曲線が得られてきた。トンネル型MIMダイオードは、下部電極のためにAMMFを、上部電極のために結晶性金属膜を採用する。これら2つの電極は、電荷キャリアが電極間を移動するためのトンネル経路を提供する単一の誘電体バリアによって隔てられている。この単一の誘電体バリアによって、印加された電圧の極性に依存する電流応答が生まれる。特定の電圧では、デバイス内の電荷キャリアは一方向にだけトンネルする(方向性トンネリング)。すなわち、トンネルは、印加された電圧の極性に応じて、下部電極から上部電極へ、または上部電極から下部電極へのいずれかで生じる。AMMFの様々なダイオードおよびトランジスタの応用が、米国特許第8,436,337号および第8,822,978号にて論じられている。
既存の薄膜非線形抵抗器よりも優れた性能を有するアモルファス金属薄膜非線形抵抗器(AMNR)について、米国特許第9,099,230号およびPCT特許出願第WO2014/074360号で議論されている。これらのAMNRの電流応答は、印加電圧の極性に依存しないが、これは他の薄膜抵抗器には当てはまらない。この極性の独立性は、誘電体障壁が二つ存在することによるものであり、その際、各障壁の電荷キャリアは実質的に反対方向にトンネルすることを余儀なくされている。AMNRは、印加された電圧に応答して、デバイス内の電荷キャリアが障壁を挟んで両方向にトンネルするため、双方向トンネルを生じる。つまり、印加電圧の極性に関係なく、上部電極から下部電極へ、下部電極から上部電極へとトンネルが生じる。このような極性対称AMNRは、液晶ディスプレイ(LCD)や、有機発光ダイオード(OLED)ディスプレイ技術、電磁センサーアレイに改善された信号制御を提供しうる。
本開示は、アモルファス金属薄膜トランジスタ(AMTFT)を含むデバイスおよびシステムに向けられており、その形成方法を含むものである。
これらのAMTFTは、フラットパネルディスプレイの画素のための制御トランジスタなど、ディスプレイ技術におけるトランジスタを置き換えうる薄くて高性能なデバイスである。これらのデバイスは、一般的なトランジスタ技術と比較してより小さな占有面積で済むという点で非常に効率的なものとしうるため、光が通過するための画素窓領域を50%以上確保することができる。
種々の実施形態において、本開示のデバイスは、支持基板上のアモルファス金属薄膜トランジスタ(AMTFT)を含む。支持基板は、シリコンまたは半導体基板よりもコスト効率が高い非導電性基板とすることができる。たとえば、支持基板は、アルミニウムホウケイ酸ガラス、溶融シリカ、または他の適切な非導電性材料であってもよい。
基板が導電性である場合、基板の表面と基板上の最初の電子部品との間に絶縁体が形成されていてもよい。たとえば、シリコンや半導体の基板が使用される場合、非導電性を確保する目的で、基板の表面にシリコンを最初の電子部品から隔てる自然酸化物または他の絶縁体が形成される。
支持基板は、ガラス基板、シリコンまたは他の半導体基板、またはポリマー(たとえばゴムまたはプラスチック)を含む可撓性基板など、種々の材料の任意のものとすることができる。さまざまな実施形態において基板は可撓性である。そのようないくつかの実施形態では、トランジスタは全体がアモルファス材料(すなわちアモルファス金属ゲート、ソース、およびドレイン電極、アモルファス金属酸化物絶縁体、およびアモルファス金属酸化物半導体)で作られている。
実施形態では、本開示のトランジスタは、少なくとも1つのアモルファス金属層を含む。好適な任意のアモルファス金属を使用することができる。実施形態では、使用されるアモルファス金属は、Zr、Cu、Ni、Al、またはそれらの組み合わせを含む。たとえば、アモルファス金属層は、チタンとアルミニウムの合金であってもよい。いくつかの実施形態では、合金は、TiAl3、TiAl7、TiAl、またはそれらの組み合わせである。特定の実施形態では、合金はTiAl3である。特定の実施形態では、合金はTiAl3、すなわち原子の25%がチタンで置換されたアルミニウムである。他の実施形態では、アモルファス金属層は、Cu、Zr、またはその両方(たとえば、CuZrB)の合金である。
さまざまな実施形態では、アモルファス金属層が支持基板上に形成される。いくつかのそのような実施形態では、アモルファス金属層が形成される支持基板の表面は平らな表面である。この平らな表面は、アモルファス金属層の均質に滑らかな表面と相まって、アモルファス金属ゲート電極が均質に滑らかな表面を有することを可能にし、その結果、表面欠陥が減少する。これは、結晶性金属と比較してのことである。結晶性金属の表面不完全性は、電界の不均一性を引き起こし、これは、電子デバイスの故障につながる可能性がある。
いくつかの実施形態では、アモルファス金属層は、アモルファス金属ゲート構造体であるか、またはアモルファス金属ゲート構造をなすよう形成されている。したがって、実施形態では、本開示のAMTFTがアモルファス金属ゲートとチャネル導体とを含んでいる。さまざまな実施形態では、チャネル導体は半導体材料である。いくつかの実施形態では、チャネル導体は酸化物である。特定の実施形態では、チャネル導体はInGaZnOである。
実施形態では、AMTFTはソース電極およびドレイン電極をさらに含む。そのような電極は、当技術分野の当業者に理解されるように、結晶性、アモルファス、マルチマテリアルスタックなどとすることができる。ソース電極およびドレイン電極は、結晶性金属または他の適切な導体とすることができる。いくつかの実施形態では、材料は、金属(たとえば、Al、Moなど)または半導体材料(たとえば、ポリシリコン)とすることができる。いくつかの実施形態では、その材料は高導電性アルミニウムベースの材料とすることができる。これらの電極は、グラフェン層のような原子レベルの薄さをもつものであってもよい。実施形態では、ソース/ドレイン電極が同一の厚さおよび材料特性を有する。別の実施形態では、ソース電極は、ドレイン電極とは導電性材料が異なっている。この実施形態では、ソース/ドレイン電極は別々のステップで形成されるものであってもよい。ソース/ドレイン電極は、このトランジスタが組み込まれる製品に依存して、別の厚さ、別の材料特性、および別の寸法をもつことができる。
いくつかの実施形態では、アモルファス金属層は、ソースおよびドレイン電極であるか、ソースおよびドレイン電極をなすよう形成されている。したがって、実施形態では、本開示のAMTFTは、アモルファス金属のソースおよびドレイン電極と、チャネル導体とを含む。したがって、実施形態では、本開示のAMTFTは、アモルファス金属のゲート、ソース、およびドレイン電極を含む。
実施形態では、トランジスタは、第1トンネル絶縁体をさらに含む。その第1トンネル絶縁体は、一般に、非常に薄い層、たとえば、約20ナノメートル(nm)以下である。
添付の図を参照して詳細な説明を説明する。図中の要素のサイズおよび相対的な位置は、必ずしも縮尺を保って描かれているわけではない。たとえば、様々な要素および角度の形状は縮尺を保って描かれておらず、これらの要素の一部は、図の読みやすさを向上させるために拡大して配置されている。当業者であれば理解されるように、特定の要素の形状は、特定の用途に適合するように変更(たとえば、丸みを帯びる、細くする、細長くする)されることができる。
本開示の特定の実施形態が、例示の目的で記載されているが、本開示の精神および範囲から逸脱することなく、様々な修正がなされうることが理解されるであろう。
本明細書では、開示された主題の様々な側面の完全な理解を提供するために特定の詳細が記載されている。しかしながら、開示された主題はこれらの特定の詳細部分を除いたまま実施することができる。いくつかの例では、本明細書に開示された主題の実施形態を構成する半導体処理の周知の構造および方法は、本開示の他の側面の記述を不明確にすることを避けるために、その詳細までは記載されていない。
本明細書全体を通して「1つの実施形態」または「1つの実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造、または特徴が少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所において「一実施形態において」または「ある実施形態において」という表現が出現しても、必ずしもすべてが同じ態様を指すものではない。さらに、特定の特徴、構造、または特徴は、本開示の1つまたは複数の側面において、任意の適切な方法で組み合わせることができる。
本開示は、アモルファス金属薄膜を組み込んだトランジスタの様々な実装形態に向けられている。トンネル絶縁層と組み合わせて使用されるアモルファス金属薄膜は、標準的なシリコンベースのトランジスタの複雑さなしに、トランジスタの機能を実行する。このようなアモルファス金属トランジスタは、数多くの支持基板上に形成することができ、トランジスタすなわち能動回路を組み込むことができる材料および製品の種類に関して設計者が柔軟に対処可能になる。これらのアモルファス金属トランジスタは、回路に損傷を与えることなく曲げて形状を変化させることができるので、可撓性基板上に形成することができる。これらの可撓性基板は、ポリマー、ガラス、または他の材料であってもよい。
私たちの生活の多くの側面が、ますます小型化された電子デバイスを利用することによる恩恵に浴している。電子デバイスとは、たとえば、テレビ、携帯電話、スマートフォン、タブレットコンピュータなどのモバイル電子機器、スマートウオッチや歩数計などのウエアラブル電子機器などである。半導体基板上に作られたトランジスタは、回路を形成するための材料(シリコンなどの半導体ウェハ)の制限を受けている。フレキシブルなトランジスタを使用すると、電子デバイスの潜在的な用途をさらに拡大し改善することができる。例示すれば、軽量で高速なディスプレイ、ウエアラブルディスプレイ、モバイルまたは移動容易なディスプレイ、インターネットオブシングスアプリケーションに統合されたり、医療デバイスに統合されたりしたものである。
これらのトランジスタ構造体は、最終用途に応じて高性能なアナログデバイスやデジタルデバイスを形成するために使用することができる。さらに、これらのトランジスタ構造体は、半導体材料を使用しないので、非半導体ベースのトランジスタには無数の用途が開かれる。本開示に記載されるように、半導体材料を利用できるが、トランジスタ構造体それ自体は、シリコンウェハーをドーピングすることに基づいておらず、代わりに、数多くの支持基板上にアモルファス金属薄膜を形成することを組み込んでいる。
図1Aは、支持基板102上に形成されたAMTFT構造体100の断面図を有するAMTFTの第1実施形態である。図1Bは、図1AのAMTFT構造体100の上面図である。構造体100は、支持基板102上に形成されたアモルファス金属ゲート電極104と、アモルファス金属ゲート電極104上に形成された第1トンネル絶縁体106とを含む。ソース/ドレイン電極108、110(たとえば、結晶性金属、アモルファス金属、マルチマテリアルスタックなど)は、第1トンネリング絶縁体106上にある。ソース/ドレイン電極108、110は、少なくとも第1距離105分、アモルファス金属ゲート電極104と重なりをもっている。チャネル導体112(半導体であってもよい)は、ソース/ドレイン電極108、110に少なくとも第2距離107分、重なりをもっている。第2絶縁体114は、任意選択としてチャネル導体112上に配置される。
基板102は、導電性材料、半導電性材料、または非導電性材料などの様々な材料とすることができる。トランジスタ構造体が非伝統的な材料を有する結果、基板は非伝統的な特性を有することができる。たとえば、基板は、その静止した形状に戻ることができるように変形可能であったり、曲げ可能であったりすることができる。トランジスタ構造体はまた、湾曲したまたは曲げられた構成で動作することができる。
いくつかの実施形態では、基板は、ガラス、ポリマー、プラスチック、または他の材料である。他の実施形態では、基板はゴムである。本明細書で使用されるように、「ゴム」には、ポリイソプレンの形態と同様に、イソプレンのポリマーを含む。いくつかのそのような実施形態では、基板はプラスチックである。任意の適切なプラスチックを使用することができる。いくつかの実施形態では、プラスチックは、アリールアミド、アクリルアミド、ポリベンズイミダゾール(PBI)、ポリエーテルイミド、ポリエーテルケトンケトン(PEKK)、ポリエーテルエーテルエーテルケトン(PEEK)、ポリアミド、ポリイミド、ポリアミドイミド、ポリスチレン(PS)、ポリフェニレンオキサイド(PPO)、ポリフタルアミド(PPA)、ポリビニルアルコール(PVA)、アクリロニトリルブタジエンスチレン(ABS)、ポリカーボネート(PC)、熱硬化性樹脂、PBI-PEEK、尿素、エポキシ、ポリウレタン、またはそれらの任意の組み合わせである。いくつかの実施形態では、プラスチックはポリエチレンである。特定の実施形態では、プラスチックは高密度ポリエチレンである。
さらなる実施形態では、可撓性基板は、少なくとも約5度の中心角を有する曲線を形成するように変形(たとえば、弓なりに反らす、ロール状にするなど)することができる。いくつかの実施形態では、可撓性基板は、少なくとも約10度の中心角を有する曲線を形成するように変形させることができる(たとえば、弓なりに反らす、ロール状にする)。特に指定しない限り、中心角は、曲線の頂点に関連して、曲線について測定される。基板が1つ以上の位置で変形する実施形態では、図26Bに示されるように、対応する数の曲線を測定することができ、これは、それぞれ角度Aおよび角度Bに対応する第1曲線2604および第2の曲線2602を含む。いくつかの実施形態では、可撓性基板は、第1曲線および第2の曲線のそれぞれにおいて少なくとも約10度の中心角を有する曲線を形成するように変形(たとえば、弓なりに反らす、ロール状にする)させることができる。別の言い方をすれば、基板は、最終用途に適した形状に曲げるか、輪郭を描かせるか、または他の方法で動かすことができる。この可撓性基板上に形成されたトランジスタ構造体は、曲がった形状または輪郭をもつ形状で使用することができる。また、このようなトランジスタは、最終用途が非可撓性基板に適している場合には、剛性基板上に形成することができることも想定されている。
実施形態では、可撓性基板を平面構成としながらAMTFTが形成される。いくつかのそのような実施形態では、可撓性基板は、その後、AMTFT構造体を損傷することなく、変形させる(たとえば、曲げる、ロール状にする、弓なりに反らす)ことができる。
支持基板の材料は、トランジスタ構造体の最終用途および製造される最終デバイスに基づいて、製造業者によって選択することができる。たとえば、トランジスタ構造体がアレイにして組み込まれている場合、アレイは液晶ディスプレイ内に実装することができる。他の最終用途には、ウエアラブルエレクトロニクスが含まれる。支持基板は、透明であってもよいし、いくつかの反射型ディスプレイで使用されうるもののように非透明であってもよい。
非導電性のフレキシブル支持基板上で製造することにより、製造コストを大幅に削減することができる。そのような基板は、ロール・ツー・ロールでのトランジスタ製造を可能にすることができる。このような製造方法の変更は、電子機器のサプライチェーンを再定義することができる。
基板上にアモルファス金属層が形成される。アモルファス金属層の過剰部分を除去することにより、アモルファス金属ゲート電極104が形成される。アモルファス金属層の形成は、スパッタリング、溶液堆積、電子ビーム蒸着などの任意の成膜技術を含んでもよい。たとえば、Zr、Cu、Ni、Alの元素または混合組成の金属ターゲットを用いたマルチソースRF(またはDC)マグネトロンスパッタリングを採用してもよい。スパッタ蒸着は、分子線エピタキシー(MBE)または金属-有機化学気相成長(MOCVD)のような高度なエピタキシャル技術を用いて堆積された同様の平滑な半導体よりも明確な製造上の利点を提供する。
上述したように、アモルファス金属層の一部は、マスク、フォトリソグラフィー、および他の技術を用いて、エッチングされるか、または他の方法で除去される。他の実施形態では、アモルファス金属層は、用途に適した形状で堆積されるものであってもよい。アモルファス金属層は、スパッタリングによって室温で堆積することができ、その後の加熱を伴う工程においてアモルファスおよび平滑な特性を維持することができる。形成方法および使用方法におけるアモルファス金属層の適応性および柔軟性は、可能な用途を際限なく広げるものである。
可撓性基板上にアモルファス金属ゲートを有する実施形態では、フレキシブル基板は、平面または静止位置にある基板102によって形成された平面2601から少なくとも約±5度の角度に変形(たとえば、曲げ)されることが想定されている。別段の指定がない限り、度数での測定の観点から記載されたすべての角度は、平面2601から測定される(図26Aの破線で示されている)。
第1トンネル絶縁体106は、アモルファス金属ゲート電極104上にある。いくつかの実施形態では、第1トンネル絶縁体106層のうちソース/ドレイン電極108、110とアモルファス金属ゲート電極104との間にある部分は、他の部分よりも薄くてもよい。
第1トンネル絶縁体106は、コンフォーマル(形状適合)層として形成され、これは、ブランケット堆積によって行われてもよい。これは、最も単純で最もコスト効率の良い製造オプションであるが、第1トンネル絶縁体106は、トランジスタ構造体の最終用途に適したものとしてパターニングされるものであってもよい。
トンネル絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物(たとえば、酸化アルミニウム)などを含む任意の適切な絶縁体とすることができる。実施形態では、第1トンネル絶縁体は、非常に薄い層で形成することができる金属酸化物(たとえば、Al2O3)または金属窒化物である。第1トンネル絶縁体は、トンネルおよびホットエレクトロンの生成を可能にするように十分に薄い。いくつかの実施形態では、ソース/ドレイン電極とアモルファス金属ゲート電極との間の第1トンネル絶縁体層の部分が他の部分よりも薄くてもよい。特定の実施形態では、第1トンネル絶縁体は、原子層堆積法によって堆積された10nm以下の酸化アルミニウム層である。
さまざまな実施形態では、本開示のAMTFTは、第2絶縁体を含む。第2絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物などを含む、任意の適切な絶縁体とすることができる。
その後、ソース/ドレイン電極108、110が第1トンネル絶縁体106上に形成される。ソース/ドレイン電極の各々は、少なくとも距離105分、アモルファス金属ゲート電極104と重なりをもっている。図1Aおよび1Bは、アモルファス金属ゲート電極に対するソース/ドレイン電極の一つの構成を示す。他の構成および向きも可能である。電子移動を実現するために、電極は、ある程度分、アモルファス金属ゲート電極と重なりをもっている。
一実施形態では、ソース電極はドレイン電極と同時に形成される。これは、ブランケット堆積とその後のエッチングステップによって行うことができる。このように、ソース/ドレイン電極は、同じ厚さおよび材料特性を有する。代替的な実施形態では、ソース電極はドレイン電極とは導電性材料が異なっており、別のステップで形成される。ソース/ドレイン電極は、このトランジスタが組み込まれる製品に依存して別の厚さ、別の材料特性、および別の寸法を有することができる。
ソース/ドレイン電極108、110上のチャネル導体112。チャネル導体112は、距離107分、ソース/ドレイン電極108、110に重なりをもっている。図1Aおよび図1Bは、ソース/ドレイン電極108、110および第1トンネル絶縁体106に対するチャネル導体112の構成の一実施形態を示す。他の構成および向きも可能である。
本開示の方法のいくつかの実施形態は、ソース/ドレイン電極108、110上にて第2絶縁体114を形成することを含む。第2絶縁体114は、露出したすべての表面を覆い、理想的にはコンフォーマルである。この層は、トランジスタ構造体の保護層であってもよい。他の構造がトランジスタ上に形成することができるものの、これらが単一デバイス層構造体であるいつかの実施形態もある。他の変形例では、電気的接続がなされうるソース/ドレイン電極108、110の表面を露出するために第2絶縁体114に開口部を形成することができる。単一デバイス層の実装形態では、ゲート、ソース、およびドレインへの電気的接続は、端部109、111、および113から並べて行われる。
本実施形態で使用される超平滑なアモルファス金属ゲート電極は、ゲートに粗い結晶性金属電極を使用する従来の薄膜トランジスタと比較して、AMTFTゲート絶縁体を横断しての良好な電界制御を提供する。
AMTFTの別の実施形態が、支持基板202上に形成されたAMTFT構造体200の断面図である図2Aに示されている。図2Bは、図2AのAMTFT構造体200の上面図である。構造体200は、支持基板202上に形成されたアモルファス金属ゲート電極204と、アモルファス金属ゲート電極204上に形成された第1トンネル絶縁体206とを含む。チャネル導体212は、第1トンネル絶縁体206上にある。ソース/ドレイン電極208、210は、部分的にはチャネル導体212上に、部分的には第1トンネル絶縁体206の表面上に配置されている。ソース/ドレイン電極208、210はアモルファス金属ゲート電極204と重なりをもっている。任意選択として第2絶縁体214がソース/ドレイン電極208、210の上に堆積される。
図2Aおよび図2Bでは、ゲート電極204がトンネル絶縁体206によってチャネル導体212から隔てられている。ソース/ドレイン電極208/210は、トンネル絶縁体206によってチャネル導体から隔てられている。ゲート204、チャネル導体212、およびソース/ドレイン電極208がなす重なり領域219がある。ソース/ドレイン電極208/210は、チャネル導体212と直接接触して形成されるものであってもよい。この重なり領域219は、トンネル酸化物を通る動作中に電子が流れる場所である。
AMTFTのさらなる実施形態が、AMTFT構造体300の断面図である図3Aと、支持基板302上に形成された図3AのAMTFT構造体300の上面図である図3Bとに示されている。これは、以下に説明する他の積層体と比較して、ゲートが基板に最も近いので、ゲート・ファーストのデバイス(gate first device)である。構造体300は、支持基板302上に形成された第1アモルファス金属ゲート電極304と、第1アモルファス金属ゲート電極304上に形成された第1トンネル絶縁体306とを含む。第1トンネル絶縁体306上には、チャネル導体312が形成されている。ソース/ドレイン電極308、310は、チャネル導体312と第1アモルファス金属ゲート電極304とに重なりをもっている。ゲート、チャネル、ソース/ドレイン電極のなす重なり領域301は、電子の移動のための経路を提供する。
本明細書に記載されているすべてのチャネル導電体は、最終用途に有益となる標準的な半導体処理技術を用いて、半導体材料で形成することができることに留意されたい。他の導電性材料をチャネルとして使用してもよい。本開示のソース/ドレイン電極はまた、様々な材料であってもよい。いくつかの実施形態では、ソース/ドレイン電極が結晶性材料であってもよい。他の実施形態では、ソース/ドレイン電極がアモルファス金属などのアモルファス材料であってもよい。さらに他の実施形態では、ソース/ドレイン電極が金属層のスタックのような材料の多層スタックであってもよい。
いくつかの実施形態では、ソース/ドレイン電極308、310と第1アモルファス金属ゲート電極304との間の第1トンネル絶縁体層306の部分が他の部分よりも薄くてもよい。たとえば、領域301において第1トンネル絶縁層306を薄くして、ソース/ドレイン電極308、310と第1アモルファス金属ゲート電極304との間の距離を短くしてもよい。この構成では、絶縁層はくぼみを有し、チャネル導体312はこれらのくぼみ内に形成される。トンネル絶縁体のこれらのくぼみは、本明細書に記載された実施形態のいずれにも適用することができる。
第2絶縁体314は、ソース/ドレイン電極308、310の上に堆積される。第2のゲート電極316が第2絶縁体314上に堆積される。第2ゲート電極316は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。第2ゲート電極316は、アモルファス金属のゲート電極304およびチャネル導体312と実質的に整列している。第2のゲート電極316は、少なくとも領域301にわたって延びている。第2ゲート電極316は、他の実施形態に組み込まれてもよい。本実施形態では、第2ゲート電極316が端部303、305を越えて延びている。いくつかの実施形態では、第2ゲート316が第1ゲートの端部303とチャネル導体312の端部307との間に配置された端部311、313を有する。実施形態では、第2のゲート電極がデバイスの性能を向上させる。
AMTFTのさらに別の実施形態が、ゲート・ラスト(gate last)形成方法におけるAMTFT構造体400の断面図である図4Aに示されている。図4Bは、図4AのAMTFT構造体400の上面図である。構造体400は、支持基板402上に第1絶縁体414を含む。これは、基板全体を被覆するためのブランケット堆積によって形成することができ、トランジスタを形成するために処理される基板の表面を被覆するブランケット堆積によって形成することもできる。チャネル導体412は、第1絶縁体414上に形成される。さまざまな層の側壁が傾斜した構成で図示されていることに留意されたい。これらの側壁は、第1絶縁体の表面411に対して垂直に近い、より垂直な方向を向いていてもよい。側壁は、絶縁体の表面に対して横方向である。各実施形態の各層の側壁は、図示されたものとは角度が別であってもよい。
ソース/ドレイン電極408、410は、チャネル導体412と重なりをもっている。好ましい実施形態では、ソース/ドレイン電極がアモルファス金属である。ソース/ドレイン電極408、410上には、トンネル絶縁体である第2絶縁体406が形成されている。第2絶縁体は、ソース/ドレイン電極のアモルファス金属と直接接触している。第2トンネル絶縁体406上には、ゲート電極416が形成されている。ゲート電極416は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。実施形態では、ゲート電極416がチャネル導体412と実質的に整列している。実施形態では、ゲート電極416がソース/ドレイン電極408、410の間に整列している。活性領域である重なり領域413は、少なくとも、ゲート電極416の端部417とソース/ドレイン電極408の端部419との間にある。
ゲート416は、図4Aの実施形態では基板から最も遠くにある。トンネル絶縁体406は、ゲートとソース/ドレイン電極408/410との間にある。チャネルは、ソース/ドレイン電極408/410によってゲートから隔てられている。
AMTFTの別の実施形態が、AMTFT構造体500の断面図である図5Aと、支持基板502上に形成された図5AのAMTFT構造体500の上面図である図5Bとに示されている。これはゲート・ラスト構成である。構造体500は、支持基板502上に形成された第1絶縁体514を含む。アモルファス金属で形成されたソース/ドレイン電極508、510が第1絶縁体514上に形成される。チャネル導体512が領域513においてソース/ドレイン電極508、510と重なりをもっている。チャネル導体は、ソース/ドレイン電極と直接接触しており、これは、蒸着中に露出したすべての場所に重なって覆うコンフォーマル層であってもよい。
第2トンネル絶縁体506は、チャネル導体512上、およびソース/ドレイン電極508、510上に形成される。ゲート電極516が第2トンネル絶縁体506の上に堆積される。ゲート電極516は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。トンネル絶縁体は、この実施形態ではソース/ドレイン電極であるアモルファス金属と直接接触しているときに良好に機能する。実施形態では、ゲート電極516が重なり領域517を有し、チャネル導体512と実質的に整列している。実施形態では、ゲート電極516がソース/ドレイン電極508、510の間に整列しており、ソース/ドレイン電極とある程度重なりをもっている。
図示された実施形態のそれぞれについて、上面図により、最終製品の他の構成要素に結合される様々な構成要素の端部が示される。これらのカップリングは、ビア、他のオーバーラップ層、またはこれらのトランジスタ構造体へ電気信号を伝えられるようになる他の接続技術を介して行うことができる。AMTFTのさらなる実施形態が、AMTFT構造体600の断面図である図6Aと、支持基板602上に形成された図6AのAMTFT構造体600の上面図である図6Bとに示されている。構造体600は、支持基板602上に形成されたアモルファス金属ゲート電極604と、アモルファス金属ゲート電極604上に形成された第1トンネル絶縁体606とを含んでいる。第1トンネル絶縁体606上には、チャネル導体612が形成されている。チャネル導体612上には、第2トンネル絶縁膜618が堆積されている。チャネル導体612およびゲート電極604は、領域611において重なりをもっている。
実施形態では、第2トンネル絶縁体618がアモルファス金属ゲート電極604の中間領域と実質的に整列し完全に重なりをもっている。第2ゲート電極616は、第2のトンネル絶縁体618上にある。実施形態では、第2のゲート電極616が、それぞれの中間領域が整列するようにアモルファス金属ゲート電極604と実質的に整列している。領域613は、第1ゲートと第2のゲートとの重なり領域に対応する。第2ゲート電極616は、結晶性金属、アモルファス金属などの金属であってもよいし、マルチマテリアルスタックであってもよい。
第2誘電体層618は、第2ゲート電極616の寸法に対応するようにパターニングされ除去されるか、または他の方法で形成される。第3絶縁体614は、第2ゲート電極616上にある。実施形態では、第3絶縁体層614は、チャネル導体612が位置615、617で露出するように不連続である。これらの位置または開口部がソース/ドレイン電極608、610によるチャネル導体612への直接結合を可能にする。ソース/ドレイン電極608、610は、第3絶縁体層614の上に形成されチャネル導体612と重なりをもっている。いくつかの実施形態では、第2ゲート電極とソース/ドレイン電極608、610は、第3絶縁体層の後に形成されるよう同時に形成してもよい。
図7は、本開示のAMTFTを含んでもよいディスプレイ700を示す。ディスプレイ700は、複数の画素704を含む表示領域702を含む。このディスプレイは、フレキシブル基板または剛体基板706上にあってもよい。いくつかの実施形態では、基板はガラスである。このディスプレイは、ビデオ、テレビ、または他のデジタルメディアなどの画像を形成するフラットパネルディスプレイであってもよい。
フラットパネルディスプレイの各画素は、AMTFTまたはアモルファス金属非線形抵抗器(AMNR)などの薄膜トランジスタ、またはその両方の組み合わせによって制御される。これらの画素は2つの信号を受信し、一方の信号はスイッチ、すなわちAMFTFまたはAMNRを作動させ、他方の信号はスイッチが活性化されている間に明るさを設定する。セレクトドライバ708は、画素に結合され、スイッチを作動させる。これらのセレクトドライバは、ゲートドライバと呼ばれることがある。表示領域の左側にセレクトドライバが図示されている。
データドライバ710は、画素の明るさを制御する。既知のシステムでは、データドライバおよび選択ドライバは、かさばる個別にパッケージ化されたチップである。これらのチップ群は、基板706のエッジ上で相当程度の面積を占める。これらはまた、ディスプレイ製造業者がこれらのチップを他のシリコンチップ製造業者から購入することが多いため、コストを押し上げる。本開示のAMTFTを用いて作られた本開示のセレクトドライバは、同じくAMTFTまたはAMNRから形成された画素と同じプロセスステップの間に形成される。これにより、ディスプレイディスプレイのベゼルが大幅に低減される。表示領域702の端部からガラスの端部までの距離712は、現在の表示技術と比較して大幅に減少させることができる。この領域は、現在、基板および画素に半田付けされるか、またはそうでなければ結合された複数の集積回路を収容しなければならない。いくつかの実施形態では、所望であれば、画素はAMNRで排他的に形成することができることに留意されたい。また、画素は、AMTFTだけを用いて形成することができることが想定される。
AMTFTは、セレクトドライバをディスプレイディスプレイガラス上に直接形成することを可能にする。これにより、表示領域の周囲のガラスのベゼルを薄くすることができ、別個の集積回路を排除することができる。さまざまな実施形態では、表示領域の副画素は、アモルファス金属薄膜非線形抵抗器(AMNR)デバイスによって制御される。さまざまな実施形態では、表示領域内の副画素が、アモルファスホットエレクトロントランジスタ(AMHET)によって制御される。さまざまな実施形態では、表示領域の副画素がAMTFTデバイスによって制御される。
いくつかの実施形態では、セレクトドライバおよびデータドライバの両方が、AMNR、AMTFT、およびAMHETを使用して、画素の製造中にガラス上に直接形成される。上述したように、アモルファス金属は非常に滑らかな表面を提供する。これらの滑らかな表面は、トンネル絶縁体のようなゲート絶縁体を横断する電界制御に影響を与える。さらに、本開示のトランジスタは、アモルファス材料から形成することができ、すなわち、ゲートおよびソース/ドレイン電極がアモルファス金属であり、絶縁体がアモルファス金属酸化物であり、チャネルがアモルファス金属酸化物半導体とすることができる。これらのすべてのアモルファストランジスタおよび他の回路は、機械的な柔軟性を提供する。
図8A、8B、および8Cは、AMNRデバイスを含む画素800の上面図および断面図である。これらのデバイスは、インプレーンスイッチング(IPS)に使用することができる。本開示で使用されるように、画素は、画素または副画素を指すことができる。画素および副画素を制御および駆動するために使用されるセレクトドライバまたは他のトランジスタは、本開示のAMTFTとして形成することができる。以下に説明するように、AMTFTは、様々な画素を制御および駆動するためにAMNRデバイスに結合することができる。
図8Aは、複数のAMNRデバイス802を含む画素800の上面図であり、図8Bは、線A-Aを通る画素800の断面図である。図8Cは、線B-Bを通る画素800の断面図である。画素800は、透明であるか、または他の方法で光源からの光を透過することができる基板802上に形成されており、この基板は、本開示で議論される基板のいずれか1つとすることができる。第1の複数の相互接続部804a~804fが基板802上に形成されており、本実施形態では、第1の複数の相互接続部804a~804fは、すべてアモルファス金属薄膜で形成されている。
第1トンネル絶縁体810は、第1の複数の相互接続部の上に形成される。第2の複数の相互接続部814a~814hは、第1トンネル絶縁体810上に形成される。セレクトライン816、818は、第2の複数の相互接続部814a~814hと同時に形成することができる。
第2の複数の相互接続部814a~814hの上に第2絶縁体822が形成される。第2絶縁体は、第1トンネル絶縁体とは材料が異なっていてもよい。複数のインプレーン電極826a、826bが第2絶縁体上に形成されている。上部ガラス層828は、液晶層830の上に配置されている。また、電極826aはデータ線である。このインプレーンスイッチング構成では、データ線がトップガラス層828上とは対照的に、基板上に形成される。電極826a、826bは、くし歯状に形成されている。くし歯の数は、この画素の用途が規定するように、より少ない数であってもよいし、より多い数であってもよい。
図9は、本開示に従って形成された画素904の配列902を有するスクリーン901を備えるデバイス900を含む。このデバイスは、テレビ、コンピュータ、携帯電話、タブレット、または図7のディスプレイのような画素を含む他のデバイスなどのディスプレイを含む任意の電子デバイスであってもよい。
各画素904は、赤副画素906、緑副画素908、および青副画素910を含む。いくつかの実施形態では、白副画素912を含む。副画素は、垂直アライメント構成を有するように例示されているが、副画素が少なくとも1つの活性領域を有する複数のAMNRデバイスを用いて形成されるような任意の構成が想定される。図示された構成は、各AMNRデバイスが6つの活性領域を含む各色の2つのAMNRデバイスを含む。セレクトライン914および916は、隣接する画素および副画素にわたり共有される。上部電極または第2電極918、920、922、924は、他の隣接する画素に列状に結合されている。
本開示の一実施形態に従った垂直アライメント(VA)画素906、908、910、912は、6つの活性領域を有する第1AMNRデバイス926と、6つの活性領域を有する第2AMNRデバイス928とを含む。他の実施形態では、第1AMNRデバイスは、第2AMNRデバイスと比較して、活性領域の数が異なっていてもよい。画素は、1つのAMNRデバイス当たり2つの活性領域だけで形成するものであってもよい。たとえば、第1相互接続部のうちの2つだけが形成されている場合、画素は、電極の延長線が相互接続部に重なりをもつような相互接続部を含むことができる。
第1相互接続部は、第1ガラス層上に形成される。これらの第1相互接続部は、アモルファス金属薄膜であり、これは極めて平坦で平滑な材料であり、製造工程を簡素化する。次に、第1相互接続部上にトンネル絶縁体が形成される。
第2相互接続部は、トンネル絶縁体上に形成される。追加の信号線は、第2相互接続部と同時に形成することもできる。また、第2相互接続部と同時に第1電極が形成することもできる。第1電極と第2相互接続部との上には、液晶層または他の表示材料層が形成される。
第2電極は、第2ガラス層上に形成されている。本実施形態では、第1電極および第2電極は千鳥状に配置されているが、上から見て、第2電極が第1電極の少なくとも中央部を遮へいするように、電極は互いに整列していてもよい。この実施形態では、第1および第2電極は、一般的に正方形の形状である。しかしながら、他の形状が想定される。これらの電極は、くし歯状であってもよい。
別の言い方をすれば、画素は、第1ガラス層(基板)と、第1ガラス層上の第1および第2アモルファス金属薄膜相互接続部(インターコネクト)と、第1ガラス層上の第1電極(電極)と、ここで第1電極が第1および第2アモルファス金属薄膜相互接続部の間に結合されており、第2電極(電極918)と、第2ガラス層と、第2ガラス層上の第2の電極と、を含むことができる。異なる数の相互接続部を組み合わせることによって、画素の要求が変化するのに応じ、相互接続部の組み合わせおよび活性領域の数がさまざまなものとなるよう設計を変更することができる。
垂直配向とAMNR素子あたり2つの活性領域とを有するような画素を構築するプロセスは、半導体を必要としない単純なプロセスである。画素がディスプレイディスプレイに使用される場合、この画素を構築するプロセスは、バックプレーンを構築することと呼ばれる。このバックプレーンは、第1ガラス層上にアモルファス金属薄膜相互接続部を堆積してパターニングすることを含む。次に、トンネル絶縁体が堆積される。次に、第1電極が堆積され、パターニングされる。第2電極は、堆積およびパターニングにより第2ガラス層上に形成される。第2ガラス層は、カラーフィルターガラスであってもよい。この第2電極は、酸化インジウムスズであってもよい。
画素のためのセレクトラインが第1電極と同時に形成されていてもよい。代替的な実施形態では、セレクトラインが最初に形成され、その後、第1電極が形成され、セレクトラインに結合される。図9のセレクトラインは、ライン916および914であり、第2相互接続を含んでもよい。セレクトラインは、以下でより詳細に説明するビアを介して第1電極に結合することもできる。
第2の電極が非透過性導体である場合、4つのマスクステップがプロセスで使用され、それぞれが2つの活性領域を有する2つのAMNRデバイスを有する画素を形成する。画素窓材料は、透明な導電性酸化物から形成されなければならない。このプロセスは、アモルファス金属薄膜を堆積し、パターニングして、距離を隔てた第1相互接続部および第2相互接続部を形成することを含む。これが第1マスクステップである。このプロセスは、トンネル絶縁体を形成し、次いで上のセレクトラインを堆積してパターニングし、第1および第2相互接続部に重なり合わせる工程を含む。これが第2マスクステップである。セレクトラインの上に絶縁体が形成される。ビアはセレクトラインのうちの1つへのアクセスを提供するために、絶縁体を介して形成される。次に、第1電極が、導電性材料を堆積してパターニングすることにより形成され、ビアを介してセレクトラインのうちの1つに結合される。これが第3マスクステップである。第2電極が導電性酸化物を用いて第2ガラス層上に形成される。これが第4マスクステップである。液晶層は、第1電極と第2電極との間に配置される。あるいは、マスクステップの数を少なくするために、ツートーンマスクを用いてもよい。このツートーンマスクは、セレクトラインと第1電極を形成する際に使用してもよい。
AMNR素子は2回のマスクステップだけで完全に形成することができる。AMTFTを画素内にまたは制御回路として形成する場合、他のアモルファス回路のために他の層が組み込まれるので、2回以上のマスキングステップがあってもよい。
これらのアモルファス金属薄膜材料は、非常に滑らかであり、後続のステップにて下地となる堅固な表面を実現することから、製造プロセスを開始するのに優れた材料である。これらのアモルファス金属薄膜は、しばしば、最初に形成された層である。しかしながら、本開示でさらに説明するように、他の構成が想定されている。
基板の上面から第2のレベルの相互接続部の上面までのAMNRデバイスの合計の高さは約200ナノメートルである。これらは、非常に薄く高性能なデバイスである。AMFTFの総高さは、250ナノメートルから400ナノメートルの範囲であってもよい。
2つの活性領域だけを有するAMNRデバイスは、5ボルト前後の閾値電圧を達成することができ、12の活性領域を有するデバイスは、各デバイスがトンネル絶縁体の厚さが類似または同一である30ボルト前後の閾値電圧を達成することができる。
活性領域の数が異なる2つのAMNRデバイス間のしきい値電圧の関係は、次のとおりである。
ここで、AMNR-X#1は第1AMNRデバイスであり、AMNR-X#2は第2AMNRデバイスであり、nは活性領域の数である。
ここで、AMNR-X#1は第1AMNRデバイスであり、AMNR-X#2は第2AMNRデバイスであり、nは活性領域の数である。
図10は、本開示の一実施形態に従った共有セレクトラインレイアウトを有する複数の副画素の上面図である。第1副画素1000は、第2副画素1002と第3副画素1004との間に配置される。各副画素は、2つのセレクトラインを有する。第1副画素1000は、第2副画素1002と共有される第1選択線1006と、第3副画素1004と共有される第2選択線1008とを有する。非シリコンベースの基板上で高性能を実現するために開発されたディスプレイまたは他の電子デバイス上にてこれらの画素にAMTFT回路を組み込むことができる。
図11は、図7に示されたディスプレイ領域などのディスプレイで使用されうるトランジスタ構造体の例示的なアレイである。アレイは、ディスプレイに組み込まれてもよいし、X線検出器などのセンサと一体化してもよい。アレイ1100は、複数の行1104および複数の列1102を含む。各行は、アレイ1100のAMHET1101にベース信号を伝導することができる。各列は、AMHET1101にエミッタ信号を伝導することができる。AMHET1101は、アモルファス金属層1106を含む。エミッタ電極1110はアモルファス金属層1106に重なりをもっていて行1102に結合する。ベース電極1108は、アモルファス金属層1108と重なりをもっていて列1104と結合する。アモルファス金属層1106とベース電極1108とにコレクタ電極と接点1114とが重なりをもっている。コレクタ電極1114は、他の画素またはセル制御素子に結合される。コレクタ電極1114は、コンデンサまたは他のトランジスタに結合しなくてもかまわない。さまざまな実施形態では、コンデンサは、1つ以上のアモルファス金属層を含む。いくつかのそのような実施形態では、コンデンサ内のアモルファス金属は、AMTFTで使用されるのと同じアモルファス金属である。
このAMHETトランジスタ1101は、共通ベース、共通エミッタ、または共通コレクタモードでマトリックススイッチとして動作することができる。この特定の図示の例では、共通エミッタ構成である。このようなマトリクススイッチは、単一の素子を制御することを可能にする。
複数のAMHETトランジスタ1101は、液晶ディスプレイ、有機発光ダイオードディスプレイ、電気泳動、エレクトロルミネッセンスなどの様々なアクティブマトリクスディスプレイ技術に組み込むことができる。各特定のアクティブマトリクスアプリケーションは、ディスプレイを形成するための追加の回路要素を有する。抵抗器、コンデンサ、ダイオード、他のトランジスタ、または他の電子部品などの要素のいくつかは、AMHETと同じ処理ステップで、またはその後の処理で形成することができる。
実施形態では、AMHET構造体は、支持基板上のアモルファス金属相互接続部と、アモルファス金属相互接続部上の第1トンネル絶縁体とを含む。第1電極および第2電極は、第1トンネル絶縁体上にある。第1電極と第2電極は、アモルファス金属相互接続部に重なりをもっている。第3電極は、第2電極と重なりをもっており、第2絶縁体によって第2電極から隔てられている。例示的なAMHET構造体は、たとえば、WO2018/009901にて説明および開示されており、同開示は、その上記事項に関する教示のために、ここに引用することにより本明細書の一部をなすものとする。
この構造体は第1電極に結合された第1端子を含む。第2端子は、第2電極に結合される。第3電極を別の電子デバイスに結合するために第3端子が含まれてもよい。第1および第2端子は、第3電極と同時に形成されていてもよい。あるいは、第1端子および第2端子は、第3電極を形成するものとして後続の処理ステップで形成される。
このAMHET構造体は、第1電極、第2電極、および第3電極に印加される電界を調整することにより、トランジスタのように動作する。第1電極はエミッタ電極とすることができ、第2電極はベース電極とすることができ、第3電極はコレクタ電極とすることができる。トランジスタ構造体は、共通エミッタモード、共通ベースモード、または共通コレクタモードで動作することができる。
電子は、第1端子を介して印加された電圧に応答して、エミッタ電極である第1電極から第1トンネル絶縁体を介しアモルファス金属相互接続部にトンネルする。電子は、アモルファス金属相互接続部および第1トンネル絶縁体を通って、第2電極であるベース電極へと移動する。これらの電子は、そのエネルギーが第2電極であるベース電極のフェルミエネルギーを超えているため、トンネルが終了したときに「ホット」とみなされる。これらの原理は、本開示に記載されたすべての実施形態に適用される。
典型的なトランジスタ構造体とは異なり、アモルファス金属トランジスタ構造体は、電子が第3電極から第2電極およびアモルファス金属相互接続部を介して第1電極に移動するような逆モードで動作することができる。この逆モードでは、トランジスタ構造体は、調整可能な閾値電圧および非対称性を有するトンネルダイオードのように機能する。調整可能な閾値電圧および非対称性は、第1電極108および第3電極から印加される電界と組み合わせて、第2電極に印加される電界を変調することによって達成される。
さらなる実施形態では、AMHET構造体が、非導電性の支持基板上に形成されるアモルファス金属層か、または基板をアモルファス金属層から隔離するために基板上に絶縁体を含む。トンネル酸化物層はアモルファス金属層上に形成される。トンネル酸化物上に第1電極と第2電極が形成され、第1電極と第2電極の一部がアモルファス金属層と重なりをもつようにコプラナー状に配置されている。
第1電極と第2電極の上に誘電体層が形成されている。誘電体層上には、第3電極と第4電極が形成されている。第3電極および第4電極の一部は、それぞれアモルファス金属層と第1電極および第2電極との間で重なりをもつように配置されている。第3電極と第4電極は、同じ材料から同時に形成される。また、接点を、第3電極および第4電極と同時に形成することもできる。接点は、誘電体層を介して第2電極に結合し、接点は、誘電体層を介して第1電極に結合する。
アモルファス金属層、第1電極、および第3電極形成部の第1重なり領域は、第1電極とアモルファス金属層との間で電子が行き交うことができる領域である。アモルファス金属層と第2電極と第4電極との重なりに対応する第2活性領域が存在する。この第2活性領域は、第2電極とアモルファス金属層との間で電子が行き交うことができる領域である。
第1電極および第2電極は、それぞれエミッタおよびベースに相当する。第3電極および第4電極はコレクタ電極に相当する。これら2つのコレクタ電極により、ベースとエミッタが共有された2つのトランジスタ構造体が形成される。この2つのトランジスタ構造体は、トランジスタ構造体と同じ方法で形成することができ、その違いは、第3電極を形成する際に、単に導電層をより多く残すことである。
別の実施形態では、AMHETトランジスタ構造体は、基板上に形成されたアモルファス金属膜を含む。トンネル絶縁体は、アモルファス金属膜上にある。
ある領域では、トンネル絶縁体は、トンネル絶縁体の他の領域とは異なる厚さを有するように薄層化されるか、あるいはパターン化されている。トンネル絶縁膜の厚さを調整することにより、トランジスタ構造体の動作特性が調整される。トンネル絶縁体が1つの活性領域で選択的に薄くされている場合、異なる厚さのためにエミッタ-ベース構造体を介した対称的な伝導が存在しない場合がある。これは、いくつかの最終使用例では許容可能である。
第1電極は、アモルファス金属膜に重なりをもつように形成され、第1の厚さを有するトンネル絶縁体によってアモルファス金属膜から隔てられる。第1電極と同じ材料であり、同じ加工ステップで形成してもよく異なる時期に形成された異なる材料であってもよい第2電極が、アモルファス金属膜と重なりをもつように形成されている。第2電極は、第1電極から間隔を置いて配置され、第1電極に対しておおむね平行な方向に配置されている。
第2電極は、第1の厚さよりも小さい第2厚さを有するトンネル絶縁体によって、アモルファス金属膜から隔てられている。第1電極とアモルファス金属膜との間を通過する電子の挙動と、第2電極とアモルファス金属膜との間を通過する電子の挙動とは、第1厚さが異なる結果異なる挙動となる。たとえば、パターニングされたトンネル絶縁体は、第1電極および第2電極とアモルファス金属膜との重なり部分に形成されうる寄生容量を最小限に抑えることができる。このように、トンネル絶縁体は、製造および最終製品が要求するままに、いずれかの電極の重なり領域にパターニングすることができる。
第1電極と第2電極との上に絶縁体が形成されている。第1電極と第2電極との上に第3電極が形成されている。第2電極および第1電極にそれぞれ結合するための接点が第3電極と同時に形成される。
さらなる実施形態では、AMHETトランジスタ構造体は、異なる寸法のベース電極およびエミッタ電極を有する。トランジスタ構造体は、平面基板上に形成されたアモルファス金属相互接続部を含む。アモルファス金属相互接続部は、上から見て長方形であり、第1の方向に延びる最長の寸法を有する。
相互接続部上にトンネル絶縁体がある。トンネル絶縁体上にエミッタ電極がある。ベース電極もまた、エミッタ電極から隔てられてトンネル絶縁体上にある。エミッタ電極およびベース電極の両方は、少なくとも部分的に相互接続部の上にあり、かつ重なりをもっている。
ベース電極は、エミッタ電極の第2の寸法よりも小さい第1の寸法を有する相互接続部に対し、その上に重なりをもって整列する部分を少なくとも含む。別々の寸法を有することにより、トランジスタの動作特性が変化し、製造者はトランジスタ構造体を調整する機会を得ることができる。たとえば、ベース電極を薄くすることで、トランジスタ構造体のゲインを高めることができる。ベース電極とエミッタ電極は、同じ材料であってもよいし、異なる材料であってもよい。
ベース電極の第1部分が第1の厚さであり、ベース電極の第2部分が第1厚さよりも小さい第2厚さであるように、ベース電極が第1厚さを有するように形成され、その後、図示のように薄くすることもできる。あるいは、ベース電極は、エミッタ電極とは異なる加工ステップで形成したり、エミッタ電極よりも薄くなるように形成したりしてもよい。いったん形成されたベース電極の一部を除去する代わりに、ベース電極をエミッタ電極よりも薄い層として形成してもよい。
ベース電極およびエミッタ電極上には、第1誘電体層が形成されている。第1誘電体層上にコレクタ電極が形成されている。ベース電極との接触部は、コレクタ電極と同じ材料から同時に形成することができる。第1誘電体層を貫通する開口部が、ベース電極への接触を可能にするように形成される。エミッタ電極への別の接点は、同様の方法で形成することができる。
第2誘電体層は、コレクタ電極および接点上に形成することができる。いくつかの実施形態では、コレクタ端子を別のデバイスに結合するために、第2誘電体層を介して接点が形成される。
さらなる実施形態では、AMHETトランジスタ構造体は、基板上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上に形成される。トンネル酸化物層上にバリア層が形成される。バリア層は、金属酸化物のような無機材料であってもよいし、ポリマーのような有機材料であってもよいし、任意の適当な材料であってもよい。バリア層は、アモルファス金属と電極との重なりに起因して発生しうる寄生容量を最小限に抑えることができる。
バリア層には、第1開口部が形成されている。第1開口部には、第1電極が形成される。第1電極は、アモルファス金属層と重なりをもっている。バリア層には、アモルファス金属層の一部に重なりをもつように第2開口部が形成されている。アモルファス金属層の一部に重なりをもつように第2電極が形成され、第2電極の一部が第2の開口部にある。
第1電極および第2電極の上に誘電体層が形成されている。誘電体層上に第3電極が形成される。実施形態では、層のいずれも平坦化されていない。他の実施形態では、各層または層の一部が平坦化されている。
第4電極および第5電極は、それぞれ、第1電極および第2電極と対をなす。第4電極および第5電極は、第3電極と同じ材料から同時に形成することができる。
本実施形態または本開示の任意の実施形態の第1および第2電極は、グラフェン、MoS2、W2、Ti3C2、GaN、BN、Ca2N、または他の好適な材料などの極薄の2次元導電体で形成することもできる。いくつかの実施形態では、第1電極は、導電性材料の原子レベルの薄さをもつ層であり、第2電極は、導電性材料のかなり厚い層である。これらの層の導電性材料は、異なる種類の導電体であってもよい。
別の実施形態では、AMHETトランジスタ構造体は、基板の凹部に形成されたアモルファス金属層を有する。アモルファス金属層の第1表面は、基板の第1表面とコプラナー状である。
アモルファス金属層と基板の第1表面との上にトンネル酸化物層が形成されている。トンネル酸化物層上には、第1電極および第2電極が形成されている。第1電極は、アモルファス金属層の第1の部分に重なりをもち、第2電極は、アモルファス金属層の第2部分に重なりをもつ。
第1電極と第2電極との上に第1誘電体層が形成されている。第1誘電体層の平らな表面上に第3電極が形成されている。第2誘電体層は、第3電極上に形成されている。
さらに別の実施形態では、AMHETトランジスタ構造体が基板の平らな表面上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上にある。アモルファス金属層の側面およびトンネル酸化物層の側面はコプラナーである。これは、アモルファス層を形成し、トンネル酸化物層を形成した後、両層を同時にエッチングすることで実現できる。
トンネル酸化物層上に第1電極および第2電極が形成されている。第1電極および第2電極上に誘電体層が形成されている。誘電体層上に第3電極が形成されている。
有利には、本開示のAMTFTを形成するために使用される処理ステップは、AMTFTに隣接するAMNRおよび/またはAMHETを形成するためにも使用することができる。たとえば、図12Aおよび図12Bに示すように、AMTFT1200(図1に示し上述)は、支持基板1202上のAMNR1220に隣接して形成される。通常の当業者であれば理解するように、図12A~17に示されたAMNRは、AMHET、または任意の他の適切な構造体に置き換えることができ、同様の処理上の利点が達成することができる。
実施形態では、アモルファス金属ゲート電極1204およびアモルファス金属相互接続部1224は、基板1202上に第1アモルファス金属層を形成すること、第1アモルファス金属層をパターニングすること、および第1アモルファス金属層の一部を除去することを含んでもよい、同じ処理ステップで堆積して形成される。
AMTFT1200は、AMNR1220が表示領域内の画素であり、AMTFTとAMNRとの間の距離が比較的大きくなるようなセクション回路のトランジスタであってもよい。このような実施形態では、AMTFTとAMNRは、直接結合されていなくてもよい。他の実施形態では、AMTFTおよびAMNRは単一の画素の一部であり、互いに直接結合されていてもよい。
第1トンネル絶縁体1206は、アモルファス金属ゲート電極1204およびアモルファス金属相互接続部1224上に堆積される。この第1トンネル絶縁体は、マスクなしで形成されるコンフォーマル層であってもよい。次に、本開示の他の実施形態に従って説明されるように、ソース/ドレイン電極1208、1210、および第1および第2電極1228、1230が第1トンネル絶縁体1206上に堆積される。ソース/ドレイン電極1208、1210および第1および第2電極1228、1230は、アモルファス金属層のような単層として堆積され、パターニングされ、次いで、適切な形状を形成するためにエッチングをすることができる。たとえば、ソース/ドレイン電極1208、1210は、ゲート1204から離れて、他のデバイスに結合されるように、または第1および第2電極1228、1230の端部1215、1217に結合されるように延びている端部1211、1213を有する。
チャネル導体1212は、ソース/ドレイン電極1208、1210に重なりをもつように堆積される。さらに、第2の絶縁体1214は、任意選択として、チャネル導体1212、ソース/ドレイン電極1208、1210、および第1および第2電極1228、1230上に堆積して形成される。チャネル導体は、アモルファス半導体の層のような層として形成され、パターニングされ、その後エッチングされるものであってもよい。この工程は、3つのマスク工程であってもよい。このようなAMTFT構造体によれば、AMTFTチャネルに必要な半導体層を堆積させる前に、AMNRを十分に形成することができる。これにより、チャネルの堆積および形成中のAMNRのトンネル絶縁体の損傷を低減することができる。
同様に、本開示の他のAMTFTを形成するために使用される処理ステップは、AMTFTに隣接するこのようなAMNRを形成するためにも使用することができる。たとえば、断面図である図13Aおよび上面図である13Bに示すように、支持基板1302上のAMNR1320に隣接してAMTFT1300(図2に示し上述)が形成される。このような実施形態では、アモルファス金属ゲート電極1304およびアモルファス金属相互接続部1324が同じ処理ステップ(複数可)で堆積して形成される。次いで、第1トンネル絶縁体1306が、アモルファス金属ゲート電極1304およびアモルファス金属相互接続部1324上に堆積して形成される。次に、チャネル導体1312が第1トンネル絶縁体1306上に堆積して形成される。チャネルは、AMNRが完成する前に形成され、金属ゲート電極1304と重なりをもつようにパターニングされ、エッチングされる。
次に、ソース/ドレイン電極1308、1310が、チャネル導体1312および第1トンネル絶縁体1306上に堆積して形成され、第1および第2電極1328、1330が、本明細書に記載されているように、第1トンネル絶縁体1306上に堆積して形成される。ソース/ドレイン電極1308、1310および第1および第2電極1328、1330は、同じ材料で同時に形成することができる。最終製品に役立つのであれば、これらは、異なる処理ステップで形成された異なる材料であってもよいといういくつかの実施形態がある。さらに、第2絶縁体1314は、任意選択として、ソース/ドレイン電極1308、1310、チャネル導体1312、および第1および第2電極1328、13330上に堆積して形成される。図示されていないが、AMNRおよびAMTFTは互いに結合され、他の回路に結合されることができ、この点は記載された他の実施形態にも適用することができる。
追加の実施例では、断面図である図14A、および上面図である図14Bに示すように、AMTFT1400(図3に示し上述したように)が支持基板1402上のAMNR1420に隣接して形成されている。このような実施形態では、アモルファス金属ゲート電極1404およびアモルファス金属相互接続部1424は、同じ処理ステップ(複数可)で堆積して形成される。次いで、第1トンネル絶縁体1406が、アモルファス金属ゲート電極1404およびアモルファス金属相互接続部1424上に堆積して形成される。その後、チャネル導体1412は、第1トンネル絶縁体1406上に堆積して形成される。その後、ソース/ドレイン電極1408、1410は、チャネル導体1412および第1トンネル絶縁体1406上に堆積して形成され、本明細書に記載されているように、第1および第2電極1428、1430が第1トンネル絶縁体1406上に堆積して形成される。さらに、第2の絶縁体1414が、任意選択として、ソース/ドレイン電極1408、1410、チャネル導体1412、および第1および第2の電極1428、1430上に堆積して形成される。そして、第2のゲート電極1416は、第2の絶縁体1414の上に堆積して形成される。
さらなる実施形態では、断面図である図15Aおよび上面図である図15Bに示すように、AMTFT1500(図4Aおよび図4Bに示し上述)およびAMNR1520が互いに隣接して形成される。第1絶縁体1514が堆積され、支持基板1502上に形成される。次に、チャネル導体1512が第1絶縁体1514上に堆積して形成される。ソース/ドレイン電極1508、1510が、アモルファス金属で堆積して形成され、チャネル導体1512と重なりをもつように形成される。同じステップ(複数可)においてアモルファス金属相互接続部1524が第1絶縁体1514上に堆積して形成される。次に、第2のトンネル絶縁体1506が、ソース/ドレイン電極1508、1510上およびアモルファス金属相互接続部1524上に堆積して形成される。次いで、ゲート電極1516および第1および第2電極1528、1530を第2トンネル絶縁体1506上に形成し、同じプロセスステップまたはステップで形成してもよい。このようなAMTFT構造体によれば、AMTFTチャネル導体用の半導電層が堆積して形成された後に、AMNRを完全に形成することができる。これにより、チャネルの堆積および形成中にAMNRのトンネル絶縁体が損傷する可能性が低減される。
他の実施形態では、断面図である図16Aおよび上面図である図16Bに示すように、AMTFT1600(図5Aおよび図5Bに示し上述)およびAMNR1620が互いに隣接して形成される。第1絶縁体1614は、支持基板1602上に堆積して形成される。ソース/ドレイン電極1608、1610は、第1絶縁体1614上にアモルファス金属を堆積して形成される。同じステップ(複数可)で、アモルファス金属相互接続部1624が第1絶縁体1614上に堆積して形成される。次に、チャネル導体1612が堆積され、ソース/ドレイン電極1608、1610に重なりをもつように形成される。次に、第2のトンネル絶縁体1606が、ソース/ドレイン電極1608、1610、チャネル導体1612、およびアモルファス金属相互接続部1624上に堆積して形成される。ゲート電極1616および第1および第2電極1628、1630が、次に、同じ処理ステップ(複数可)において、第2のトンネル絶縁体1606上に形成される。
他の実施形態では、断面図である図17Aおよび上面図である図17Bに示すように、AMTFT1700(図6Aおよび図6Bに示し上述)およびAMNR1720は、互いに隣接して形成される。第1アモルファス金属ゲート電極1704およびアモルファス金属相互接続部1724が、支持基板1702上に堆積して形成される。次に、第1トンネル絶縁体1706が、アモルファス金属ゲート電極1704およびアモルファス金属相互接続部1724上に形成される。次いで、第1トンネル絶縁体1712上にチャネル導体が形成される。チャネル導体1712上に第2トンネル絶縁体1718が堆積して形成される。第2ゲート電極1716は、第2のトンネル絶縁体1718上に堆積される。第3絶縁体1714は、第2のゲート電極1716および第1トンネル絶縁体1706の上に堆積される。実施形態では、第3絶縁体層1714は、連続した層として堆積され、その後、チャネル導体1712および第1トンネル絶縁体1706が1つ以上の位置で露出するように部分的に除去される。他の実施形態では、第3絶縁体層1714は、チャネル導体1712および第1トンネル絶縁体1706が1つ以上の位置で露出するように、不連続層として堆積される。ソース/ドレイン電極1708、1710および第1および第2の電極1728、1730は、チャネル導体1712および第1トンネル絶縁体1706が露出している位置において、第3絶縁体層1714の上に形成される。
図17Aおよび図17Bの実施形態は、2つのゲートを有するトップゲート、自己整合型AMTFTである。第1ゲート1704はボトムゲートであり、第2ゲート1716は最後に形成された構成要素である。
AMTFTおよび隣接するAMNRの特定の実施形態が、AMTFT構造体1800およびAMNR構造体1820の断面図である図18A、および同様の上面図である図18Bに示されている。AMTFT構造体1800およびAMNR構造体1820は、支持基板1802上に形成される。AMTFT1800は、支持基板1802上にアモルファス金属ゲート電極1804を含み、AMNR構造体1820は、アモルファス金属相互接続部1824を含む。実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、同じ処理ステップ(複数可)で堆積して形成される。いくつかのそのような実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、TiAl3で形成される。そのようないくつかの実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、約60ナノメートル(nm)の厚さである。
次いで、第1トンネル絶縁体1806が、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824上に堆積して形成される。特定の実施形態では、第1トンネル絶縁体1806は、Al2O3を含む。いくつかのそのような実施形態では、第1トンネル絶縁体1806の厚さは約15nmである。
次いで、チャネル導体1812は、第1トンネル絶縁体1806上に堆積して形成される。いくつかのそのような実施形態では、チャネル導体1812は、InGaZnOで形成される。そのようないくつかの実施形態では、チャネル導体1812の厚さは約20nmである。
ソース/ドレイン電極1808、1810は、次に、チャネル導体1812および第1トンネル絶縁体1806上に堆積して形成され、第1および第2の電極1828、1830は、本明細書に記載されているように、第1トンネル絶縁体1806上に堆積して形成される。特定の実施形態では、ソース電極1808、ドレイン電極1810、第1電極1828、および第2電極1830は、アルミニウムおよびモリブデンからなる。いくつかのそのような実施形態では、各電極は、厚さが約300nmであるアルミニウムの層と、厚さが約80nmであるモリブデンの層とを含む。
ソース/ドレイン電極1808、1810は、部分的にはチャネル導体1812上に、部分的には第1トンネル絶縁体1806の表面上に配置される。ソース/ドレイン電極1808、1810は、アモルファス金属ゲート電極1804と重なりをもっている。特定の実施形態では、ソース電極1808、ドレイン電極1810がアモルファス金属ゲート電極1804に約1μmだけ重なりをもっている。
いくつかの実施形態では、ソース電極1808、ドレイン電極1810が約400マイクロメートル(μm)の幅を有する。特定の実施形態では、ソース電極1808、ドレイン電極1810が約100μmの幅で隔てられている。
第1および第2電極1828、1830は、アモルファス金属相互接続部1824の上に配置される。特定の実施形態では、第1および第2電極1828、1830の幅は約5μmである。いくつかのそのような実施形態では、アモルファス金属相互接続部1824もまた約5μm幅である。
図18Aおよび図18BのAMTFTおよびAMNRを作製し試験した。結果の電子移動度の伝達曲線およびプロットが図18Cに示されている。AMNRの電流-電圧曲線を図18Dに示す。AMTFTは、ボトムゲート、トップコンタクト構造である。
さまざまな実施形態では、本明細書に記載されたAMTFT構造体は、回路構造に使用される。したがって、本開示の実施形態は、AMTFTを含む回路を含む。たとえば、AMTFTは、リセット/セットフリップフロップに使用することができる。リセット/セットフリップフロップの回路図の例を図19Aに示す。AMTFTを含むリセット/セットフリップフロップのタイミング図を図19Bに、真理値テーブルを図19Cに示す。図19Cの「位相」列に対応し図19Bにて番号を付した線における入力および出力が示されている。
別の実施形態では、1つ以上のAMTFTがディスプレイに使用される。このようないくつかの実施形態では、AMTFTは、アクティブマトリクス液晶ディスプレイ(AMLCD)または電気泳動ディスプレイ(EPD)回路のスイッチングTFTとして使用される。図20Aは、例示的なAMLCDまたはEPD回路の回路図を示している。図20Bは、EPD回路のAMLCDの例示的なマトリックスの上面図である。図20Cは、図20Bの長方形によって示されるように、アレイの単一画素回路を示す。この実施形態では、AMTFT構造体2000は、金属ゲート電極2004と、金属ゲート電極2004上に形成された第1トンネル絶縁体(図示せず)とを含む。チャネル導体2012は、第1トンネル絶縁体2006上に形成されている。ソース/ドレイン電極2008、2010は、部分的にはチャネル導体2012上に、部分的には第1トンネル絶縁体の表面上に配置されている。ソース/ドレイン電極2008、2010は、メタルゲート電極1904と重なりをもっている。
別の実施形態では、アクティブマトリクス有機発光ダイオード(AMOLED)回路において、AMTFT構造体が使用される。理解されるように、AMOLED回路は、異なる数のトランジスタおよびコンデンサ(たとえば、2個のトランジスタおよび1個のコンデンサ、5個のトランジスタおよび2個のコンデンサ、6個のトランジスタおよび1個のコンデンサなど)を含む様々な構造を有することができる。さまざまな実施形態では、AMOLED回路の任意の1つ以上のトランジスタをAMTFTとすることができる。さまざまな実施形態では、トランジスタのうちの1つがAMTFTである。実施形態では、トランジスタのうちの2つがAMTFTである。実施形態では、トランジスタのうちの3つがAMTFTである。実施形態では、トランジスタのうちの4つがAMTFTである。実施形態では、トランジスタのうち5つがAMTFTである。実施形態では、トランジスタのうちの6つがAMTFTである。さらなる実施形態では、トランジスタのすべてがAMTFTである。
図21Aは、例示的なAMOLED回路の回路図を示す。図21Aを参照すると分かるように、この回路は、2つのトランジスタと1つのコンデンサとを含む。さまざまな実施形態では、スイッチングTFT、駆動TFT、またはその両方がAMTFTである。図21Bは、AMOLED構造の例示的なマトリックスの上面図を示す。図21Cは、図21Bの長方形で示されるように、アレイの単一画素回路を示す。
6つのトランジスタと1つのコンデンサを含む第2の例示的なAMOLED回路が、図22に示されている。
5つのトランジスタと2つのコンデンサを含む第3の例示的なAMOLED回路が、図23に示されている。
さらなる実施形態では、本明細書に記載されたAMTFTがゲートドライバ回路で使用される。例示的なゲートドライバ回路ブロック図が、図24Aに示されており、シフトレジスタ(G_SR)、クロックライン(CLK)、およびバッファ(BUF X5)を含んでいる。例示的なゲート・ドライバ・シフト・レジスタ回路が図24Bに示されている。さまざまな実施形態では、示されたトランジスタのうちの任意の1つ以上はAMTFTである。言い換えれば、Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、またはそれらの組み合わせのいずれかがAMTFTである。図24Cは、AMTFTが使用されうるゲート・ドライバ・バッファ回路の例を示す。
さらなる実施形態では、ソースドライバ回路は、1つ以上のAMTFTを含む。
さらなる実施形態では、カスコード増幅回路は、1つ以上のAMTFTを含む。カスコード増幅回路の例示的な回路図が、図25に示されている。
基板が1つ以上の位置で変形する実施形態では、対応する角度の数を測定することができる。いくつかの実施形態では、可撓性基板は、少なくとも±10度の角度で変形する。いくつかの実施形態では、可撓性基板が少なくとも±15度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±20度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±25度の角度に変形する。いくつかの実施形態では、可撓性基板は、使用中のように一時的にまたは恒久的に45~90度の範囲の角度に変形される。いくつかの実施形態では、可撓性基板が90度を超える角度に変形する。
本明細書で使用されるように、「約」は、実際の値が、記載された値または範囲よりもやや多くてもよく、またはやや少なくてもよく、記載された値の±20%以内であることを意味する。実施形態では「約」は、実際の値が記載値の±15%以内であることを意味する。実施形態では「約」とは、実際の値が記載値の±10%以内であることを意味する。実施形態では約は、実際の値が記載値の±5%以内であることを意味する。実施形態では約は、実際の値が記載値の±1%以内であることを意味する。いくつかの実施形態では、第1トンネル絶縁体は約15ナノメートル(nm)以下である。いくつかの実施形態では、第1トンネル絶縁体は約10ナノメートル(nm)を超えない。いくつかの実施形態では、第1トンネル絶縁体は約20ナノメートル(nm)を超えることはない。いくつかの実施形態では第1トンネル絶縁体は、約15ナノメートル(nm)である。いくつかの実施形態では第1トンネル絶縁体は、約10ナノメートル(nm)である。
本開示は、非導電性基板と、基板上のアモルファス金属ゲート電極と、チャネル導体とを含む実施形態に向けられている。実施形態は、アモルファス金属ゲート電極上に第1トンネル絶縁体を含む。ソース電極およびドレイン電極は、いくつかの実施形態では、第1トンネル絶縁体上にある。ソース電極およびドレイン電極は、アモルファス金属ゲート電極と重なりをもっている。いくつかの実施形態において、ソース電極およびドレイン電極は、第1トンネル絶縁体とチャネル導体との間にある。
ソース電極およびドレイン電極は、いくつかの実施形態では第1トンネル絶縁体とチャネル導体上にあり、アモルファス金属ゲート電極と重なりをもっている。第2トンネル絶縁体はチャネル導体上にあってもよい。第2絶縁体は第1トンネル絶縁体上にある。いくつかの実施形態では、第2ゲート電極が第2トンネル絶縁体上にある。第2トンネル絶縁体はソース電極およびドレイン電極上にあってもよい。
いくつかの実施形態では、第2ゲート電極は第3絶縁体上にある。第2トンネル絶縁体は第2ゲート電極およびチャネル導体上にあってもよい。ソース電極およびドレイン電極は第2トンネル絶縁体上にあってもよい。いくつかの実施形態では、ソース電極およびドレイン電極は、チャネル導体の1つ以上の部分が露出している部分に当接する。他の実施形態では、非導電性基板上のアモルファス金属ゲート電極に隣接するアモルファス金属相互接続部を含み、ここで、アモルファス金属相互接続部は、第1トンネル絶縁体と非導電性基板との間にある。
いくつかの実施形態では、非導電性基板がアモルファス金属ソース電極、アモルファス金属ドレイン電極、およびチャネル導体を有する。第1トンネル絶縁体は、アモルファス金属ソース電極およびアモルファス金属ドレイン電極上にある。ゲート電極は、第1トンネル絶縁体上にある。第2トンネル絶縁体が非導電性基板とチャネル導体との間にあってもよい。
上述した様々な実施形態は、さらなる実施形態を提供するために組み合わせることができる。本明細書で言及された米国特許、米国特許出願公開公報、米国特許出願、外国特許、外国特許出願、および非特許公開公報、および/または出願データシートに記載されているそれらの全体が、引用することにより本明細書の一部をなすものとされる。さらなる実施形態を提供するために、様々な特許、出願、および刊行物の概念を採用するために、必要に応じて、実施形態の側面を修正することができる。
これらおよび他の変更は、上述の詳細な説明に照らして、実施形態に対して行うことができる。一般に、以下の特許請求の範囲において使用される用語は、特許請求の範囲を、明細書および特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を有する等価物の完全な範囲とともにすべての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって制限されるものではない。
関連出願への相互参照
本出願は、2018年3月30日に出願された米国仮出願62/651,014および2018年12月7日に出願された米国仮出願62/777,009に対して、35U.S.C.第119条(e)に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。
本出願は、2018年3月30日に出願された米国仮出願62/651,014および2018年12月7日に出願された米国仮出願62/777,009に対して、35U.S.C.第119条(e)に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。
本開示は、薄膜トランジスタにアモルファス金属膜の1層以上の層を組み込んだマイクロエレクトロニクスデバイスに関する。
関連技術の説明
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、2つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの4成分を有するアモルファス金属の例としては、米国特許第8,436,337号に記載されているZr55Cu30Al10Ni5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約10倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根(RMS)表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
アモルファス金属は、結晶性物質を特徴付ける長距離周期性を欠いた原子構造をもつ剛直な固体物質である。アモルファス金属では、たとえば、2つ以上の成分を取り入れることによって、結晶面の形成が抑制されている。ジルコニウム、銅、アルミニウム、ニッケルの4成分を有するアモルファス金属の例としては、米国特許第8,436,337号に記載されているZr55Cu30Al10Ni5が挙げられる。アモルファス金属は、その抵抗率測定によって識別することができ、このことは、アモルファス金属材料が導電性であるにもかかわらず、それに対応する結晶性のものよりも約10倍大きい抵抗率を有することを示している。アモルファス金属はまた、二乗平均平方根(RMS)表面粗さ測定によって示されるように、結晶性金属よりも滑らかな表面を備えている。
約10~200nmの範囲のアモルファス多成分金属膜(AMMF)は、抵抗器、ダイオード、薄膜トランジスタなどの電子部品の性能を向上させるために使用することができる。これらのAMMFは、標準的な堆積プロセスを用いて形成することができる。上述した例示的なアモルファス金属であるZr55Cu30Al10Ni5は、4つの別種の金属ターゲットを使用して、従来のスパッタ蒸着によって基板上に形成することができるAMMFである。その結果、AMMFと酸化膜の界面の電界がより均一になる。
このような均一性により、ファウラー・ノードハイムトンネル現象を示す金属-絶縁体-金属(MIM)ダイオードやトランジスタの優れた電流-電圧(I-V)特性曲線が得られてきた。トンネル型MIMダイオードは、下部電極のためにAMMFを、上部電極のために結晶性金属膜を採用する。これら2つの電極は、電荷キャリアが電極間を移動するためのトンネル経路を提供する単一の誘電体バリアによって隔てられている。この単一の誘電体バリアによって、印加された電圧の極性に依存する電流応答が生まれる。特定の電圧では、デバイス内の電荷キャリアは一方向にだけトンネルする(方向性トンネリング)。すなわち、トンネルは、印加された電圧の極性に応じて、下部電極から上部電極へ、または上部電極から下部電極へのいずれかで生じる。AMMFの様々なダイオードおよびトランジスタの応用が、米国特許第8,436,337号および第8,822,978号にて論じられている。
既存の薄膜非線形抵抗器よりも優れた性能を有するアモルファス金属薄膜非線形抵抗器(AMNR)について、米国特許第9,099,230号およびPCT特許出願第WO2014/074360号で議論されている。これらのAMNRの電流応答は、印加電圧の極性に依存しないが、これは他の薄膜抵抗器には当てはまらない。この極性の独立性は、誘電体障壁が二つ存在することによるものであり、その際、各障壁の電荷キャリアは実質的に反対方向にトンネルすることを余儀なくされている。AMNRは、印加された電圧に応答して、デバイス内の電荷キャリアが障壁を挟んで両方向にトンネルするため、双方向トンネルを生じる。つまり、印加電圧の極性に関係なく、上部電極から下部電極へ、下部電極から上部電極へとトンネルが生じる。このような極性対称AMNRは、液晶ディスプレイ(LCD)や、有機発光ダイオード(OLED)ディスプレイ技術、電磁センサーアレイに改善された信号制御を提供しうる。
本開示は、アモルファス金属薄膜トランジスタ(AMTFT)を含むデバイスおよびシステムに向けられており、その形成方法を含むものである。
これらのAMTFTは、フラットパネルディスプレイの画素のための制御トランジスタなど、ディスプレイ技術におけるトランジスタを置き換えうる薄くて高性能なデバイスである。これらのデバイスは、一般的なトランジスタ技術と比較してより小さな占有面積で済むという点で非常に効率的なものとしうるため、光が通過するための画素窓領域を50%以上確保することができる。
種々の実施形態において、本開示のデバイスは、支持基板上のアモルファス金属薄膜トランジスタ(AMTFT)を含む。支持基板は、シリコンまたは半導体基板よりもコスト効率が高い非導電性基板とすることができる。たとえば、支持基板は、アルミニウムホウケイ酸ガラス、溶融シリカ、または他の適切な非導電性材料であってもよい。
基板が導電性である場合、基板の表面と基板上の最初の電子部品との間に絶縁体が形成されていてもよい。たとえば、シリコンや半導体の基板が使用される場合、非導電性を確保する目的で、基板の表面にシリコンを最初の電子部品から隔てる自然酸化物または他の絶縁体が形成される。
支持基板は、ガラス基板、シリコンまたは他の半導体基板、またはポリマー(たとえばゴムまたはプラスチック)を含む可撓性基板など、種々の材料の任意のものとすることができる。さまざまな実施形態において基板は可撓性である。そのようないくつかの実施形態では、トランジスタは全体がアモルファス材料(すなわちアモルファス金属ゲート、ソース、およびドレイン電極、アモルファス金属酸化物絶縁体、およびアモルファス金属酸化物半導体)で作られている。
実施形態では、本開示のトランジスタは、少なくとも1つのアモルファス金属層を含む。好適な任意のアモルファス金属を使用することができる。実施形態では、使用されるアモルファス金属は、Zr、Cu、Ni、Al、またはそれらの組み合わせを含む。たとえば、アモルファス金属層は、チタンとアルミニウムの合金であってもよい。いくつかの実施形態では、合金は、TiAl3、TiAl7、TiAl、またはそれらの組み合わせである。特定の実施形態では、合金はTiAl3である。特定の実施形態では、合金はTiAl3、すなわち原子の25%がチタンで置換されたアルミニウムである。他の実施形態では、アモルファス金属層は、Cu、Zr、またはその両方(たとえば、CuZrB)の合金である。
さまざまな実施形態では、アモルファス金属層が支持基板上に形成される。いくつかのそのような実施形態では、アモルファス金属層が形成される支持基板の表面は平らな表面である。この平らな表面は、アモルファス金属層の均質に滑らかな表面と相まって、アモルファス金属ゲート電極が均質に滑らかな表面を有することを可能にし、その結果、表面欠陥が減少する。これは、結晶性金属と比較してのことである。結晶性金属の表面不完全性は、電界の不均一性を引き起こし、これは、電子デバイスの故障につながる可能性がある。
いくつかの実施形態では、アモルファス金属層は、アモルファス金属ゲート構造体であるか、またはアモルファス金属ゲート構造をなすよう形成されている。したがって、実施形態では、本開示のAMTFTがアモルファス金属ゲートとチャネル伝導部とを含んでいる。さまざまな実施形態では、チャネル伝導部は半導体材料である。いくつかの実施形態では、チャネル伝導部は酸化物である。特定の実施形態では、チャネル伝導部はInGaZnOである。
実施形態では、AMTFTはソース電極およびドレイン電極をさらに含む。そのような電極は、当技術分野の当業者に理解されるように、結晶性、アモルファス、マルチマテリアルスタックなどとすることができる。ソース電極およびドレイン電極は、結晶性金属または他の適切な導体とすることができる。いくつかの実施形態では、材料は、金属(たとえば、Al、Moなど)または半導体材料(たとえば、ポリシリコン)とすることができる。いくつかの実施形態では、その材料は高導電性アルミニウムベースの材料とすることができる。これらの電極は、グラフェン層のような原子レベルの薄さをもつものであってもよい。実施形態では、ソース/ドレイン電極が同一の厚さおよび材料特性を有する。別の実施形態では、ソース電極は、ドレイン電極とは導電性材料が異なっている。この実施形態では、ソース/ドレイン電極は別々のステップで形成されるものであってもよい。ソース/ドレイン電極は、このトランジスタが組み込まれる製品に依存して、別の厚さ、別の材料特性、および別の寸法をもつことができる。
いくつかの実施形態では、アモルファス金属層は、ソースおよびドレイン電極であるか、ソースおよびドレイン電極をなすよう形成されている。したがって、実施形態では、本開示のAMTFTは、アモルファス金属のソースおよびドレイン電極と、チャネル伝導部とを含む。したがって、実施形態では、本開示のAMTFTは、アモルファス金属のゲート、ソース、およびドレイン電極を含む。
実施形態では、トランジスタは、第1トンネル絶縁体をさらに含む。その第1トンネル絶縁体は、一般に、非常に薄い層、たとえば、約20ナノメートル(nm)以下である。
添付の図を参照して詳細な説明を説明する。図中の要素のサイズおよび相対的な位置は、必ずしも縮尺を保って描かれているわけではない。たとえば、様々な要素および角度の形状は縮尺を保って描かれておらず、これらの要素の一部は、図の読みやすさを向上させるために拡大して配置されている。当業者であれば理解されるように、特定の要素の形状は、特定の用途に適合するように変更(たとえば、丸みを帯びる、細くする、細長くする)されることができる。
本開示の特定の実施形態が、例示の目的で記載されているが、本開示の精神および範囲から逸脱することなく、様々な修正がなされうることが理解されるであろう。
本明細書では、開示された主題の様々な側面の完全な理解を提供するために特定の詳細が記載されている。しかしながら、開示された主題はこれらの特定の詳細部分を除いたまま実施することができる。いくつかの例では、本明細書に開示された主題の実施形態を構成する半導体処理の周知の構造および方法は、本開示の他の側面の記述を不明確にすることを避けるために、その詳細までは記載されていない。
本明細書全体を通して「1つの実施形態」または「1つの実施形態」への言及は、実施形態に関連して記載された特定の特徴、構造、または特徴が少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所において「一実施形態において」または「ある実施形態において」という表現が出現しても、必ずしもすべてが同じ態様を指すものではない。さらに、特定の特徴、構造、または特徴は、本開示の1つまたは複数の側面において、任意の適切な方法で組み合わせることができる。
本開示は、アモルファス金属薄膜を組み込んだトランジスタの様々な実装形態に向けられている。トンネル絶縁層と組み合わせて使用されるアモルファス金属薄膜は、標準的なシリコンベースのトランジスタの複雑さなしに、トランジスタの機能を実行する。このようなアモルファス金属トランジスタは、数多くの支持基板上に形成することができ、トランジスタすなわち能動回路を組み込むことができる材料および製品の種類に関して設計者が柔軟に対処可能になる。これらのアモルファス金属トランジスタは、回路に損傷を与えることなく曲げて形状を変化させることができるので、可撓性基板上に形成することができる。これらの可撓性基板は、ポリマー、ガラス、または他の材料であってもよい。
私たちの生活の多くの側面が、ますます小型化された電子デバイスを利用することによる恩恵に浴している。電子デバイスとは、たとえば、テレビ、携帯電話、スマートフォン、タブレットコンピュータなどのモバイル電子機器、スマートウオッチや歩数計などのウエアラブル電子機器などである。半導体基板上に作られたトランジスタは、回路を形成するための材料(シリコンなどの半導体ウェハ)の制限を受けている。フレキシブルなトランジスタを使用すると、電子デバイスの潜在的な用途をさらに拡大し改善することができる。例示すれば、軽量で高速なディスプレイ、ウエアラブルディスプレイ、モバイルまたは移動容易なディスプレイ、インターネットオブシングスアプリケーションに統合されたり、医療デバイスに統合されたりしたものである。
これらのトランジスタ構造体は、最終用途に応じて高性能なアナログデバイスやデジタルデバイスを形成するために使用することができる。さらに、これらのトランジスタ構造体は、半導体材料を使用しないので、非半導体ベースのトランジスタには無数の用途が開かれる。本開示に記載されるように、半導体材料を利用できるが、トランジスタ構造体それ自体は、シリコンウェハーをドーピングすることに基づいておらず、代わりに、数多くの支持基板上にアモルファス金属薄膜を形成することを組み込んでいる。
図1Aは、支持基板102上に形成されたAMTFT構造体100の断面図を有するAMTFTの第1実施形態である。図1Bは、図1AのAMTFT構造体100の上面図である。構造体100は、支持基板102上に形成されたアモルファス金属ゲート電極104と、アモルファス金属ゲート電極104上に形成された第1トンネル絶縁体106とを含む。ソース/ドレイン電極108、110(たとえば、結晶性金属、アモルファス金属、マルチマテリアルスタックなど)は、第1トンネル絶縁体106上にある。ソース/ドレイン電極108、110は、少なくとも第1距離105分、アモルファス金属ゲート電極104と重なりをもっている。チャネル伝導部112(半導体であってもよい)は、ソース/ドレイン電極108、110に少なくとも第2距離107分、重なりをもっている。第2絶縁体114は、任意選択としてチャネル伝導部112上に配置される。
基板102は、導電性材料、半導電性材料、または非導電性材料などの様々な材料とすることができる。トランジスタ構造体が非伝統的な材料を有する結果、基板は非伝統的な特性を有することができる。たとえば、基板は、その静止した形状に戻ることができるように変形可能であったり、曲げ可能であったりすることができる。トランジスタ構造体はまた、湾曲したまたは曲げられた構成で動作することができる。
いくつかの実施形態では、基板は、ガラス、ポリマー、プラスチック、または他の材料である。他の実施形態では、基板はゴムである。本明細書で使用されるように、「ゴム」には、ポリイソプレンの形態と同様に、イソプレンのポリマーを含む。いくつかのそのような実施形態では、基板はプラスチックである。任意の適切なプラスチックを使用することができる。いくつかの実施形態では、プラスチックは、アリールアミド、アクリルアミド、ポリベンズイミダゾール(PBI)、ポリエーテルイミド、ポリエーテルケトンケトン(PEKK)、ポリエーテルエーテルエーテルケトン(PEEK)、ポリアミド、ポリイミド、ポリアミドイミド、ポリスチレン(PS)、ポリフェニレンオキサイド(PPO)、ポリフタルアミド(PPA)、ポリビニルアルコール(PVA)、アクリロニトリルブタジエンスチレン(ABS)、ポリカーボネート(PC)、熱硬化性樹脂、PBI-PEEK、尿素、エポキシ、ポリウレタン、またはそれらの任意の組み合わせである。いくつかの実施形態では、プラスチックはポリエチレンである。特定の実施形態では、プラスチックは高密度ポリエチレンである。
さらなる実施形態では、可撓性基板は、少なくとも約5度の中心角を有する曲線を形成するように変形(たとえば、弓なりに反らす、ロール状にするなど)することができる。いくつかの実施形態では、可撓性基板は、少なくとも約10度の中心角を有する曲線を形成するように変形させることができる(たとえば、弓なりに反らす、ロール状にする)。特に指定しない限り、中心角は、曲線の頂点に関連して、曲線について測定される。基板が1つ以上の位置で変形する実施形態では、図26Bに示されるように、対応する数の曲線を測定することができ、これは、それぞれ角度Aおよび角度Bに対応する第1曲線2604および第2の曲線2602を含む。いくつかの実施形態では、可撓性基板は、第1曲線および第2の曲線のそれぞれにおいて少なくとも約10度の中心角を有する曲線を形成するように変形(たとえば、弓なりに反らす、ロール状にする)させることができる。別の言い方をすれば、基板は、最終用途に適した形状に曲げるか、輪郭を描かせるか、または他の方法で動かすことができる。この可撓性基板上に形成されたトランジスタ構造体は、曲がった形状または輪郭をもつ形状で使用することができる。また、このようなトランジスタは、最終用途が非可撓性基板に適している場合には、剛性基板上に形成することができることも想定されている。
実施形態では、可撓性基板を平面構成としながらAMTFTが形成される。いくつかのそのような実施形態では、可撓性基板は、その後、AMTFT構造体を損傷することなく、変形させる(たとえば、曲げる、ロール状にする、弓なりに反らす)ことができる。
支持基板の材料は、トランジスタ構造体の最終用途および製造される最終デバイスに基づいて、製造業者によって選択することができる。たとえば、トランジスタ構造体がアレイにして組み込まれている場合、アレイは液晶ディスプレイ内に実装することができる。他の最終用途には、ウエアラブルエレクトロニクスが含まれる。支持基板は、透明であってもよいし、いくつかの反射型ディスプレイで使用されうるもののように非透明であってもよい。
非導電性のフレキシブル支持基板上で製造することにより、製造コストを大幅に削減することができる。そのような基板は、ロール・ツー・ロールでのトランジスタ製造を可能にすることができる。このような製造方法の変更は、電子機器のサプライチェーンを再定義することができる。
基板上にアモルファス金属層が形成される。アモルファス金属層の過剰部分を除去することにより、アモルファス金属ゲート電極104が形成される。アモルファス金属層の形成は、スパッタリング、溶液堆積、電子ビーム蒸着などの任意の成膜技術を含んでもよい。たとえば、Zr、Cu、Ni、Alの元素または混合組成の金属ターゲットを用いたマルチソースRF(またはDC)マグネトロンスパッタリングを採用してもよい。スパッタ蒸着は、分子線エピタキシー(MBE)または金属-有機化学気相成長(MOCVD)のような高度なエピタキシャル技術を用いて堆積された同様の平滑な半導体よりも明確な製造上の利点を提供する。
上述したように、アモルファス金属層の一部は、マスク、フォトリソグラフィー、および他の技術を用いて、エッチングされるか、または他の方法で除去される。他の実施形態では、アモルファス金属層は、用途に適した形状で堆積されるものであってもよい。アモルファス金属層は、スパッタリングによって室温で堆積することができ、その後の加熱を伴う工程においてアモルファスおよび平滑な特性を維持することができる。形成方法および使用方法におけるアモルファス金属層の適応性および柔軟性は、可能な用途を際限なく広げるものである。
可撓性基板上にアモルファス金属ゲートを有する実施形態では、フレキシブル基板は、平面または静止位置にある基板102によって形成された平面2601から少なくとも約±5度の角度に変形(たとえば、曲げ)されることが想定されている。別段の指定がない限り、度数での測定の観点から記載されたすべての角度は、平面2601から測定される(図26Aの破線で示されている)。
第1トンネル絶縁体106は、アモルファス金属ゲート電極104上にある。いくつかの実施形態では、第1トンネル絶縁体106層のうちソース/ドレイン電極108、110とアモルファス金属ゲート電極104との間にある部分は、他の部分よりも薄くてもよい。
第1トンネル絶縁体106は、コンフォーマル(形状適合)層として形成され、これは、ブランケット堆積によって行われてもよい。これは、最も単純で最もコスト効率の良い製造オプションであるが、第1トンネル絶縁体106は、トランジスタ構造体の最終用途に適したものとしてパターニングされるものであってもよい。
トンネル絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物(たとえば、酸化アルミニウム)などを含む任意の適切な絶縁体とすることができる。実施形態では、第1トンネル絶縁体は、非常に薄い層で形成することができる金属酸化物(たとえば、Al2O3)または金属窒化物である。第1トンネル絶縁体は、トンネルおよびホットエレクトロンの生成を可能にするように十分に薄い。いくつかの実施形態では、ソース/ドレイン電極とアモルファス金属ゲート電極との間の第1トンネル絶縁体層の部分が他の部分よりも薄くてもよい。特定の実施形態では、第1トンネル絶縁体は、原子層堆積法によって堆積された10nm以下の酸化アルミニウム層である。
さまざまな実施形態では、本開示のAMTFTは、第2絶縁体を含む。第2絶縁体は、酸化物、窒化物、窒化ケイ素、金属酸化物などを含む、任意の適切な絶縁体とすることができる。
その後、ソース/ドレイン電極108、110が第1トンネル絶縁体106上に形成される。ソース/ドレイン電極の各々は、少なくとも距離105分、アモルファス金属ゲート電極104と重なりをもっている。図1Aおよび1Bは、アモルファス金属ゲート電極に対するソース/ドレイン電極の一つの構成を示す。他の構成および向きも可能である。電子移動を実現するために、電極は、ある程度分、アモルファス金属ゲート電極と重なりをもっている。
一実施形態では、ソース電極はドレイン電極と同時に形成される。これは、ブランケット堆積とその後のエッチングステップによって行うことができる。このように、ソース/ドレイン電極は、同じ厚さおよび材料特性を有する。代替的な実施形態では、ソース電極はドレイン電極とは導電性材料が異なっており、別のステップで形成される。ソース/ドレイン電極は、このトランジスタが組み込まれる製品に依存して別の厚さ、別の材料特性、および別の寸法を有することができる。
ソース/ドレイン電極108、110上のチャネル伝導部112。チャネル伝導部112は、距離107分、ソース/ドレイン電極108、110に重なりをもっている。図1Aおよび図1Bは、ソース/ドレイン電極108、110および第1トンネル絶縁体106に対するチャネル伝導部112の構成の一実施形態を示す。他の構成および向きも可能である。
本開示の方法のいくつかの実施形態は、ソース/ドレイン電極108、110上にて第2絶縁体114を形成することを含む。第2絶縁体114は、露出したすべての表面を覆い、理想的にはコンフォーマルである。この層は、トランジスタ構造体の保護層であってもよい。他の構造がトランジスタ上に形成することができるものの、これらが単一デバイス層構造体であるいつかの実施形態もある。他の変形例では、電気的接続がなされうるソース/ドレイン電極108、110の表面を露出するために第2絶縁体114に開口部を形成することができる。単一デバイス層の実装形態では、ゲート、ソース、およびドレインへの電気的接続は、端部109、111、および113から並べて行われる。
本実施形態で使用される超平滑なアモルファス金属ゲート電極は、ゲートに粗い結晶性金属電極を使用する従来の薄膜トランジスタと比較して、AMTFTゲート絶縁体を横断しての良好な電界制御を提供する。
AMTFTの別の実施形態が、支持基板202上に形成されたAMTFT構造体200の断面図である図2Aに示されている。図2Bは、図2AのAMTFT構造体200の上面図である。構造体200は、支持基板202上に形成されたアモルファス金属ゲート電極204と、アモルファス金属ゲート電極204上に形成された第1トンネル絶縁体206とを含む。チャネル伝導部212は、第1トンネル絶縁体206上にある。ソース/ドレイン電極208、210は、部分的にはチャネル伝導部212上に、部分的には第1トンネル絶縁体206の表面上に配置されている。ソース/ドレイン電極208、210はアモルファス金属ゲート電極204と重なりをもっている。任意選択として第2絶縁体214がソース/ドレイン電極208、210の上に堆積される。
図2Aおよび図2Bでは、ゲート電極204がトンネル絶縁体206によってチャネル伝導部212から隔てられている。ソース/ドレイン電極208/210は、トンネル絶縁体206によってチャネル伝導部から隔てられている。ゲート204、チャネル伝導部212、およびソース/ドレイン電極208がなす重なり領域219がある。ソース/ドレイン電極208/210は、チャネル伝導部212と直接接触して形成されるものであってもよい。この重なり領域219は、トンネル酸化物を通る動作中に電子が流れる場所である。
AMTFTのさらなる実施形態が、AMTFT構造体300の断面図である図3Aと、支持基板302上に形成された図3AのAMTFT構造体300の上面図である図3Bとに示されている。これは、以下に説明する他の積層体と比較して、ゲートが基板に最も近いので、ゲート・ファーストのデバイス(gate first device)である。構造体300は、支持基板302上に形成された第1アモルファス金属ゲート電極304と、第1アモルファス金属ゲート電極304上に形成された第1トンネル絶縁体306とを含む。第1トンネル絶縁体306上には、チャネル伝導部312が形成されている。ソース/ドレイン電極308、310は、チャネル伝導部312と第1アモルファス金属ゲート電極304とに重なりをもっている。ゲート、チャネル、ソース/ドレイン電極のなす重なり領域301は、電子の移動のための経路を提供する。
本明細書に記載されているすべてのチャネル伝導部は、最終用途に有益となる標準的な半導体処理技術を用いて、半導体材料で形成することができることに留意されたい。他の導電性材料をチャネルとして使用してもよい。本開示のソース/ドレイン電極はまた、様々な材料であってもよい。いくつかの実施形態では、ソース/ドレイン電極が結晶性材料であってもよい。他の実施形態では、ソース/ドレイン電極がアモルファス金属などのアモルファス材料であってもよい。さらに他の実施形態では、ソース/ドレイン電極が金属層のスタックのような材料の多層スタックであってもよい。
いくつかの実施形態では、ソース/ドレイン電極308、310と第1アモルファス金属ゲート電極304との間の第1トンネル絶縁体層306の部分が他の部分よりも薄くてもよい。たとえば、領域301において第1トンネル絶縁層306を薄くして、ソース/ドレイン電極308、310と第1アモルファス金属ゲート電極304との間の距離を短くしてもよい。この構成では、絶縁層はくぼみを有し、チャネル伝導部312はこれらのくぼみ内に形成される。トンネル絶縁体のこれらのくぼみは、本明細書に記載された実施形態のいずれにも適用することができる。
第2絶縁体314は、ソース/ドレイン電極308、310の上に堆積される。第2のゲート電極316が第2絶縁体314上に堆積される。第2ゲート電極316は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。第2ゲート電極316は、アモルファス金属のゲート電極304およびチャネル伝導部312と実質的に整列している。第2のゲート電極316は、少なくとも領域301にわたって延びている。第2ゲート電極316は、他の実施形態に組み込まれてもよい。本実施形態では、第2ゲート電極316が端部303、305を越えて延びている。いくつかの実施形態では、第2ゲート316が第1ゲートの端部303とチャネル伝導部312の端部307との間に配置された端部311、313を有する。実施形態では、第2のゲート電極がデバイスの性能を向上させる。
AMTFTのさらに別の実施形態が、ゲート・ラスト(gate last)形成方法におけるAMTFT構造体400の断面図である図4Aに示されている。図4Bは、図4AのAMTFT構造体400の上面図である。構造体400は、支持基板402上に第1絶縁体414を含む。これは、基板全体を被覆するためのブランケット堆積によって形成することができ、トランジスタを形成するために処理される基板の表面を被覆するブランケット堆積によって形成することもできる。チャネル伝導部412は、第1絶縁体414上に形成される。さまざまな層の側壁が傾斜した構成で図示されていることに留意されたい。これらの側壁は、第1絶縁体の表面411に対して垂直に近い、より垂直な方向を向いていてもよい。側壁は、絶縁体の表面に対して横方向である。各実施形態の各層の側壁は、図示されたものとは角度が別であってもよい。
ソース/ドレイン電極408、410は、チャネル伝導部412と重なりをもっている。好ましい実施形態では、ソース/ドレイン電極がアモルファス金属である。ソース/ドレイン電極408、410上には、トンネル絶縁体である第2絶縁体406が形成されている。第2絶縁体は、ソース/ドレイン電極のアモルファス金属と直接接触している。第2トンネル絶縁体406上には、ゲート電極416が形成されている。ゲート電極416は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。実施形態では、ゲート電極416がチャネル伝導部412と実質的に整列している。実施形態では、ゲート電極416がソース/ドレイン電極408、410の間に整列している。活性領域である重なり領域413は、少なくとも、ゲート電極416の端部417とソース/ドレイン電極408の端部419との間にある。
ゲート416は、図4Aの実施形態では基板から最も遠くにある。トンネル絶縁体406は、ゲートとソース/ドレイン電極408/410との間にある。チャネルは、ソース/ドレイン電極408/410によってゲートから隔てられている。
AMTFTの別の実施形態が、AMTFT構造体500の断面図である図5Aと、支持基板502上に形成された図5AのAMTFT構造体500の上面図である図5Bとに示されている。これはゲート・ラスト構成である。構造体500は、支持基板502上に形成された第1絶縁体514を含む。アモルファス金属で形成されたソース/ドレイン電極508、510が第1絶縁体514上に形成される。チャネル伝導部512が領域513においてソース/ドレイン電極508、510と重なりをもっている。チャネル伝導部は、ソース/ドレイン電極と直接接触しており、これは、蒸着中に露出したすべての場所に重なって覆うコンフォーマル層であってもよい。
第2トンネル絶縁体506は、チャネル伝導部512上、およびソース/ドレイン電極508、510上に形成される。ゲート電極516が第2トンネル絶縁体506の上に堆積される。ゲート電極516は、結晶性金属、アモルファス金属、またはマルチマテリアルスタックなどの金属であってもよい。トンネル絶縁体は、この実施形態ではソース/ドレイン電極であるアモルファス金属と直接接触しているときに良好に機能する。実施形態では、ゲート電極516が重なり領域517を有し、チャネル伝導部512と実質的に整列している。実施形態では、ゲート電極516がソース/ドレイン電極508、510の間に整列しており、ソース/ドレイン電極とある程度重なりをもっている。
図示された実施形態のそれぞれについて、上面図により、最終製品の他の構成要素に結合される様々な構成要素の端部が示される。これらのカップリングは、ビア、他のオーバーラップ層、またはこれらのトランジスタ構造体へ電気信号を伝えられるようになる他の接続技術を介して行うことができる。AMTFTのさらなる実施形態が、AMTFT構造体600の断面図である図6Aと、支持基板602上に形成された図6AのAMTFT構造体600の上面図である図6Bとに示されている。構造体600は、支持基板602上に形成されたアモルファス金属ゲート電極604と、アモルファス金属ゲート電極604上に形成された第1トンネル絶縁体606とを含んでいる。第1トンネル絶縁体606上には、チャネル伝導部612が形成されている。チャネル伝導部612上には、第2トンネル絶縁膜618が堆積されている。チャネル伝導部612およびゲート電極604は、領域611において重なりをもっている。
実施形態では、第2トンネル絶縁体618がアモルファス金属ゲート電極604の中間領域と実質的に整列し完全に重なりをもっている。第2ゲート電極616は、第2のトンネル絶縁体618上にある。実施形態では、第2のゲート電極616が、それぞれの中間領域が整列するようにアモルファス金属ゲート電極604と実質的に整列している。領域613は、第1ゲートと第2のゲートとの重なり領域に対応する。第2ゲート電極616は、結晶性金属、アモルファス金属などの金属であってもよいし、マルチマテリアルスタックであってもよい。
第2誘電体層618は、第2ゲート電極616の寸法に対応するようにパターニングされ除去されるか、または他の方法で形成される。第3絶縁体614は、第2ゲート電極616上にある。実施形態では、第3絶縁体層614は、チャネル伝導部612が位置615、617で露出するように不連続である。これらの位置または開口部がソース/ドレイン電極608、610によるチャネル伝導部612への直接結合を可能にする。ソース/ドレイン電極608、610は、第3絶縁体層614の上に形成されチャネル伝導部612と重なりをもっている。いくつかの実施形態では、第2ゲート電極とソース/ドレイン電極608、610は、第3絶縁体層の後に形成されるよう同時に形成してもよい。
図7は、本開示のAMTFTを含んでもよいディスプレイ700を示す。ディスプレイ700は、複数の画素704を含む表示領域702を含む。このディスプレイは、フレキシブル基板または剛体基板706上にあってもよい。いくつかの実施形態では、基板はガラスである。このディスプレイは、ビデオ、テレビ、または他のデジタルメディアなどの画像を形成するフラットパネルディスプレイであってもよい。
フラットパネルディスプレイの各画素は、AMTFTまたはアモルファス金属非線形抵抗器(AMNR)などの薄膜トランジスタ、またはその両方の組み合わせによって制御される。これらの画素は2つの信号を受信し、一方の信号はスイッチ、すなわちAMTFTまたはAMNRを作動させ、他方の信号はスイッチが活性化されている間に明るさを設定する。セレクトドライバ708は、画素に結合され、スイッチを作動させる。これらのセレクトドライバは、ゲートドライバと呼ばれることがある。表示領域の左側にセレクトドライバが図示されている。
データドライバ710は、画素の明るさを制御する。既知のシステムでは、データドライバおよび選択ドライバは、かさばる個別にパッケージ化されたチップである。これらのチップ群は、基板706のエッジ上で相当程度の面積を占める。これらはまた、ディスプレイ製造業者がこれらのチップを他のシリコンチップ製造業者から購入することが多いため、コストを押し上げる。本開示のAMTFTを用いて作られた本開示のセレクトドライバは、同じくAMTFTまたはAMNRから形成された画素と同じプロセスステップの間に形成される。これにより、ディスプレイディスプレイのベゼルが大幅に低減される。表示領域702の端部からガラスの端部までの距離712は、現在の表示技術と比較して大幅に減少させることができる。この領域は、現在、基板および画素に半田付けされるか、またはそうでなければ結合された複数の集積回路を収容しなければならない。いくつかの実施形態では、所望であれば、画素はAMNRで排他的に形成することができることに留意されたい。また、画素は、AMTFTだけを用いて形成することができることが想定される。
AMTFTは、セレクトドライバをディスプレイディスプレイガラス上に直接形成することを可能にする。これにより、表示領域の周囲のガラスのベゼルを薄くすることができ、別個の集積回路を排除することができる。さまざまな実施形態では、表示領域の副画素は、アモルファス金属薄膜非線形抵抗器(AMNR)デバイスによって制御される。さまざまな実施形態では、表示領域内の副画素が、アモルファスホットエレクトロントランジスタ(AMHET)によって制御される。さまざまな実施形態では、表示領域の副画素がAMTFTデバイスによって制御される。
いくつかの実施形態では、セレクトドライバおよびデータドライバの両方が、AMNR、AMTFT、およびAMHETを使用して、画素の製造中にガラス上に直接形成される。上述したように、アモルファス金属は非常に滑らかな表面を提供する。これらの滑らかな表面は、トンネル絶縁体のようなゲート絶縁体を横断する電界制御に影響を与える。さらに、本開示のトランジスタは、アモルファス材料から形成することができ、すなわち、ゲートおよびソース/ドレイン電極がアモルファス金属であり、絶縁体がアモルファス金属酸化物であり、チャネルがアモルファス金属酸化物半導体とすることができる。これらのすべてのアモルファストランジスタおよび他の回路は、機械的な柔軟性を提供する。
図8A、8B、および8Cは、AMNRデバイスを含む画素800の上面図および断面図である。これらのデバイスは、インプレーンスイッチング(IPS)に使用することができる。本開示で使用されるように、画素は、画素または副画素を指すことができる。画素および副画素を制御および駆動するために使用されるセレクトドライバまたは他のトランジスタは、本開示のAMTFTとして形成することができる。以下に説明するように、AMTFTは、様々な画素を制御および駆動するためにAMNRデバイスに結合することができる。
図8Aは、複数のAMNRデバイス802を含む画素800の上面図であり、図8Bは、線A-Aを通る画素800の断面図である。図8Cは、線B-Bを通る画素800の断面図である。画素800は、透明であるか、または他の方法で光源からの光を透過することができる基板802上に形成されており、この基板は、本開示で議論される基板のいずれか1つとすることができる。第1の複数の相互接続部804a~804fが基板802上に形成されており、本実施形態では、第1の複数の相互接続部804a~804fは、すべてアモルファス金属薄膜で形成されている。
第1トンネル絶縁体810は、第1の複数の相互接続部の上に形成される。第2の複数の相互接続部814a~814hは、第1トンネル絶縁体810上に形成される。セレクトライン816、818は、第2の複数の相互接続部814a~814hと同時に形成することができる。
第2の複数の相互接続部814a~814hの上に第2絶縁体822が形成される。第2絶縁体は、第1トンネル絶縁体とは材料が異なっていてもよい。複数のインプレーン電極826a、826bが第2絶縁体上に形成されている。上部ガラス層828は、液晶層830の上に配置されている。また、電極826aはデータ線である。このインプレーンスイッチング構成では、データ線がトップガラス層828上とは対照的に、基板上に形成される。電極826a、826bは、くし歯状に形成されている。くし歯の数は、この画素の用途が規定するように、より少ない数であってもよいし、より多い数であってもよい。
図9は、本開示に従って形成された画素904の配列902を有するスクリーン901を備えるデバイス900を含む。このデバイスは、テレビ、コンピュータ、携帯電話、タブレット、または図7のディスプレイのような画素を含む他のデバイスなどのディスプレイを含む任意の電子デバイスであってもよい。
各画素904は、赤副画素906、緑副画素908、および青副画素910を含む。いくつかの実施形態では、白副画素912を含む。副画素は、垂直アライメント構成を有するように例示されているが、副画素が少なくとも1つの活性領域を有する複数のAMNRデバイスを用いて形成されるような任意の構成が想定される。図示された構成は、各AMNRデバイスが6つの活性領域を含む各色の2つのAMNRデバイスを含む。セレクトライン914および916は、隣接する画素および副画素にわたり共有される。上部電極または第2電極918、920、922、924は、他の隣接する画素に列状に結合されている。
本開示の一実施形態に従った垂直アライメント(VA)画素906、908、910、912は、6つの活性領域を有する第1AMNRデバイス926と、6つの活性領域を有する第2AMNRデバイス928とを含む。他の実施形態では、第1AMNRデバイスは、第2AMNRデバイスと比較して、活性領域の数が異なっていてもよい。画素は、1つのAMNRデバイス当たり2つの活性領域だけで形成するものであってもよい。たとえば、第1相互接続部のうちの2つだけが形成されている場合、画素は、電極の延長線が相互接続部に重なりをもつような相互接続部を含むことができる。
第1相互接続部は、第1ガラス層上に形成される。これらの第1相互接続部は、アモルファス金属薄膜であり、これは極めて平坦で平滑な材料であり、製造工程を簡素化する。次に、第1相互接続部上にトンネル絶縁体が形成される。
第2相互接続部は、トンネル絶縁体上に形成される。追加の信号線は、第2相互接続部と同時に形成することもできる。また、第2相互接続部と同時に第1電極が形成することもできる。第1電極と第2相互接続部との上には、液晶層または他の表示材料層が形成される。
第2電極は、第2ガラス層上に形成されている。本実施形態では、第1電極および第2電極は千鳥状に配置されているが、上から見て、第2電極が第1電極の少なくとも中央部を遮へいするように、電極は互いに整列していてもよい。この実施形態では、第1および第2電極は、一般的に正方形の形状である。しかしながら、他の形状が想定される。これらの電極は、くし歯状であってもよい。
別の言い方をすれば、画素は、第1ガラス層(基板)と、第1ガラス層上の第1および第2アモルファス金属薄膜相互接続部(インターコネクト)と、第1ガラス層上の第1電極(電極)と、ここで第1電極が第1および第2アモルファス金属薄膜相互接続部の間に結合されており、第2電極(電極918)と、第2ガラス層と、第2ガラス層上の第2の電極と、を含むことができる。異なる数の相互接続部を組み合わせることによって、画素の要求が変化するのに応じ、相互接続部の組み合わせおよび活性領域の数がさまざまなものとなるよう設計を変更することができる。
垂直配向とAMNR素子あたり2つの活性領域とを有するような画素を構築するプロセスは、半導体を必要としない単純なプロセスである。画素がディスプレイディスプレイに使用される場合、この画素を構築するプロセスは、バックプレーンを構築することと呼ばれる。このバックプレーンは、第1ガラス層上にアモルファス金属薄膜相互接続部を堆積してパターニングすることを含む。次に、トンネル絶縁体が堆積される。次に、第1電極が堆積され、パターニングされる。第2電極は、堆積およびパターニングにより第2ガラス層上に形成される。第2ガラス層は、カラーフィルターガラスであってもよい。この第2電極は、酸化インジウムスズであってもよい。
画素のためのセレクトラインが第1電極と同時に形成されていてもよい。代替的な実施形態では、セレクトラインが最初に形成され、その後、第1電極が形成され、セレクトラインに結合される。図9のセレクトラインは、ライン916および914であり、第2相互接続を含んでもよい。セレクトラインは、以下でより詳細に説明するビアを介して第1電極に結合することもできる。
第2の電極が非透過性導体である場合、4つのマスクステップがプロセスで使用され、それぞれが2つの活性領域を有する2つのAMNRデバイスを有する画素を形成する。画素窓材料は、透明な導電性酸化物から形成されなければならない。このプロセスは、アモルファス金属薄膜を堆積し、パターニングして、距離を隔てた第1相互接続部および第2相互接続部を形成することを含む。これが第1マスクステップである。このプロセスは、トンネル絶縁体を形成し、次いで上のセレクトラインを堆積してパターニングし、第1および第2相互接続部に重なり合わせる工程を含む。これが第2マスクステップである。セレクトラインの上に絶縁体が形成される。ビアはセレクトラインのうちの1つへのアクセスを提供するために、絶縁体を介して形成される。次に、第1電極が、導電性材料を堆積してパターニングすることにより形成され、ビアを介してセレクトラインのうちの1つに結合される。これが第3マスクステップである。第2電極が導電性酸化物を用いて第2ガラス層上に形成される。これが第4マスクステップである。液晶層は、第1電極と第2電極との間に配置される。あるいは、マスクステップの数を少なくするために、ツートーンマスクを用いてもよい。このツートーンマスクは、セレクトラインと第1電極を形成する際に使用してもよい。
AMNR素子は2回のマスクステップだけで完全に形成することができる。AMTFTを画素内にまたは制御回路として形成する場合、他のアモルファス回路のために他の層が組み込まれるので、2回以上のマスキングステップがあってもよい。
これらのアモルファス金属薄膜材料は、非常に滑らかであり、後続のステップにて下地となる堅固な表面を実現することから、製造プロセスを開始するのに優れた材料である。これらのアモルファス金属薄膜は、しばしば、最初に形成された層である。しかしながら、本開示でさらに説明するように、他の構成が想定されている。
基板の上面から第2のレベルの相互接続部の上面までのAMNRデバイスの合計の高さは約200ナノメートルである。これらは、非常に薄く高性能なデバイスである。AMTFTの総高さは、250ナノメートルから400ナノメートルの範囲であってもよい。
2つの活性領域だけを有するAMNRデバイスは、5ボルト前後の閾値電圧を達成することができ、12の活性領域を有するデバイスは、各デバイスがトンネル絶縁体の厚さが類似または同一である30ボルト前後の閾値電圧を達成することができる。
活性領域の数が異なる2つのAMNRデバイス間のしきい値電圧の関係は、次のとおりである。
ここで、AMNR-X#1は第1AMNRデバイスであり、AMNR-X#2は第2AMNRデバイスであり、nは活性領域の数である。
ここで、AMNR-X#1は第1AMNRデバイスであり、AMNR-X#2は第2AMNRデバイスであり、nは活性領域の数である。
図10は、本開示の一実施形態に従った共有セレクトラインレイアウトを有する複数の副画素の上面図である。第1副画素1000は、第2副画素1002と第3副画素1004との間に配置される。各副画素は、2つのセレクトラインを有する。第1副画素1000は、第2副画素1002と共有される第1選択線1006と、第3副画素1004と共有される第2選択線1008とを有する。非シリコンベースの基板上で高性能を実現するために開発されたディスプレイまたは他の電子デバイス上にてこれらの画素にAMTFT回路を組み込むことができる。
図11は、図7に示されたディスプレイ領域などのディスプレイで使用されうるトランジスタ構造体の例示的なアレイである。アレイは、ディスプレイに組み込まれてもよいし、X線検出器などのセンサと一体化してもよい。アレイ1100は、複数の行1104および複数の列1102を含む。各行は、アレイ1100のAMHET1101にベース信号を伝導することができる。各列は、AMHET1101にエミッタ信号を伝導することができる。AMHET1101は、アモルファス金属層1106を含む。エミッタ電極1110はアモルファス金属層1106に重なりをもっていて行1102に結合する。ベース電極1108は、アモルファス金属層1108と重なりをもっていて列1104と結合する。アモルファス金属層1106とベース電極1108とにコレクタ電極と接点1114とが重なりをもっている。コレクタ電極1114は、他の画素またはセル制御素子に結合される。コレクタ電極1114は、コンデンサまたは他のトランジスタに結合しなくてもかまわない。さまざまな実施形態では、コンデンサは、1つ以上のアモルファス金属層を含む。いくつかのそのような実施形態では、コンデンサ内のアモルファス金属は、AMTFTで使用されるのと同じアモルファス金属である。
このAMHETトランジスタ1101は、共通ベース、共通エミッタ、または共通コレクタモードでマトリックススイッチとして動作することができる。この特定の図示の例では、共通エミッタ構成である。このようなマトリクススイッチは、単一の素子を制御することを可能にする。
複数のAMHETトランジスタ1101は、液晶ディスプレイ、有機発光ダイオードディスプレイ、電気泳動、エレクトロルミネッセンスなどの様々なアクティブマトリクスディスプレイ技術に組み込むことができる。各特定のアクティブマトリクスアプリケーションは、ディスプレイを形成するための追加の回路要素を有する。抵抗器、コンデンサ、ダイオード、他のトランジスタ、または他の電子部品などの要素のいくつかは、AMHETと同じ処理ステップで、またはその後の処理で形成することができる。
実施形態では、AMHET構造体は、支持基板上のアモルファス金属相互接続部と、アモルファス金属相互接続部上の第1トンネル絶縁体とを含む。第1電極および第2電極は、第1トンネル絶縁体上にある。第1電極と第2電極は、アモルファス金属相互接続部に重なりをもっている。第3電極は、第2電極と重なりをもっており、第2絶縁体によって第2電極から隔てられている。例示的なAMHET構造体は、たとえば、WO2018/009901にて説明および開示されており、同開示は、その上記事項に関する教示のために、ここに引用することにより本明細書の一部をなすものとする。
この構造体は第1電極に結合された第1端子を含む。第2端子は、第2電極に結合される。第3電極を別の電子デバイスに結合するために第3端子が含まれてもよい。第1および第2端子は、第3電極と同時に形成されていてもよい。あるいは、第1端子および第2端子は、第3電極を形成するものとして後続の処理ステップで形成される。
このAMHET構造体は、第1電極、第2電極、および第3電極に印加される電界を調整することにより、トランジスタのように動作する。第1電極はエミッタ電極とすることができ、第2電極はベース電極とすることができ、第3電極はコレクタ電極とすることができる。トランジスタ構造体は、共通エミッタモード、共通ベースモード、または共通コレクタモードで動作することができる。
電子は、第1端子を介して印加された電圧に応答して、エミッタ電極である第1電極から第1トンネル絶縁体を介しアモルファス金属相互接続部にトンネルする。電子は、アモルファス金属相互接続部および第1トンネル絶縁体を通って、第2電極であるベース電極へと移動する。これらの電子は、そのエネルギーが第2電極であるベース電極のフェルミエネルギーを超えているため、トンネルが終了したときに「ホット」とみなされる。これらの原理は、本開示に記載されたすべての実施形態に適用される。
典型的なトランジスタ構造体とは異なり、アモルファス金属トランジスタ構造体は、電子が第3電極から第2電極およびアモルファス金属相互接続部を介して第1電極に移動するような逆モードで動作することができる。この逆モードでは、トランジスタ構造体は、調整可能な閾値電圧および非対称性を有するトンネルダイオードのように機能する。調整可能な閾値電圧および非対称性は、第1電極108および第3電極から印加される電界と組み合わせて、第2電極に印加される電界を変調することによって達成される。
さらなる実施形態では、AMHET構造体が、非導電性の支持基板上に形成されるアモルファス金属層か、または基板をアモルファス金属層から隔離するために基板上に絶縁体を含む。トンネル酸化物層はアモルファス金属層上に形成される。トンネル酸化物上に第1電極と第2電極が形成され、第1電極と第2電極の一部がアモルファス金属層と重なりをもつようにコプラナー状に配置されている。
第1電極と第2電極の上に誘電体層が形成されている。誘電体層上には、第3電極と第4電極が形成されている。第3電極および第4電極の一部は、それぞれアモルファス金属層と第1電極および第2電極との間で重なりをもつように配置されている。第3電極と第4電極は、同じ材料から同時に形成される。また、接点を、第3電極および第4電極と同時に形成することもできる。接点は、誘電体層を介して第2電極に結合し、接点は、誘電体層を介して第1電極に結合する。
アモルファス金属層、第1電極、および第3電極形成部の第1重なり領域は、第1電極とアモルファス金属層との間で電子が行き交うことができる領域である。アモルファス金属層と第2電極と第4電極との重なりに対応する第2活性領域が存在する。この第2活性領域は、第2電極とアモルファス金属層との間で電子が行き交うことができる領域である。
第1電極および第2電極は、それぞれエミッタおよびベースに相当する。第3電極および第4電極はコレクタ電極に相当する。これら2つのコレクタ電極により、ベースとエミッタが共有された2つのトランジスタ構造体が形成される。この2つのトランジスタ構造体は、トランジスタ構造体と同じ方法で形成することができ、その違いは、第3電極を形成する際に、単に導電層をより多く残すことである。
別の実施形態では、AMHETトランジスタ構造体は、基板上に形成されたアモルファス金属膜を含む。トンネル絶縁体は、アモルファス金属膜上にある。
ある領域では、トンネル絶縁体は、トンネル絶縁体の他の領域とは異なる厚さを有するように薄層化されるか、あるいはパターン化されている。トンネル絶縁膜の厚さを調整することにより、トランジスタ構造体の動作特性が調整される。トンネル絶縁体が1つの活性領域で選択的に薄くされている場合、異なる厚さのためにエミッタ-ベース構造体を介した対称的な伝導が存在しない場合がある。これは、いくつかの最終使用例では許容可能である。
第1電極は、アモルファス金属膜に重なりをもつように形成され、第1の厚さを有するトンネル絶縁体によってアモルファス金属膜から隔てられる。第1電極と同じ材料であり、同じ加工ステップで形成してもよく異なる時期に形成された異なる材料であってもよい第2電極が、アモルファス金属膜と重なりをもつように形成されている。第2電極は、第1電極から間隔を置いて配置され、第1電極に対しておおむね平行な方向に配置されている。
第2電極は、第1の厚さよりも小さい第2厚さを有するトンネル絶縁体によって、アモルファス金属膜から隔てられている。第1電極とアモルファス金属膜との間を通過する電子の挙動と、第2電極とアモルファス金属膜との間を通過する電子の挙動とは、第1厚さが異なる結果異なる挙動となる。たとえば、パターニングされたトンネル絶縁体は、第1電極および第2電極とアモルファス金属膜との重なり部分に形成されうる寄生容量を最小限に抑えることができる。このように、トンネル絶縁体は、製造および最終製品が要求するままに、いずれかの電極の重なり領域にパターニングすることができる。
第1電極と第2電極との上に絶縁体が形成されている。第1電極と第2電極との上に第3電極が形成されている。第2電極および第1電極にそれぞれ結合するための接点が第3電極と同時に形成される。
さらなる実施形態では、AMHETトランジスタ構造体は、異なる寸法のベース電極およびエミッタ電極を有する。トランジスタ構造体は、平面基板上に形成されたアモルファス金属相互接続部を含む。アモルファス金属相互接続部は、上から見て長方形であり、第1の方向に延びる最長の寸法を有する。
相互接続部上にトンネル絶縁体がある。トンネル絶縁体上にエミッタ電極がある。ベース電極もまた、エミッタ電極から隔てられてトンネル絶縁体上にある。エミッタ電極およびベース電極の両方は、少なくとも部分的に相互接続部の上にあり、かつ重なりをもっている。
ベース電極は、エミッタ電極の第2の寸法よりも小さい第1の寸法を有する相互接続部に対し、その上に重なりをもって整列する部分を少なくとも含む。別々の寸法を有することにより、トランジスタの動作特性が変化し、製造者はトランジスタ構造体を調整する機会を得ることができる。たとえば、ベース電極を薄くすることで、トランジスタ構造体のゲインを高めることができる。ベース電極とエミッタ電極は、同じ材料であってもよいし、異なる材料であってもよい。
ベース電極の第1部分が第1の厚さであり、ベース電極の第2部分が第1厚さよりも小さい第2厚さであるように、ベース電極が第1厚さを有するように形成され、その後、図示のように薄くすることもできる。あるいは、ベース電極は、エミッタ電極とは異なる加工ステップで形成したり、エミッタ電極よりも薄くなるように形成したりしてもよい。いったん形成されたベース電極の一部を除去する代わりに、ベース電極をエミッタ電極よりも薄い層として形成してもよい。
ベース電極およびエミッタ電極上には、第1誘電体層が形成されている。第1誘電体層上にコレクタ電極が形成されている。ベース電極との接触部は、コレクタ電極と同じ材料から同時に形成することができる。第1誘電体層を貫通する開口部が、ベース電極への接触を可能にするように形成される。エミッタ電極への別の接点は、同様の方法で形成することができる。
第2誘電体層は、コレクタ電極および接点上に形成することができる。いくつかの実施形態では、コレクタ端子を別のデバイスに結合するために、第2誘電体層を介して接点が形成される。
さらなる実施形態では、AMHETトランジスタ構造体は、基板上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上に形成される。トンネル酸化物層上にバリア層が形成される。バリア層は、金属酸化物のような無機材料であってもよいし、ポリマーのような有機材料であってもよいし、任意の適当な材料であってもよい。バリア層は、アモルファス金属と電極との重なりに起因して発生しうる寄生容量を最小限に抑えることができる。
バリア層には、第1開口部が形成されている。第1開口部には、第1電極が形成される。第1電極は、アモルファス金属層と重なりをもっている。バリア層には、アモルファス金属層の一部に重なりをもつように第2開口部が形成されている。アモルファス金属層の一部に重なりをもつように第2電極が形成され、第2電極の一部が第2の開口部にある。
第1電極および第2電極の上に誘電体層が形成されている。誘電体層上に第3電極が形成される。実施形態では、層のいずれも平坦化されていない。他の実施形態では、各層または層の一部が平坦化されている。
第4電極および第5電極は、それぞれ、第1電極および第2電極と対をなす。第4電極および第5電極は、第3電極と同じ材料から同時に形成することができる。
本実施形態または本開示の任意の実施形態の第1および第2電極は、グラフェン、MoS2、W2、Ti3C2、GaN、BN、Ca2N、または他の好適な材料などの極薄の2次元導電体で形成することもできる。いくつかの実施形態では、第1電極は、導電性材料の原子レベルの薄さをもつ層であり、第2電極は、導電性材料のかなり厚い層である。これらの層の導電性材料は、異なる種類の導電体であってもよい。
別の実施形態では、AMHETトランジスタ構造体は、基板の凹部に形成されたアモルファス金属層を有する。アモルファス金属層の第1表面は、基板の第1表面とコプラナー状である。
アモルファス金属層と基板の第1表面との上にトンネル酸化物層が形成されている。トンネル酸化物層上には、第1電極および第2電極が形成されている。第1電極は、アモルファス金属層の第1の部分に重なりをもち、第2電極は、アモルファス金属層の第2部分に重なりをもつ。
第1電極と第2電極との上に第1誘電体層が形成されている。第1誘電体層の平らな表面上に第3電極が形成されている。第2誘電体層は、第3電極上に形成されている。
さらに別の実施形態では、AMHETトランジスタ構造体が基板の平らな表面上に形成されたアモルファス金属層を含む。トンネル酸化物層がアモルファス金属層上にある。アモルファス金属層の側面およびトンネル酸化物層の側面はコプラナーである。これは、アモルファス層を形成し、トンネル酸化物層を形成した後、両層を同時にエッチングすることで実現できる。
トンネル酸化物層上に第1電極および第2電極が形成されている。第1電極および第2電極上に誘電体層が形成されている。誘電体層上に第3電極が形成されている。
有利には、本開示のAMTFTを形成するために使用される処理ステップは、AMTFTに隣接するAMNRおよび/またはAMHETを形成するためにも使用することができる。たとえば、図12Aおよび図12Bに示すように、AMTFT1200(図1に示し上述)は、支持基板1202上のAMNR1220に隣接して形成される。通常の当業者であれば理解するように、図12A~17に示されたAMNRは、AMHET、または任意の他の適切な構造体に置き換えることができ、同様の処理上の利点が達成することができる。
実施形態では、アモルファス金属ゲート電極1204およびアモルファス金属相互接続部1224は、基板1202上に第1アモルファス金属層を形成すること、第1アモルファス金属層をパターニングすること、および第1アモルファス金属層の一部を除去することを含んでもよい、同じ処理ステップで堆積して形成される。
AMTFT1200は、AMNR1220が表示領域内の画素であり、AMTFTとAMNRとの間の距離が比較的大きくなるようなセクション回路のトランジスタであってもよい。このような実施形態では、AMTFTとAMNRは、直接結合されていなくてもよい。他の実施形態では、AMTFTおよびAMNRは単一の画素の一部であり、互いに直接結合されていてもよい。
第1トンネル絶縁体1206は、アモルファス金属ゲート電極1204およびアモルファス金属相互接続部1224上に堆積される。この第1トンネル絶縁体は、マスクなしで形成されるコンフォーマル層であってもよい。次に、本開示の他の実施形態に従って説明されるように、ソース/ドレイン電極1208、1210、および第1および第2電極1228、1230が第1トンネル絶縁体1206上に堆積される。ソース/ドレイン電極1208、1210および第1および第2電極1228、1230は、アモルファス金属層のような単層として堆積され、パターニングされ、次いで、適切な形状を形成するためにエッチングをすることができる。たとえば、ソース/ドレイン電極1208、1210は、ゲート1204から離れて、他のデバイスに結合されるように、または第1および第2電極1228、1230の端部1215、1217に結合されるように延びている端部1211、1213を有する。
チャネル伝導部1212は、ソース/ドレイン電極1208、1210に重なりをもつように堆積される。さらに、第2の絶縁体1214は、任意選択として、チャネル伝導部1212、ソース/ドレイン電極1208、1210、および第1および第2電極1228、1230上に堆積して形成される。チャネル伝導部は、アモルファス半導体の層のような層として形成され、パターニングされ、その後エッチングされるものであってもよい。この工程は、3つのマスク工程であってもよい。このようなAMTFT構造体によれば、AMTFTチャネルに必要な半導体層を堆積させる前に、AMNRを十分に形成することができる。これにより、チャネルの堆積および形成中のAMNRのトンネル絶縁体の損傷を低減することができる。
同様に、本開示の他のAMTFTを形成するために使用される処理ステップは、AMTFTに隣接するこのようなAMNRを形成するためにも使用することができる。たとえば、断面図である図13Aおよび上面図である13Bに示すように、支持基板1302上のAMNR1320に隣接してAMTFT1300(図2に示し上述)が形成される。このような実施形態では、アモルファス金属ゲート電極1304およびアモルファス金属相互接続部1324が同じ処理ステップ(複数可)で堆積して形成される。次いで、第1トンネル絶縁体1306が、アモルファス金属ゲート電極1304およびアモルファス金属相互接続部1324上に堆積して形成される。次に、チャネル伝導部1312が第1トンネル絶縁体1306上に堆積して形成される。チャネルは、AMNRが完成する前に形成され、金属ゲート電極1304と重なりをもつようにパターニングされ、エッチングされる。
次に、ソース/ドレイン電極1308、1310が、チャネル伝導部1312および第1トンネル絶縁体1306上に堆積して形成され、第1および第2電極1328、1330が、本明細書に記載されているように、第1トンネル絶縁体1306上に堆積して形成される。ソース/ドレイン電極1308、1310および第1および第2電極1328、1330は、同じ材料で同時に形成することができる。最終製品に役立つのであれば、これらは、異なる処理ステップで形成された異なる材料であってもよいといういくつかの実施形態がある。さらに、第2絶縁体1314は、任意選択として、ソース/ドレイン電極1308、1310、チャネル伝導部1312、および第1および第2電極1328、13330上に堆積して形成される。図示されていないが、AMNRおよびAMTFTは互いに結合され、他の回路に結合されることができ、この点は記載された他の実施形態にも適用することができる。
追加の実施例では、断面図である図14A、および上面図である図14Bに示すように、AMTFT1400(図3に示し上述したように)が支持基板1402上のAMNR1420に隣接して形成されている。このような実施形態では、アモルファス金属ゲート電極1404およびアモルファス金属相互接続部1424は、同じ処理ステップ(複数可)で堆積して形成される。次いで、第1トンネル絶縁体1406が、アモルファス金属ゲート電極1404およびアモルファス金属相互接続部1424上に堆積して形成される。その後、チャネル伝導部1412は、第1トンネル絶縁体1406上に堆積して形成される。その後、ソース/ドレイン電極1408、1410は、チャネル伝導部1412および第1トンネル絶縁体1406上に堆積して形成され、本明細書に記載されているように、第1および第2電極1428、1430が第1トンネル絶縁体1406上に堆積して形成される。さらに、第2の絶縁体1414が、任意選択として、ソース/ドレイン電極1408、1410、チャネル伝導部1412、および第1および第2の電極1428、1430上に堆積して形成される。そして、第2のゲート電極1416は、第2の絶縁体1414の上に堆積して形成される。
さらなる実施形態では、断面図である図15Aおよび上面図である図15Bに示すように、AMTFT1500(図4Aおよび図4Bに示し上述)およびAMNR1520が互いに隣接して形成される。第1絶縁体1514が堆積され、支持基板1502上に形成される。次に、チャネル伝導部1512が第1絶縁体1514上に堆積して形成される。ソース/ドレイン電極1508、1510が、アモルファス金属で堆積して形成され、チャネル伝導部1512と重なりをもつように形成される。同じステップ(複数可)においてアモルファス金属相互接続部1524が第1絶縁体1514上に堆積して形成される。次に、第2のトンネル絶縁体1506が、ソース/ドレイン電極1508、1510上およびアモルファス金属相互接続部1524上に堆積して形成される。次いで、ゲート電極1516および第1および第2電極1528、1530を第2トンネル絶縁体1506上に形成し、同じプロセスステップまたはステップで形成してもよい。このようなAMTFT構造体によれば、AMTFTチャネル伝導部用の半導電層が堆積して形成された後に、AMNRを完全に形成することができる。これにより、チャネルの堆積および形成中にAMNRのトンネル絶縁体が損傷する可能性が低減される。
他の実施形態では、断面図である図16Aおよび上面図である図16Bに示すように、AMTFT1600(図5Aおよび図5Bに示し上述)およびAMNR1620が互いに隣接して形成される。第1絶縁体1614は、支持基板1602上に堆積して形成される。ソース/ドレイン電極1608、1610は、第1絶縁体1614上にアモルファス金属を堆積して形成される。同じステップ(複数可)で、アモルファス金属相互接続部1624が第1絶縁体1614上に堆積して形成される。次に、チャネル伝導部1612が堆積され、ソース/ドレイン電極1608、1610に重なりをもつように形成される。次に、第2のトンネル絶縁体1606が、ソース/ドレイン電極1608、1610、チャネル伝導部1612、およびアモルファス金属相互接続部1624上に堆積して形成される。ゲート電極1616および第1および第2電極1628、1630が、次に、同じ処理ステップ(複数可)において、第2のトンネル絶縁体1606上に形成される。
他の実施形態では、断面図である図17Aおよび上面図である図17Bに示すように、AMTFT1700(図6Aおよび図6Bに示し上述)およびAMNR1720は、互いに隣接して形成される。第1アモルファス金属ゲート電極1704およびアモルファス金属相互接続部1724が、支持基板1702上に堆積して形成される。次に、第1トンネル絶縁体1706が、アモルファス金属ゲート電極1704およびアモルファス金属相互接続部1724上に形成される。次いで、第1トンネル絶縁体1712上にチャネル伝導部が形成される。チャネル伝導部1712上に第2トンネル絶縁体1718が堆積して形成される。第2ゲート電極1716は、第2のトンネル絶縁体1718上に堆積される。第3絶縁体1714は、第2のゲート電極1716および第1トンネル絶縁体1706の上に堆積される。実施形態では、第3絶縁体層1714は、連続した層として堆積され、その後、チャネル伝導部1712および第1トンネル絶縁体1706が1つ以上の位置で露出するように部分的に除去される。他の実施形態では、第3絶縁体層1714は、チャネル伝導部1712および第1トンネル絶縁体1706が1つ以上の位置で露出するように、不連続層として堆積される。ソース/ドレイン電極1708、1710および第1および第2の電極1728、1730は、チャネル伝導部1712および第1トンネル絶縁体1706が露出している位置において、第3絶縁体層1714の上に形成される。
図17Aおよび図17Bの実施形態は、2つのゲートを有するトップゲート、自己整合型AMTFTである。第1ゲート1704はボトムゲートであり、第2ゲート1716は最後に形成された構成要素である。
AMTFTおよび隣接するAMNRの特定の実施形態が、AMTFT構造体1800およびAMNR構造体1820の断面図である図18A、および同様の上面図である図18Bに示されている。AMTFT構造体1800およびAMNR構造体1820は、支持基板1802上に形成される。AMTFT1800は、支持基板1802上にアモルファス金属ゲート電極1804を含み、AMNR構造体1820は、アモルファス金属相互接続部1824を含む。実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、同じ処理ステップ(複数可)で堆積して形成される。いくつかのそのような実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、TiAl3で形成される。そのようないくつかの実施形態では、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824は、約60ナノメートル(nm)の厚さである。
次いで、第1トンネル絶縁体1806が、アモルファス金属ゲート電極1804およびアモルファス金属相互接続部1824上に堆積して形成される。特定の実施形態では、第1トンネル絶縁体1806は、Al2O3を含む。いくつかのそのような実施形態では、第1トンネル絶縁体1806の厚さは約15nmである。
次いで、チャネル伝導部1812は、第1トンネル絶縁体1806上に堆積して形成される。いくつかのそのような実施形態では、チャネル伝導部1812は、InGaZnOで形成される。そのようないくつかの実施形態では、チャネル伝導部1812の厚さは約20nmである。
ソース/ドレイン電極1808、1810は、次に、チャネル伝導部1812および第1トンネル絶縁体1806上に堆積して形成され、第1および第2の電極1828、1830は、本明細書に記載されているように、第1トンネル絶縁体1806上に堆積して形成される。特定の実施形態では、ソース電極1808、ドレイン電極1810、第1電極1828、および第2電極1830は、アルミニウムおよびモリブデンからなる。いくつかのそのような実施形態では、各電極は、厚さが約300nmであるアルミニウムの層と、厚さが約80nmであるモリブデンの層とを含む。
ソース/ドレイン電極1808、1810は、部分的にはチャネル伝導部1812上に、部分的には第1トンネル絶縁体1806の表面上に配置される。ソース/ドレイン電極1808、1810は、アモルファス金属ゲート電極1804と重なりをもっている。特定の実施形態では、ソース電極1808、ドレイン電極1810がアモルファス金属ゲート電極1804に約1μmだけ重なりをもっている。
いくつかの実施形態では、ソース電極1808、ドレイン電極1810が約400マイクロメートル(μm)の幅を有する。特定の実施形態では、ソース電極1808、ドレイン電極1810が約100μmの幅で隔てられている。
第1および第2電極1828、1830は、アモルファス金属相互接続部1824の上に配置される。特定の実施形態では、第1および第2電極1828、1830の幅は約5μmである。いくつかのそのような実施形態では、アモルファス金属相互接続部1824もまた約5μm幅である。
図18Aおよび図18BのAMTFTおよびAMNRを作製し試験した。結果の電子移動度の伝達曲線およびプロットが図18Cに示されている。AMNRの電流-電圧曲線を図18Dに示す。AMTFTは、ボトムゲート、トップコンタクト構造である。
さまざまな実施形態では、本明細書に記載されたAMTFT構造体は、回路構造に使用される。したがって、本開示の実施形態は、AMTFTを含む回路を含む。たとえば、AMTFTは、リセット/セットフリップフロップに使用することができる。リセット/セットフリップフロップの回路図の例を図19Aに示す。AMTFTを含むリセット/セットフリップフロップのタイミング図を図19Bに、真理値テーブルを図19Cに示す。図19Cの「位相」列に対応し図19Bにて番号を付した線における入力および出力が示されている。
別の実施形態では、1つ以上のAMTFTがディスプレイに使用される。このようないくつかの実施形態では、AMTFTは、アクティブマトリクス液晶ディスプレイ(AMLCD)または電気泳動ディスプレイ(EPD)回路のスイッチングTFTとして使用される。図20Aは、例示的なAMLCDまたはEPD回路の回路図を示している。図20Bは、EPD回路のAMLCDの例示的なマトリックスの上面図である。図20Cは、図20Bの長方形によって示されるように、アレイの単一画素回路を示す。この実施形態では、AMTFT構造体2000は、金属ゲート電極2004と、金属ゲート電極2004上に形成された第1トンネル絶縁体(図示せず)とを含む。チャネル伝導部2012は、第1トンネル絶縁体2006上に形成されている。ソース/ドレイン電極2008、2010は、部分的にはチャネル伝導部2012上に、部分的には第1トンネル絶縁体の表面上に配置されている。ソース/ドレイン電極2008、2010は、メタルゲート電極1904と重なりをもっている。
別の実施形態では、アクティブマトリクス有機発光ダイオード(AMOLED)回路において、AMTFT構造体が使用される。理解されるように、AMOLED回路は、異なる数のトランジスタおよびコンデンサ(たとえば、2個のトランジスタおよび1個のコンデンサ、5個のトランジスタおよび2個のコンデンサ、6個のトランジスタおよび1個のコンデンサなど)を含む様々な構造を有することができる。さまざまな実施形態では、AMOLED回路の任意の1つ以上のトランジスタをAMTFTとすることができる。さまざまな実施形態では、トランジスタのうちの1つがAMTFTである。実施形態では、トランジスタのうちの2つがAMTFTである。実施形態では、トランジスタのうちの3つがAMTFTである。実施形態では、トランジスタのうちの4つがAMTFTである。実施形態では、トランジスタのうち5つがAMTFTである。実施形態では、トランジスタのうちの6つがAMTFTである。さらなる実施形態では、トランジスタのすべてがAMTFTである。
図21Aは、例示的なAMOLED回路の回路図を示す。図21Aを参照すると分かるように、この回路は、2つのトランジスタと1つのコンデンサとを含む。さまざまな実施形態では、スイッチングTFT、駆動TFT、またはその両方がAMTFTである。図21Bは、AMOLED構造の例示的なマトリックスの上面図を示す。図21Cは、図21Bの長方形で示されるように、アレイの単一画素回路を示す。
6つのトランジスタと1つのコンデンサを含む第2の例示的なAMOLED回路が、図22に示されている。
5つのトランジスタと2つのコンデンサを含む第3の例示的なAMOLED回路が、図23に示されている。
さらなる実施形態では、本明細書に記載されたAMTFTがゲートドライバ回路で使用される。例示的なゲートドライバ回路ブロック図が、図24Aに示されており、シフトレジスタ(G_SR)、クロックライン(CLK)、およびバッファ(BUF X5)を含んでいる。例示的なゲート・ドライバ・シフト・レジスタ回路が図24Bに示されている。さまざまな実施形態では、示されたトランジスタのうちの任意の1つ以上はAMTFTである。言い換えれば、Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、またはそれらの組み合わせのいずれかがAMTFTである。図24Cは、AMTFTが使用されうるゲート・ドライバ・バッファ回路の例を示す。
さらなる実施形態では、ソースドライバ回路は、1つ以上のAMTFTを含む。
さらなる実施形態では、カスコード増幅回路は、1つ以上のAMTFTを含む。カスコード増幅回路の例示的な回路図が、図25に示されている。
基板が1つ以上の位置で変形する実施形態では、対応する角度の数を測定することができる。いくつかの実施形態では、可撓性基板は、少なくとも±10度の角度で変形する。いくつかの実施形態では、可撓性基板が少なくとも±15度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±20度の角度に変形する。いくつかの実施形態では、フレキシブル基板が少なくとも±25度の角度に変形する。いくつかの実施形態では、可撓性基板は、使用中のように一時的にまたは恒久的に45~90度の範囲の角度に変形される。いくつかの実施形態では、可撓性基板が90度を超える角度に変形する。
本明細書で使用されるように、「約」は、実際の値が、記載された値または範囲よりもやや多くてもよく、またはやや少なくてもよく、記載された値の±20%以内であることを意味する。実施形態では「約」は、実際の値が記載値の±15%以内であることを意味する。実施形態では「約」とは、実際の値が記載値の±10%以内であることを意味する。実施形態では約は、実際の値が記載値の±5%以内であることを意味する。実施形態では約は、実際の値が記載値の±1%以内であることを意味する。いくつかの実施形態では、第1トンネル絶縁体は約15ナノメートル(nm)以下である。いくつかの実施形態では、第1トンネル絶縁体は約10ナノメートル(nm)を超えない。いくつかの実施形態では、第1トンネル絶縁体は約20ナノメートル(nm)を超えることはない。いくつかの実施形態では第1トンネル絶縁体は、約15ナノメートル(nm)である。いくつかの実施形態では第1トンネル絶縁体は、約10ナノメートル(nm)である。
本開示は、非導電性基板と、基板上のアモルファス金属ゲート電極と、チャネル伝導部とを含む実施形態に向けられている。実施形態は、アモルファス金属ゲート電極上に第1トンネル絶縁体を含む。ソース電極およびドレイン電極は、いくつかの実施形態では、第1トンネル絶縁体上にある。ソース電極およびドレイン電極は、アモルファス金属ゲート電極と重なりをもっている。いくつかの実施形態において、ソース電極およびドレイン電極は、第1トンネル絶縁体とチャネル伝導部との間にある。
ソース電極およびドレイン電極は、いくつかの実施形態では第1トンネル絶縁体とチャネル伝導部上にあり、アモルファス金属ゲート電極と重なりをもっている。第2トンネル絶縁体はチャネル伝導部上にあってもよい。第2絶縁体は第1トンネル絶縁体上にある。いくつかの実施形態では、第2ゲート電極が第2トンネル絶縁体上にある。第2トンネル絶縁体はソース電極およびドレイン電極上にあってもよい。
いくつかの実施形態では、第2ゲート電極は第3絶縁体上にある。第2トンネル絶縁体は第2ゲート電極およびチャネル伝導部上にあってもよい。ソース電極およびドレイン電極は第2トンネル絶縁体上にあってもよい。いくつかの実施形態では、ソース電極およびドレイン電極は、チャネル伝導部の1つ以上の部分が露出している部分に当接する。他の実施形態では、非導電性基板上のアモルファス金属ゲート電極に隣接するアモルファス金属相互接続部を含み、ここで、アモルファス金属相互接続部は、第1トンネル絶縁体と非導電性基板との間にある。
いくつかの実施形態では、非導電性基板がアモルファス金属ソース電極、アモルファス金属ドレイン電極、およびチャネル伝導部を有する。第1トンネル絶縁体は、アモルファス金属ソース電極およびアモルファス金属ドレイン電極上にある。ゲート電極は、第1トンネル絶縁体上にある。第2トンネル絶縁体が非導電性基板とチャネル伝導部との間にあってもよい。
上述した様々な実施形態は、さらなる実施形態を提供するために組み合わせることができる。本明細書で言及された米国特許、米国特許出願公開公報、米国特許出願、外国特許、外国特許出願、および非特許公開公報、および/または出願データシートに記載されているそれらの全体が、引用することにより本明細書の一部をなすものとされる。さらなる実施形態を提供するために、様々な特許、出願、および刊行物の概念を採用するために、必要に応じて、実施形態の側面を修正することができる。
これらおよび他の変更は、上述の詳細な説明に照らして、実施形態に対して行うことができる。一般に、以下の特許請求の範囲において使用される用語は、特許請求の範囲を、明細書および特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を有する等価物の完全な範囲とともにすべての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって制限されるものではない。
関連出願への相互参照
本出願は、2018年3月30日に出願された米国仮出願62/651,014および2018年12月7日に出願された米国仮出願62/777,009に対して、35U.S.C.第119条(e)に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。
本出願は、2018年3月30日に出願された米国仮出願62/651,014および2018年12月7日に出願された米国仮出願62/777,009に対して、35U.S.C.第119条(e)に基づく利益を主張するものであり、両出願はここに引用することにより、その全体が本出願の一部をなすものとする。
Claims (26)
- 非導電性基板と、
アモルファス金属ゲート電極と、
チャネル導体と
を備えてなるデバイス。 - 前記アモルファス金属ゲート電極上に第1トンネル絶縁体をさらに含む、請求項1に記載のデバイス。
- 前記第1トンネル絶縁体上にソースおよびドレイン電極をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、
請求項2に記載のデバイス。 - 前記ソースおよびドレイン電極が、前記第1トンネル絶縁体と前記チャネル導体との間にある
請求項3に記載のデバイス。 - 前記第1トンネル絶縁体と前記チャネル導体との上にソース電極およびドレイン電極をさらに備え、
該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、
請求項2に記載のデバイス。 - 前記チャネル導体と前記ソースおよびドレイン電極との上に第2トンネル絶縁体をさらに含む、
請求項5に記載のデバイス。 - 非導電性基板と、
アモルファス金属ソース電極と、
アモルファス金属ドレイン電極と、
チャネル導体と
を含むデバイス。 - 前記アモルファス金属ソース電極と前記アモルファス金属ドレイン電極との上に第1トンネル絶縁体をさらに含む、請求項7に記載のデバイス。
- 前記第1トンネル絶縁体上にゲート電極をさらに含む、請求項8に記載のデバイス。
- 前記非導電性基板と前記チャネル導体との間に第2絶縁体をさらに含む、請求項9に記載のデバイス。
- 前記第2絶縁体が、前記非導電性基板と前記アモルファス金属ソースおよびアモルファス金属ドレイン電極との間にある、請求項10に記載のデバイス。
- 前記チャネル導体が、前記非導電性基板と前記アモルファス金属ソースおよびアモルファス金属ドレイン電極との間にある、請求項10に記載のデバイス。
- 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、前記非導電性基板と前記チャネル導体との間にある、請求項10のデバイス。
- 非導電性基板上にアモルファス金属ゲート電極を形成する工程と、
チャネル導体を形成する工程と
を含む方法。 - 前記アモルファス金属ゲート電極上に第1トンネル絶縁体を形成する工程をさらに含む、請求項14に記載の方法。
- 前記第1トンネル絶縁体上にソースおよびドレイン電極を形成する工程をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、請求項15に記載の方法。
- 前記チャネル導体が、少なくとも部分的に前記ソースおよびドレイン電極上に形成される、請求項16に記載の方法。
- 前記第1トンネル絶縁体と前記チャネル導体との上にソースおよびドレイン電極を形成する工程をさらに含み、該ソースおよびドレイン電極が前記アモルファス金属ゲート電極に重なりをもっている、請求項15に記載の方法。
- 前記チャネル導体と前記ソースおよびドレイン電極との上に第2トンネル絶縁体を形成する工程をさらに含む、請求項18に記載の方法。
- 非導電性基板上にアモルファス金属ソース電極を形成する工程と、
該非導電性基板上にアモルファス金属ドレイン電極を形成する工程と、
チャネル導体を形成する工程と
を含む方法。 - 前記アモルファス金属ソース電極と前記アモルファス金属ドレイン電極との上に第1トンネル絶縁体を形成する工程をさらに含む、請求項20に記載の方法。
- 前記第1トンネル絶縁体上にゲート電極を形成する工程をさらに含む、請求項21に記載の方法。
- 前記非導電性基板上に第2トンネル絶縁体を形成する工程をさらに含み、前記チャネル導体が該第2トンネル絶縁体上に形成される、請求項22に記載の方法。
- 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、前記第2トンネル絶縁体上に形成されている、請求項23に記載の方法。
- 前記アモルファス金属ソースおよびアモルファス金属ドレイン電極が、少なくとも部分的に前記チャネル導体上に形成されて前記非導電性基板と前記第2トンネル絶縁体との間にある、請求項23に記載の方法。
- 前記チャネル導体が、少なくとも部分的に前記アモルファス金属ソースおよびアモルファス金属ドレイン電極上に形成されている、請求項23に記載の方法。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862651014P | 2018-03-30 | 2018-03-30 | |
US62/651,014 | 2018-03-30 | ||
US201862777009P | 2018-12-07 | 2018-12-07 | |
US62/777,009 | 2018-12-07 | ||
PCT/US2019/024985 WO2019191674A2 (en) | 2018-03-30 | 2019-03-29 | Amorphous metal thin film transistors |
JP2020552207A JP2021520060A (ja) | 2018-03-30 | 2019-03-29 | アモルファス金属薄膜トランジスタ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020552207A Division JP2021520060A (ja) | 2018-03-30 | 2019-03-29 | アモルファス金属薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024096707A true JP2024096707A (ja) | 2024-07-17 |
Family
ID=68062658
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020552207A Pending JP2021520060A (ja) | 2018-03-30 | 2019-03-29 | アモルファス金属薄膜トランジスタ |
JP2024044279A Pending JP2024096707A (ja) | 2018-03-30 | 2024-03-19 | アモルファス金属薄膜トランジスタ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020552207A Pending JP2021520060A (ja) | 2018-03-30 | 2019-03-29 | アモルファス金属薄膜トランジスタ |
Country Status (6)
Country | Link |
---|---|
US (2) | US11183585B2 (ja) |
JP (2) | JP2021520060A (ja) |
KR (2) | KR20200130466A (ja) |
CN (1) | CN111919302A (ja) |
TW (1) | TWI809075B (ja) |
WO (1) | WO2019191674A2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10438841B2 (en) | 2015-10-13 | 2019-10-08 | Amorphyx, Inc. | Amorphous metal thin film nonlinear resistor |
WO2020188923A1 (ja) * | 2019-03-15 | 2020-09-24 | 京セラ株式会社 | 配線基板およびその製造方法 |
KR20230041683A (ko) * | 2020-06-12 | 2023-03-24 | 아모르픽스, 인크 | 비선형 컴포넌트를 포함하는 전자 디바이스용 회로 |
CN113809096A (zh) * | 2020-06-15 | 2021-12-17 | 深圳市柔宇科技股份有限公司 | 显示面板及电子装置 |
Family Cites Families (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02137828A (ja) | 1988-11-18 | 1990-05-28 | Seiko Instr Inc | 電気光学装置の入力保護装置 |
JPH0750697B2 (ja) | 1989-02-20 | 1995-05-31 | 株式会社東芝 | 半導体装置の製造方法 |
EP0434627A3 (en) | 1989-12-18 | 1991-10-23 | Ois Optical Imaging Systems, Inc. | Balanced drive symmetric mim diode configuration for liquid crystal displays and method of operating same |
US5212537A (en) | 1990-07-12 | 1993-05-18 | Applied Materials, Inc. | Calibration technique for monochromators and spectrophotometers |
JPH05102147A (ja) | 1991-10-07 | 1993-04-23 | Sony Corp | アモルフアス金属の形成方法及びアモルフアス金属膜を有する半導体装置 |
US5893621A (en) | 1994-07-14 | 1999-04-13 | Citizen Watch Co., Ltd. | Liquid crystal display and method of manufacturing the same |
JPH1084146A (ja) | 1996-09-06 | 1998-03-31 | Sharp Corp | 非線形抵抗素子およびその製造方法 |
JP3193973B2 (ja) | 1997-07-03 | 2001-07-30 | 松下電器産業株式会社 | 容量素子およびその製造方法 |
JPH11305267A (ja) | 1998-04-23 | 1999-11-05 | Seiko Epson Corp | アクティブマトリクス基板およびその製造方法ならびに液晶パネルおよびそれを用いた電子機器 |
JP3424234B2 (ja) | 1998-11-30 | 2003-07-07 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法 |
JP4019600B2 (ja) | 1998-11-30 | 2007-12-12 | セイコーエプソン株式会社 | 電気光学装置及びプロジェクタ |
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US7173275B2 (en) | 2001-05-21 | 2007-02-06 | Regents Of The University Of Colorado | Thin-film transistors based on tunneling structures and applications |
JP4157707B2 (ja) | 2002-01-16 | 2008-10-01 | 株式会社東芝 | 磁気メモリ |
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JP4317093B2 (ja) | 2004-07-26 | 2009-08-19 | 株式会社荏原製作所 | 消火ポンプ装置 |
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JP2008004588A (ja) | 2006-06-20 | 2008-01-10 | Epson Imaging Devices Corp | 非線形素子の製造方法、非線形素子および電気光学装置 |
JP4449953B2 (ja) * | 2006-07-27 | 2010-04-14 | エプソンイメージングデバイス株式会社 | 液晶表示装置 |
JP4545780B2 (ja) | 2007-07-09 | 2010-09-15 | 株式会社 日立ディスプレイズ | 有機発光表示装置の製造方法 |
JP2009130167A (ja) | 2007-11-26 | 2009-06-11 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US9306078B2 (en) | 2008-09-08 | 2016-04-05 | Cbrite Inc. | Stable amorphous metal oxide semiconductor |
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US9412799B2 (en) | 2013-08-26 | 2016-08-09 | Apple Inc. | Display driver circuitry for liquid crystal displays with semiconducting-oxide thin-film transistors |
US9525046B2 (en) * | 2014-03-17 | 2016-12-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Metal gate stack structure and manufacturing method |
US9876183B2 (en) * | 2015-01-30 | 2018-01-23 | Northwestern University | Charge-transporting metal oxide-polymer blend thin films |
WO2017019420A1 (en) | 2015-07-24 | 2017-02-02 | Oregon State University | In-plane switching liquid crystal display backplane using amorphous metal non-linear resistors as active sub-pixel devices |
US10438841B2 (en) | 2015-10-13 | 2019-10-08 | Amorphyx, Inc. | Amorphous metal thin film nonlinear resistor |
KR20170087574A (ko) * | 2016-01-20 | 2017-07-31 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
CN109564892B (zh) | 2016-07-07 | 2023-05-12 | 非结晶公司 | 非晶态金属热电子晶体管 |
US10746614B2 (en) | 2017-09-18 | 2020-08-18 | Korea University Research And Business Foundation, Sejong Campus | Stretchable multimodal sensor and method of fabricating of the same |
KR101934026B1 (ko) | 2017-09-21 | 2018-12-31 | 고려대학교 세종산학협력단 | 비정질 금속층을 포함하는 전극 또는 배선을 포함하는 유연 디스플레이 소자 및 이의 제조방법 |
-
2019
- 2019-03-29 KR KR1020207031182A patent/KR20200130466A/ko not_active Application Discontinuation
- 2019-03-29 JP JP2020552207A patent/JP2021520060A/ja active Pending
- 2019-03-29 TW TW108111319A patent/TWI809075B/zh active
- 2019-03-29 CN CN201980022121.7A patent/CN111919302A/zh active Pending
- 2019-03-29 WO PCT/US2019/024985 patent/WO2019191674A2/en active Application Filing
- 2019-03-29 KR KR1020247017288A patent/KR20240090913A/ko active Application Filing
- 2019-06-21 US US16/449,181 patent/US11183585B2/en active Active
-
2021
- 2021-10-28 US US17/513,754 patent/US20220262932A1/en active Pending
-
2024
- 2024-03-19 JP JP2024044279A patent/JP2024096707A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220262932A1 (en) | 2022-08-18 |
KR20200130466A (ko) | 2020-11-18 |
WO2019191674A3 (en) | 2020-06-25 |
TW201942979A (zh) | 2019-11-01 |
CN111919302A (zh) | 2020-11-10 |
KR20240090913A (ko) | 2024-06-21 |
US20190326422A1 (en) | 2019-10-24 |
JP2021520060A (ja) | 2021-08-12 |
WO2019191674A2 (en) | 2019-10-03 |
TWI809075B (zh) | 2023-07-21 |
US11183585B2 (en) | 2021-11-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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|
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