JP2023537517A - 直径が減少したマイクロビアの形成方法 - Google Patents

Abstract

パッケージング用途のためのマイクロビアを形成するための方法が開示される。犠牲型感光性材料が開発されて、直径が減少し配置精度が改善したマイクロビアが形成される。マイクロビアには導電性材料が充填され、周囲の誘電体が除去されるとともにＲＤＬポリマー層で置き換えられる。【選択図】図２

Description

［０００１］本開示の実施形態は、概して、直径が減少し、且つ／又はアライメントが増加したマイクロビアを形成するための方法に関する。特に、本開示の実施形態は、再配線層（ＲＤＬ）ポリマー誘電体に銅ピラーを形成する方法に関する。

［０００２］ＲＤＬポリマー誘電体は、チップから発せられる高密度Ｉ／Ｏをパッケージ基板上に再配線するために使用される。多層ＲＤＬは、２つ以上のチップを相互接続するために使用される。半付加プロセス（ＳＡＰ）を使用すると、銅トレースが平面２次元的に製造される。連続した層は、マイクロビアによって垂直方向に相互接続される。

［０００３］配線の幅と間隔が＜２０μｍに微細化され続けている一方で、マイクロビアのスケーリングは現在、業界が直面している最大のボトルネックの一つである。ビアの直径を縮小せずに銅線を微細化すると、１層あたりの配線密度が低下し、それによって層数が増え、パッケージの製造コストが高くなる。

［０００４］業界標準の誘電体は、通常、エポキシ誘電体にシリカ充填剤を充填したものである。このような複合材料は、典型的には、熱機械的性能及び電気的性能のために使用される。このような表面が滑らかな複合誘電体は、細い線の製造を可能にするが、バルク材料の潜在的な不均一性のために、エッチング／レーザーなどの任意のサブトラクティブ処理を使用して小さなビアを形成することは、大きな課題である。

［０００５］マイクロビアは、典型的には、レーザードリル加工によって形成される。しかし、レーザードリル加工されたマイクロビアの直径は、製造上、直径２０μｍまでに限定される。主にコストとスループットの理由から、レーザードリル加工されたビアは２０μｍノード未満にスケールダウンすることが困難である。

［０００６］したがって、マイクロビアを形成する新しい方法、特に、直径が減少し、配置精度が向上したマイクロビアが必要とされている。

［０００７］本開示の１つ又は複数の実施形態は、マイクロビアを形成する方法を対象とする。この方法は、基板上に導電性シード層を堆積させることを含む。第１の誘電体層が堆積される。第１の誘電体層は、直径を有する少なくとも１つのビアを形成するようにパターニングされる。少なくとも１つのビア中に導電性材料を堆積させて、高さを有する少なくとも１つの導電性ピラーを形成する。第１の誘電体層及び導電性シード層は、基板から除去される。第２の誘電体層が、少なくとも１つの導電性ピラーの周囲に堆積する。

［０００８］本開示の追加の実施形態は、マイクロビアを形成する方法を対象とする。この方法は、基板上に銅シード層を堆積させることを含む。第１の銅層が、銅シード層上に堆積する。第１の銅層は、パターニングされて、第１の銅線を形成する。第１の誘電体層が、第１の銅線上に堆積する。第１の誘電体層は感光性である。第１の誘電体層は、直径を有するビアを形成するようにパターニングされる。第１の銅線の上方にビアが位置決めされる。ビア中に銅材料が堆積して、銅ピラーを形成する。第１の誘電体層及び銅シード層は、基板から除去される。第２の誘電体層が、銅ピラーの周囲及び上方に堆積する。第２の誘電体層は、シリカ充填エポキシを含む。第２の誘電体層は、平坦化されて、銅ピラーの頂部を露出させる。第２の誘電体層及び銅ピラー上に第２の銅層が堆積する。第２の銅層は、パターニングされて、第２の銅線を形成する。

［０００９］本開示のさらなる実施形態は、処理システムのコントローラによって実行されると、処理システムに動作：基板上に銅シード層を堆積させることと、第１の誘電体層を堆積させることと、第１の誘電体層をパターニングして、直径を有するビアを形成することと、ビア中に銅材料を堆積して、銅ピラーを形成することと、基板から第１の誘電体層及び銅シード層をエッチングすることと、少なくとも１つの導電性ピラーの周囲に第２の誘電体層を堆積することと、を実行させる命令を含む非一時的コンピュータ可読媒体を対象とする。

［００１０］上に記載した本開示の特徴を詳しく理解し得るように、上で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は添付の図面に示されている。しかし、本開示は他の等しく有効な実施形態も許容し得ることから、添付の図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。

［００１１］本開示の１つ又は複数の実施形態による例示的な処理方法を示す。 ［００１２］本開示の１つ又は複数の実施形態による処理中の例示的な基板を示す。 ［００１３］本開示の１つ又は複数の実施形態による処理中の例示的な基板を示す。 ［００１４］本開示の１つ又は複数の実施形態による処理中の例示的な基板を示す。 ［００１５］本開示の１つ又は複数の実施形態による処理中の例示的な基板を示す。 ［００１６］本開示の１つ又は複数の実施形態によって形成された例示的なデバイスを示す。 ［００１７］本開示の１つ又は複数の実施形態による処理システムを示す。

［００１８］本開示のいくつかの例示的な実施形態を説明する前に、本開示が以下の説明で明記される構成又は処理ステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々なやり方で実施又は実行することができる。

［００１９］本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、プロセスが作用する表面又は表面の一部を指す。基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部のみを指すことがあり得ることも、当業者には理解されよう。さらに、基板への堆積に対して言及がなされるとき、それは、ベア基板と、１つ又は複数の膜又は特徴が上に堆積又は形成された基板との両方を意味し得る。

［００２０］本明細書で使用する「基板」とは、製造プロセス中に膜処理が実行される任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実行され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料などの任意の他の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されるわけではない。基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、ＵＶ硬化、電子ビーム（ｅビーム）硬化、及び／又はベークするために、基板を前処理プロセスに曝露することができる。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された膜処理工程のいずれもが、以下でより詳細に開示されるように、基板上に形成される下層の上で実行されてもよく、「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図される。よって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積している場合、新たに堆積した膜／層の曝露面が基板表面となる。

［００２１］本開示の１つ又は複数の実施形態は、マイクロビアを形成するための方法を対象とする。本開示のいくつかの実施形態は、既知のプロセスと比較して直径が減少したマイクロビアを提供する。本開示のいくつかの実施形態は、配置精度が改善されたマイクロビアを提供する。

［００２２］本開示のいくつかの実施形態は、有利には、直径が減少したマイクロビアを提供する。いくつかの実施形態では、マイクロビアの直径は、２０μｍ以下、１０μｍ以下、又は５μｍ以下である。いくつかの実施形態では、マイクロビアの直径は、０．０５μｍ、０．１μｍ、０．２μｍ、０．５μｍ、１μｍ、又は２μｍ以上である。理論にとらわれず、直径を小さくすることにより、ＲＤＬ数の増加の必要なく、ＲＤＬ内の配線密度（ＩＯ／ｍｍ／層）を高くすることが可能になる。

［００２３］本開示のいくつかの実施形態は、当該技術分野でよく知られている装置及び／又はプロセスを有利に利用する。例には、物理的気相成長（ＰＶＤ）、リソグラフィー、銅電解堆積（ＥＣＤ）、及びエッチング／化学機械的平坦化（ＣＭＰ）が含まれるが、これらに限定されない。理論にとらわれず、既知の機器及びプロセスの使用は、採用への抵抗を減少させ、既存のハードウェアの潜在的使用が増加すると考えられる。

［００２４］本開示のいくつかの実施形態は、オーバーレイの精度が向上したマイクロビアを有利に提供する。理論にとらわれず、いくつかの実施形態で見られるオーバーレイの精度の向上は、より小さなキャプチャパッドを可能にする。いくつかの実施形態では、キャプチャパッドは使用されない（すなわち、ビア・イン・ラインプロセス）。

［００２５］本開示のいくつかの実施形態は、有利には、ＲＤＬ層の数が減少した半導体チップセットを提供する。理論にとらわれず、ＲＤＬ層の減少は、最終化された半導体チップセットの製造コストを低下させる。

［００２６］図１及び図２を参照すると、マイクロビアを形成するための例示的な方法１００が、処理中の例示的な基板と同様に図示されている。疑義を避けるために、図１に示した方法は、破線のボックス内にいくつかの動作を含む。これらの動作は任意である。さらに、任意の工程の一部、全部が実行されてもよく、又は全部が実施されなくてもよいことは、本開示の範囲内である。

［００２７］本方法は、動作１１０で、基板２００上に導電性シード層２１０を堆積させることから始まる。いくつかの実施形態では、基板２００はケイ素である。基板は、図２のＡに示され、導電性シード層を有する基板は、図２のＢに示されている。図中の文字付きの電子デバイスは、処理中の様々なタイミングでの電子デバイスを示すために使用されている。代替的な電子デバイスが、代替的又は任意のプロセスによって形成され、プライムマーク（例えば、Ｂ’）で示されている。この点で使用される場合、「導電性」シード層は、導電性材料のシード層のことを指す。「導電性」シード層という用語は、「導電性」シード層の電気的特性に関して何かを伝えるものと理解されるべきではない。いくつかの実施形態では、導電性シード層２１０は銅を含む。いくつかの実施形態では、導電性シード層２１０は連続している。いくつかの実施形態では、導電性シード層２１０は、５０ｎｍから５００ｎｍの範囲の平均厚さを有する。図示しないいくつかの実施形態では、導電性シード層２１０を堆積させる前に、基板上にバリア層が堆積する。

［００２８］いくつかの実施形態では、方法１００は、任意の動作３１０を継続する。参考までに、任意の動作３１０及び３２０によって処理される基板２００を図３に示し、デバイスＢ’’と表記する。当業者は、同じベースレターの電子デバイスを、記載された方法のいずれかに代用することができることを認識するであろう。例えば、Ｂ’’と表記されたデバイスは、図２のＢと表記されたデバイスで代用することができる。任意の動作３１０では、導電性シード層２１０上に第１の導電層３５０が堆積する。

［００２９］動作３２０では、第１の導電層３５０は、第１の導電層３５０の一部を除去することによってパターニングされて、導電性特徴３６０を形成する。いくつかの実施形態では、動作３２０では、第１の導電層３５０は、第１の導電層３５０の一部を除去することによってパターニングされて、導電性特徴３６０を形成する。当業者は、これをサブトラクティブ・パターニング・プロセスと認識するであろう。あるいは、図示しないいくつかの実施形態では、第１の導電層３５０は、パターニングプロセスによって堆積してもよく、導電性特徴３６０は、第１の導電層３５０上に形成されてもよい。当業者であれば、これを半付加プロセス（ＳＡＰ）と認識するであろう。いくつかの実施形態では、導電性特徴３６０は、導電線、トレース又はキャプチャパッドである。いくつかの実施形態では、第１の導電層３５０及び導電性特徴３６０は、銅を含む。

［００３０］この点で使用される場合、「キャプチャパッド」は、ビア及び／又はピラーが接続されることが予想される導電性材料のパッドである。従来、レーザードリル加工プロセスの不正確さは、ビア／ピラーが導電線と確実に接触するように、より大きなキャプチャパッドを必要としていた。上述のように、本開示のいくつかの実施形態は、より小さなキャプチャパッド又はキャプチャパッドなしを可能にする、オーバーレイ精度が向上したマイクロビアを提供する。いくつかの実施形態では、ビアは、キャプチャパッドなしで導電線と接触するように形成される。

［００３１］いくつかの実施形態では、ビア２３０は、基板２００上の所定のｘ－ｙ位置の公差内に形成される。いくつかの実施形態では、公差は、所定のｘ－ｙ位置から５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、０．５μｍ以下、又は０．２５μｍ以下である。いくつかの実施形態では、公差は、所定のｘ－ｙ位置からビアの直径Ｄの５０％以下、２０％以下、１０％以下、５％以下、又は１％以下である。

［００３２］方法１００は、動作１２０で、第１の誘電体層２２０を堆積させることによって継続する。第１の誘電体層２２０は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、スピンオンコーティング、ホットロール積層、真空積層などを含むがこれらに限定されない任意の適切な方法によって堆積し得る。

［００３３］いくつかの実施形態では、第１の誘電体層２２０は、感光性誘電体材料を含む。いくつかの実施形態では、第１の誘電体層２２０は、ネガ型フォトレジスト又はポジ型フォトレジストを含む。いくつかの実施形態では、第１の誘電体層２２０は、化学的増幅型レジストを含む。

［００３４］図示しないいくつかの実施形態では、第１の誘電層２２０の前に、平坦化層が堆積する。理論にとらわれず、第１の誘電体層は、基板内の特徴（例えば、導電性特徴３６０）の上方でセルフレベリング又は平坦化しない場合があると考えられている。したがって、いくつかの実施形態では、平坦化層は、任意の導電性特徴を含む基板上に堆積し、第１の誘電体層２２０の堆積のための水平面を提供する。いくつかの実施形態では、平坦化層は誘電体層を含む。いくつかの実施形態では、平坦化層はパリレン層を含む。

［００３５］方法１００は、動作１３０で、第１の誘電体層２２０をパターニングして直径Ｄを有する少なくとも１つのビア２３０を形成することによって継続する。第１の誘電体層２２０が感光性誘電材料を含むそれらの実施形態では、第１の誘電体層２２０はフォトリソグラフィープロセスによってパターニングされ得る。いくつかの実施形態では、動作１３０はまた、ビア２３０の底部に露出した任意の平坦化層を除去する。

［００３６］従来のレーザードリル加工とは異なり、フォトリソグラフィープロセスでは、ビア２３０の直径Ｄは、主にリソグラフィプロセスの解像度によって制限される。前述したように、いくつかの実施形態によって提供される直径の減少は、パッケージング用途においてより高い配線密度を可能にする。

［００３７］いくつかの実施形態では、ビア２３０の直径Ｄは、２０μｍ以下、１５μｍ以下、１０μｍ以下、８μｍ以下、５μｍ以下、３μｍ以下、１μｍ以下、又は０．５μｍ以下である。いくつかの実施形態では、ビア２３０の直径Ｄは、０．５μｍから１μｍの範囲、０．５μｍから３μｍの範囲、０．５μｍから５μｍの範囲、０．５μｍから１０μｍの範囲、０．５μｍから２０μｍの範囲、１μｍから３μｍの範囲、１μｍから５μｍの範囲、１μｍから１０μｍの範囲、１μｍから２０μｍの範囲、３μｍから５μｍの範囲、３μｍから１０μｍの範囲、又は３μｍから２０μｍの範囲である。

［００３８］方法１００は、動作１４０で、導電性材料２４０をビア２３０中に堆積させてピラーを形成することによって継続する。いくつかの実施形態では、導電性材料は銅を含む。いくつかの実施形態では、ピラーの高さＨは、第１の誘電体層２２０の厚さＴ以下である。いくつかの実施形態では、ピラーの高さＨは、第１の誘電体材料の厚さよりも大きい。これらの実施形態では、及びビア２３０の外側に堆積したオーバーバーデンが除去され得る。平坦化を含むがこれに限定されない、任意の適切な除去プロセスが使用され得る。

［００３９］方法１００は、動作１５０で、第１の誘電体層２２０とシード層２１０を堆積させることによって継続する。除去プロセスは、任意の適切なプロセスによって実施され得る。

［００４０］いくつかの実施形態では、第１の誘電体層２２０は、ウェットエッチングプロセスによって除去される。いくつかの実施形態では、ウェットエッチングプロセスは、有機ストリッパーの使用を含む。いくつかの実施形態では、有機ストリッパーは、Ｎ－メチルピロリドン（ＮＭＰ）を含む。いくつかの実施形態では、ウェットエッチングプロセスは、無機ストリッパーの使用を含む。いくつかの実施形態では、無機ストリッパーは、水酸化物及びアミンを含み得る。いくつかの実施形態では、無機ストリッパーは、水酸化ナトリウム又は水酸化カリウムと、水酸化テトラメチルアンモニウムとを含む。いくつかの実施形態では、ウェットエッチングプロセスは、２０℃から５０℃の範囲の温度で実施される。いくつかの実施形態では、ウェットエッチングプロセスは、超音波処理又は空気撹拌を含むがこれらに限定されない外力を利用する。理論にとらわれず、いくつかの実施形態の外力は、第１の誘電体層２２０の除去を改善するように、質量流及び／又は反応速度を改善すると考えられる。

［００４１］いくつかの実施形態では、シード層２１０は、ウェットエッチングプロセスによって除去される。いくつかの実施形態では、ウェットエッチングプロセスは、シード層２１０の酸化還元反応に依存する。いくつかの実施形態では、ウェットエッチングプロセスは、塩化第二鉄の使用を含む。

［００４２］いくつかの実施形態では、第１の誘電体層２２０及び／又はシード層２１０は、ドライエッチングプロセスによって除去される。いくつかの実施形態では、ドライエッチングプロセスは、プラズマの使用を含む。いくつかの実施形態では、プラズマは、酸素及びアルゴンから形成される。いくつかの実施形態では、プラズマは、ハロゲン及び／又は水素ガスから形成される。

［００４３］いくつかの実施形態では、バリア層が存在するとき、バリア層も動作１５０によって除去され得る。いくつかの実施形態では、平坦化層が存在するとき、平坦化層も動作１５０によって除去され得る。

［００４４］いくつかの実施形態では、方法１００は、灰化プロセスを実施することをさらに含む。いくつかの実施形態では、灰化プロセスは、第１の誘電体層２２０及びシード層２１０を除去した後に実施される。いくつかの実施形態では、灰化プロセスは、基板２００から任意の有機残留物を除去する。いくつかの実施形態では、灰化プロセスは、Ｏ２とアルゴンの混合物から生成されるプラズマに基板を曝露することを含む。いくつかの実施形態では、プラズマは、２５０Ｗから３００Ｗの範囲、又は２８０Ｗの電力を有する。いくつかの実施形態では、基板は、２分から５分の範囲の期間、プラズマに曝露される。

［００４５］いくつかの実施形態では、プラズマにバイアス電力が提供される。いくつかの実施形態では、バイアス電力は、より短い反応時間を可能にする。理論にとらわれず、バイアス電力はプラズマ種（イオン、電子、ラジカルなど）に方向性を提供し、プラズマ種に運動量を与えるのに役立つと考えられる。衝撃エネルギーの増加は、反応速度を増加させ、誘電体層の残留物の除去速度を増加させると考えられる。

［００４６］方法１００は、動作１６０で、第２の誘電体層２５０を堆積させることによって継続する。いくつかの実施形態では、第２の誘電体層２５０は、再配線層（ＲＤＬ）誘電体を含む。いくつかの実施形態では、ＲＤＬ誘電体はポリマー誘電体を含む。いくつかの実施形態では、ポリマー誘電体は充填剤を含む。いくつかの実施形態では、第２の誘電体層２５０は、シリカ充填エポキシを含む。

［００４７］第２の誘電体層２５０は、任意の適切なプロセスによって形成され得る。いくつかの実施形態では、第２の誘電体層２５０は、ドライフィルム積層によって堆積される。いくつかの実施形態では、第２の誘電体層２５０は、堆積時に最初は流動性である。いくつかの実施形態では、第２の誘電体層は、硬化され得る。

［００４８］例えば、いくつかの実施形態では、シリカ充填エポキシは、真空下で、９０℃から１３０℃の範囲の温度でドライフィルム積層によって堆積する。理論にとらわれず、これらの温度では、誘電体中のエポキシが流動性になり、下層の特徴（例えば、線／キャプチャパッド）の周りに適合し、積層圧力によって膜が頂面上で平坦化されると考えられる。さらに、真空環境は、誘電体と基板／線／パッドとの間に空隙がないことを確実にする。いくつかの実施形態では、積層後、第２の誘電体層は、１８０℃で３０分から６０分の範囲の期間、硬化される。いくつかの実施形態では、硬化温度は１５０℃から２００℃の範囲である。

［００４９］いくつかの実施形態では、方法は、任意の動作４１０を継続する。参考までに、任意の動作４１０によって処理される基板２００を図４に示す。いくつかの実施形態では、第２の誘電体層２５０の厚さは、動作１６０での堆積中に厳しく制御されない。これらの実施形態では、第２の誘電体層２５０の厚さは、導電性材料２４０のピラーの高さＨを越えてもよい。任意の動作４１０では、第２の誘電体層２５０は平坦化されて、導電性材料２４０の頂部を露出させる。いくつかの実施形態では、平坦化プロセスは、ＣＭＰ又はエッチバックプロセスによって実施され得る。

［００５０］任意の動作４１０の後、ピラーの頂面と第２の誘電体層２５０は、実質的に同一平面上にある。この点で使用される場合、「実質的に同一平面上にある」材料は、＋／－５０ｎｍ内の表面を有する。

［００５１］いくつかの実施形態では、方法１００は、任意の動作５１０及び５２０で継続する。参考までに、任意の動作５１０及び５２０によって処理される基板２００を図５に示す。任意の動作５１０では、第２の誘電体層２５０及び導電性ピラー上に第２の導電層５５０が堆積する。いくつかの実施形態では、動作５２０では、第２の導電層５５０は、第１の導電層５５０の一部を除去することによってパターニングされて、導電性特徴５６０を形成する。当業者は、これをサブトラクティブ・パターニング・プロセスと認識するであろう。あるいは、図示しないいくつかの実施形態では、第２の導電層５５０は、パターニングプロセスによって堆積してもよく、導電性特徴５６０は、第２の導電層５５０上に形成されてもよい。当業者であれば、これを半付加プロセス（ＳＡＰ）と認識するであろう。いくつかの実施形態では、導電性特徴５６０は、導電線、トレース又はキャプチャパッドである。いくつかの実施形態では、第２の導電層５５０及び導電性特徴５６０は、銅を含む。

［００５２］図６Ａ－６Ｃを参照すると、完成したデバイスの関連する実施形態が図示されている。図６Ａでは、デバイス６１０は、２本の第１の銅線６３０Ａ、６３０Ｂを１本の第２の銅線６４０に接続する少なくとも２つのピラー６２０Ａ、６２０Ｂを含む。あるいは、図６Ｂでは、デバイス６５０は、１本の第１の銅線６７０を２本の第２の銅線６８０Ａ、６８０Ｂに接続する少なくとも２つのピラー６６０Ａ、６６０Ｂを含む。最後に、図６Ｃでは、図６Ａ及び図６Ｂの実施形態が、複数の第１の銅線を複数の第２の銅線に「デイジーチェーン」方式で接続するように組み合わされている。

［００５３］図７を参照すると、本開示のさらなる実施形態は、本明細書に記載された方法を実行するための処理システム９００を対象とする。図７は、本開示の１つ又は複数の実施形態による基板を処理するために使用され得るシステム９００を示す。システム９００は、クラスタツールと称され得る。システム９００は、ロボット９１２を内部に備えた中央移送ステーション９１０を含む。ロボット９１２は、単一のブレードロボットとして示されているが、当業者であれば、他のロボット９１２構成が本開示の範囲内であることを認識するであろう。ロボット９１２は、中央移送ステーション９１０に接続されたチャンバ間で１つ又は複数の基板を移動させるように構成される。

［００５４］少なくとも１つの予洗浄／バッファチャンバ９２０が、中央移送ステーション９１０に接続される。予洗浄／バッファチャンバ９２０は、ヒータ、ラジカル源、又はプラズマ源のうちの１つ又は複数を含み得る。予洗浄／バッファチャンバ９２０は、個々の半導体基板のための、又は処理用ウエハのカセットのための保持領域として使用され得る。予洗浄／バッファチャンバ９２０は、予洗浄プロセスを実行することができ、又は処理用の基板を予熱することができ、又は単に処理シーケンスのためのステージング領域であり得る。いくつかの実施形態では、中央移送ステーション９１０に接続された２つの予洗浄／バッファチャンバ９２０がある。

［００５５］図７に示す実施形態では、予洗浄チャンバ９２０は、ファクトリインターフェース９０５と中央移送ステーション９１０との間の通過チャンバとして作用し得る。ファクトリインターフェース９０５は、基板をカセットから予洗浄／バッファチャンバ９２０へ移動させる１つ又は複数のロボット９０６を含み得る。次いで、ロボット９１２は、基板を、予洗浄／バッファチャンバ９２０からシステム９００内の他のチャンバへ移動させることができる。

［００５６］第１の処理チャンバ９３０は、中央移送ステーション９１０に接続され得る。第１の処理チャンバ９３０は、堆積チャンバとして構成され得、反応性ガスの１つ又は複数の流れを第１の処理チャンバ９３０に提供するために、１つ又は複数の反応性ガス源と流体連結し得る。基板は、隔離弁９１４を通過するロボット９１２によって、処理チャンバ９３０を出入りするように移動することができる。

［００５７］処理チャンバ９４０も中央移送ステーション９１０に接続され得る。いくつかの実施形態では、処理チャンバ９４０は、パターニングチャンバを含み、反応性ガスの流れを処理チャンバ９４０に供給するために１つ又は複数の反応性ガス源と流体連結して、等方性エッチング処理を実行する。基板は、隔離弁９１４を通過するロボット９１２によって、処理チャンバ９４０を出入りするように移動することができる。

［００５８］いくつかの実施形態では、処理チャンバ９６０は、中央移送ステーション９１０に接続され、エッチング又は除去チャンバとして作用するように構成される。処理チャンバ９６０は、１つ又は複数の異なるエピタキシャル成長プロセスを実施するように構成され得る。

［００５９］いくつかの実施形態では、処理チャンバ９３０、９４０、及び９６０のそれぞれは、処理方法のうちの異なる部分を実施するように構成される。例えば、処理チャンバ９３０は、堆積プロセスを実施するように構成されてもよく、処理チャンバ９４０は、パターニングプロセスを実施するように構成されてもよく、処理チャンバ９６０はエッチング／除去プロセスを実施するように構成されてもよい。熟練した技術者であれば、ツールの個々の処理チャンバの数及び配置を変えることが可能であり、図７に示す実施形態は、単に１つの可能な構成を表すものに過ぎないことを認識するであろう。

［００６０］いくつかの実施形態では、処理システム９００は、１つ又は複数の計測ステーションを含む。例えば、計測ステーションは、予洗浄／バッファチャンバ９２０内、中央移送ステーション９１０内、又は個々の処理チャンバ９３０、９４０、９６０のいずれか内に配置され得る。計測ステーションは、システム９００から基板を除去することなく基板が測定されることを可能にするシステム９００内の任意の位置にあり得る。

［００６１］少なくとも１つのコントローラ９５０は、中央移送ステーション９１０、予洗浄／バッファチャンバ９２０、処理チャンバ９３０、９４０、又は９６０のうちの１つ又は複数に連結される。いくつかの実施形態では、個々のチャンバ又はステーションに接続されるコントローラ９５０が複数あり、システム９００を制御するために、主制御プロセッサが、個々のプロセッサのそれぞれに連結される。コントローラ９５０は、任意の形態の汎用コンピュータプロセッサ、マイクロコントローラ、マイクロプロセッサなどのうちの１つであってもよく、これらは、様々なチャンバ及びサブプロセッサを制御するために産業環境で使用することができる。

［００６２］少なくとも１つのコントローラ９５０は、プロセッサ９５２、プロセッサ９５２に連結されたメモリ９５４、プロセッサ９５２に連結された入出力デバイス９５６、及び様々な電子構成要素間の通信のためのサポート回路９５８を有し得る。メモリ９５４は、一時的メモリ（例えばランダムアクセスメモリ）、及び非一時的メモリ（例えばストレージ）のうちの１つ又は複数を含み得る。

［００６３］プロセッサのメモリ９５４又はコンピュータ可読媒体は、容易に入手可能なメモリのうちの１つ又は複数（ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又は任意の他の形態のローカル若しくは遠隔デジタルストレージ等）であり得る。メモリ９５４は、システム９００のパラメータ及び構成要素を制御するためにプロセッサ９５２によって動作可能な命令セットを保持し得る。サポート回路９５８は、従来の様態でプロセッサを支持するためにプロセッサ９５２に連結される。回路には、例えば、キャッシュ、電源、クロック回路、入出力回路、サブシステム等が含まれ得る。

［００６４］プロセスは、概して、ソフトウェアルーチンとしてメモリ内に記憶されてよく、このソフトウェアルーチンは、プロセッサによって実行されると、処理チャンバに本開示のプロセスを実施させる。このソフトウェアルーチンは、プロセッサによって制御されているハードウェアから遠隔に配置されている第２プロセッサ（図示せず）によって、記憶され且つ／又は実行されてもよい。本開示の方法のいくつか又はすべてはまた、ハードウェアで実施され得る。したがって、プロセスは、ソフトウェア内に実装され、ハードウェア（例えば、特定用途向け集積回路又は他の種類のハードウェア実装形態）又はソフトウェアとハードウェアとの組み合わせにおいて、コンピュータシステムにより実行され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実施されるようにチャンバの動作を制御する特定用途コンピュータ（コントローラ）に変化させる。

［００６５］いくつかの実施形態では、コントローラ９５０は、個々のプロセス又はサブプロセスを実行して本方法を実施するための１つ又は複数の構成を有する。コントローラ９５０は、中間構成要素に接続され、且つ中間構成要素を動作させて方法の機能を実施するように構成され得る。例えば、コントローラ９５０は、ガスバルブ、アクチュエータ、モータ、スリットバルブ、減圧制御等の１つ又は複数に接続され、それらを制御するように構成され得る。

［００６６］いくつかの実施形態のコントローラ９５０は、以下から選択される１つ又は複数の構成：複数の処理チャンバと計測ステーションとの間でロボット上の基板を移動させる構成；システムから基板をロード及び／又はアンロードする構成；基板上に導電性シード層を堆積させる構成；第１の銅層を堆積させる構成；第１の銅層をパターニングする構成；第１の誘電体層を堆積させる構成；第１の誘電体層をパターニングする構成；ビア中に導電性材料を堆積させる構成；第１の誘電体層を除去する構成；第２の誘電体層を堆積させる構成；第２の誘電体層を平坦化する構成；第２の銅層を堆積させる構成；及び／又は第２の銅層をパターニングする構成を有する。

［００６７］この明細書全体を通じて、「一実施形態」、「特定の実施形態」、「１つ又は複数の実施形態」、又は「実施形態」に対する言及は、実施形態に関連して説明されている特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な箇所で登場する「１つ又は複数の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」など文言は、必ずしも、本開示の同一の実施形態に言及するものではない。さらに、特定の特徴、構造、材料、又は特性は、１つ又は複数の実施形態において、任意の最適な方式で組み合わされてもよい。

［００６８］本明細書の開示は特定の実施形態を参照して記載されているが、当業者であれば、記載された実施形態は、本開示の原理及び用途の単なる例示にすぎないことが理解されよう。本開示の思想及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な修正及び変更を行い得ることが、当業者には明らかであろう。したがって、本開示は、添付の特許請求の範囲及びその均等物の範囲にある修正及び変更を含み得る。

Claims (20)

1. マイクロビアを形成する方法であって、
   基板上に導電性シード層を堆積させることと、
   第１の誘電体層を堆積させることと、
   前記第１の誘電体層をパターニングして、直径を有する少なくとも１つのビアを形成することと、
   前記少なくとも１つのビア中に導電性材料を堆積させて、高さを有する少なくとも１つの導電性ピラーを形成することと、
   前記基板から前記第１の誘電体層及び前記導電性シード層を除去することと、
   前記少なくとも１つの導電性ピラーの周囲に第２の誘電体層を堆積させることと
   を含む、方法。
2. 前記第１の誘電体層を堆積させる前に、前記導電性シード層上に第１の導電層を堆積させることと、
   前記第１の導電層をパターニングして、第１の導電線又はキャプチャパッドを形成することと
   をさらに含む、請求項１に記載の方法。
3. 前記第１の誘電体層及び前記導電性シード層を除去した後に、灰化プロセスを実施することをさらに含む、請求項１に記載の方法。
4. 前記少なくとも１つの導電性ピラーの前記高さよりも大きい厚さを有する前記第２の誘電体層を堆積させることと、
   前記第２の誘電体層を平坦化して、前記少なくとも１つの導電性ピラーの頂部を露出させることと
   をさらに含む、請求項１に記載の方法。
5. 前記第２の誘電体層及び前記少なくとも１つの導電性ピラー上に第２の導電層を堆積させることと、
   前記第２の導電層をパターニングして、第２の導電線又はキャプチャパッドを形成することと
   をさらに含む、請求項１に記載の方法。
6. 前記導電性シード層及び前記導電性材料が銅を含む、請求項１に記載の方法。
7. 前記第１の誘電体層が感光性誘電体を含み、前記第１の誘電体層中に少なくとも１つのビアをパターニングすることが、フォトリソグラフィープロセスを含む、請求項１に記載の方法。
8. 前記感光性誘電体が、ポジ型フォトレジストを含む、請求項７に記載の方法。
9. 前記感光性誘電体が、ネガ型フォトレジストを含む、請求項７に記載の方法。
10. 前記第２の誘電体層が、ＲＤＬポリマー誘電体を含む、請求項１に記載の方法。
11. 前記ＲＤＬポリマー誘電体がシリカ充填エポキシを含む、請求項１０に記載の方法。
12. 前記少なくとも１つのビアの前記直径が、２０μｍ以下である、請求項１に記載の方法。
13. 前記少なくとも１つのビアの前記直径が、１μｍから２０μｍの範囲である、請求項１２に記載の方法。
14. 前記少なくとも１つのビアが、所定のｘ－ｙ位置の公差内で形成され、前記公差が、前記所定のｘ－ｙ位置から０．５μｍ以下である、請求項１に記載の方法。
15. 前記少なくとも１つのビアが、キャプチャパッドなしで導電線と接触するように形成される、請求項１に記載の方法。
16. マイクロビアを形成する方法であって、
    基板上に銅シード層を堆積させることと、
    前記銅シード層上に第１の銅層を堆積させることと、
    前記第１の銅層をパターニングして、第１の銅線を形成することと、
    前記第１の銅線上に、感光性である第１の誘電体層を堆積させることと、
    前記第１の誘電体層をパターニングして、直径を有するビアを形成することであって、前記ビアが前記第１の銅線の上方に位置決めされる、前記第１の誘電体層をパターニングして、直径を有するビアを形成することと、
    前記ビア中に銅材料を堆積させて、銅ピラーを形成することと、
    前記基板から前記第１の誘電体層及び前記銅シード層を除去することと、
    前記銅ピラーの周囲及び上方に第２の誘電体層を堆積させることであって、前記第２の誘電体層がシリカ充填エポキシを含む、第２の誘電体層を堆積させることと、
    前記第２の誘電体層を平坦化して、前記銅ピラーの頂部を露出させることと、
    前記第２の誘電体層及び前記銅ピラー上に第２の銅層を堆積させることと、
    前記第２の銅層をパターニングして、第２の銅線を形成することと
    を含む、方法。
17. 前記ビアの前記直径が、１μｍ以上２０μｍ以下である、請求項１６に記載の方法。
18. 前記ビアが、所定のｘ－ｙ位置の公差内で形成され、前記公差が、前記所定のｘ－ｙ位置から０．５μｍ以下である、請求項１６に記載の方法。
19. 少なくとも２つの銅ピラーが形成されて、２本の第１の銅線を１本の第２の銅線に、又は１本の第１の銅線を２本の第２の銅線に接続する、請求項１６に記載の方法。
20. 命令を含む非一時的なコンピュータ可読媒体であって、処理システムのコントローラによって実行されると、前記処理システムに、
    基板上に銅シード層を堆積させる動作と、
    第１の誘電体層を堆積させる動作と、
    前記第１の誘電体層をパターニングして、直径を有するビアを形成する動作と、
    前記ビア中に銅材料を堆積させて、銅ピラーを形成する動作と、
    前記基板から前記第１の誘電体層及び前記銅シード層をエッチングする動作と、
    前記銅ピラーの周囲に第２の誘電体層を堆積させる動作と
    を実施させる、非一時的なコンピュータ可読媒体。

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