JP2023536014A - アレイ基板、表示パネル及びアレイ基板の駆動方法 - Google Patents

Abstract

アレイ基板、表示パネル及びアレイ基板の駆動方法を提供する。該アレイ基板は、各対が第１ゲート線及び第２ゲート線を備える複数対のゲート線と、複数本のデータ線と、複数行及び複数列に配列された複数の画素ユニットを備える画素アレイとを備える。第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を受信し、ｍ及びｎはいずれも正の整数であり、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子は第ｍ対のゲート線の第２ゲート線に接続されて第２走査信号を受信し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子は第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を第１リセット信号として受信し、各列の画素ユニットのデータ信号端子は対応する一本のデータ線に接続されてデータ信号を受信する。【選択図】図２Ａ

Description

本開示の実施例はアレイ基板、表示パネル及びアレイ基板の駆動方法に関する。

表示技術の発展に伴って、様々な表示パネルはますます広く使用されている。表示パネルは主に液晶表示（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）パネル及び有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルを含む。たとえば、ＯＬＥＤ表示パネルにおいて、アレイ状に配列された複数の画素ユニットを備え、同じ行の画素ユニットが同じゲート線に接続され、同じ列の画素ユニットが同じデータ線に接続され、各画素ユニットは、ゲート線により提供された走査信号及びデータ線により提供されたデータ信号の駆動の下で表示する。

本開示の少なくとも１つの実施例は、各対が第１ゲート線及び第２ゲート線を備える複数対のゲート線と、複数本のデータ線と、複数行及び複数列に配列された複数の画素ユニットを備える画素アレイとを備えるアレイ基板を提供する。前記複数の画素ユニットのそれぞれは、走査信号端子と、データ信号端子と、リセット信号端子とを備え、複数行の画素ユニットが前記複数対のゲート線に１対１で対応し、各列の画素ユニットが前記複数本のデータ線のうちの１本のデータ線に対応し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を受信し、ｍ及びｎはいずれも正の整数であり、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子は前記第ｍ対のゲート線の第２ゲート線に接続されて第２走査信号を受信し、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子は前記第ｍ対のゲート線の第１ゲート線に接続されて前記第１走査信号を第１リセット信号として受信し、前記各列の画素ユニットのデータ信号端子は対応する一本のデータ線に接続されてデータ信号を受信する。

たとえば、本開示の実施例に係るアレイ基板では、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は第ｍ－１対のゲート線の第１ゲート線に接続され、前記第ｍ－１対のゲート線の第１ゲート線により提供された第１走査信号を第２リセット信号として受信し、又は、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は前記第ｍ－１対のゲート線の第２ゲート線に接続され、前記第ｍ－１対のゲート線の第２ゲート線により提供された第２走査信号を前記第２リセット信号として受信し、ｍは１よりも大きい整数である。

たとえば、本開示の実施例に係るアレイ基板は複数本のリセット信号線をさらに備え、前記複数本のリセット信号線は前記複数行の画素ユニットに１対１で対応し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は第ｍ本のリセット信号線に接続されて第２リセット信号を受信する。

たとえば、本開示の実施例に係るアレイ基板は第１走査駆動回路をさらに備え、前記第１走査駆動回路は前記複数本のリセット信号線に接続され、且つ前記第２リセット信号を生成するように構成される。

たとえば、本開示の実施例に係るアレイ基板は複数本の発光制御信号線をさらに備え、前記複数本の発光制御信号線は前記複数行の画素ユニットに１対１で対応し、前記複数の画素ユニットのそれぞれは発光制御信号端子をさらに備え、前記第ｍ行の画素ユニットの発光制御信号端子は第ｍ本の発光制御信号線に接続されて発光制御信号を受信する。

たとえば、本開示の実施例に係るアレイ基板は第２走査駆動回路をさらに備え、前記第２走査駆動回路は前記複数本の発光制御信号線に接続され、且つ前記発光制御信号を生成するように構成される。

たとえば、本開示の実施例に係るアレイ基板では、隣接する２列ごとの画素ユニットは同じデータ線に対応し、前記第ｎ列の画素ユニットと前記第ｎ＋１列の画素ユニットのデータ信号端子は同じデータ線に接続される。

たとえば、本開示の実施例に係るアレイ基板は第３走査駆動回路をさらに備え、前記第３走査駆動回路は前記複数対のゲート線に接続され、且つ前記第１走査信号及び前記第２走査信号を生成するように構成される。

たとえば、本開示の実施例に係るアレイ基板では、前記第３走査駆動回路は第１走査駆動サブ回路及び第２走査駆動サブ回路を備え、前記第１走査駆動サブ回路は各対のゲート線の第１ゲート線に接続され、且つ前記第１走査信号を生成するように構成され、前記第２走査駆動サブ回路は各対のゲート線の第２ゲート線に接続され、且つ前記第２走査信号を生成するように構成される。

たとえば、本開示の実施例に係るアレイ基板では、前記第１走査駆動サブ回路と前記第２走査駆動サブ回路はそれぞれ前記画素アレイの互いに対向する両側に設けられる。

たとえば、本開示の実施例に係るアレイ基板では、前記各画素ユニットは画素回路を備え、前記画素回路は、リセット回路と、データ書込み及び補償回路と、駆動回路と、発光制御回路とを備える。前記リセット回路は、前記リセット信号端子を備え、リセット電圧源、前記駆動回路、及び発光素子に接続され、リセット電圧を前記駆動回路及び前記発光素子に印加して前記駆動回路及び前記発光素子をリセットするように構成され、前記データ書込み及び補償回路は、前記走査信号端子及び前記データ信号端子を備え、前記駆動回路に接続され、前記データ信号を前記駆動回路に書き込んで前記駆動回路を補償するように構成され、前記駆動回路は、前記発光素子を駆動して発光させる駆動電流を生成するように構成され、前記発光制御回路は、発光制御信号端子を備え、第１電圧源、前記駆動回路、及び前記発光素子に接続され、第１電圧を前記駆動回路に印加して、前記駆動回路によって生成された駆動電流を前記発光素子に印加するように構成される。

たとえば、本開示の実施例に係るアレイ基板では、前記リセット回路は第１リセットトランジスタ及び第２リセットトランジスタを備え、前記データ書込み及び補償回路は、データ書込みトランジスタと、補償トランジスタと、記憶コンデンサとを備え、前記駆動回路は駆動トランジスタを備え、前記発光制御回路は第１発光制御トランジスタ及び第２発光制御トランジスタを備え、前記第１リセットトランジスタのゲートは前記リセット信号端子に接続され、前記第１リセットトランジスタの第１電極は前記リセット電圧源に接続され、前記第１リセットトランジスタの第２電極は前記駆動トランジスタのゲートに接続され、前記第２リセットトランジスタのゲートは前記リセット信号端子に接続され、前記第２リセットトランジスタの第１電極は前記リセット電圧源に接続され、前記第２リセットトランジスタの第２電極は前記発光素子の第１端子に接続され、前記データ書込みトランジスタのゲートは前記走査信号端子に接続され、前記データ書込みトランジスタの第１電極は前記データ信号端子に接続され、前記データ書込みトランジスタの第２電極は前記駆動トランジスタの第１電極に接続され、前記補償トランジスタのゲートは前記走査信号端子に接続され、前記補償トランジスタの第１電極は前記駆動トランジスタの第２電極に接続され、前記補償トランジスタの第２電極は前記駆動トランジスタのゲートに接続され、前記記憶コンデンサの第１端子は前記第１電圧源に接続され、前記記憶コンデンサの第２端子は前記駆動トランジスタのゲートに接続され、前記第１発光制御トランジスタのゲートは前記発光制御信号端子に接続され、前記第１発光制御トランジスタの第１電極は前記第１電圧源に接続され、前記第１発光制御トランジスタの第２電極は前記駆動トランジスタの第１電極に接続され、前記第２発光制御トランジスタのゲートは前記発光制御信号端子に接続され、前記第２発光制御トランジスタの第１電極は前記駆動トランジスタの第２電極に接続され、前記第２発光制御トランジスタの第２電極は前記発光素子の第１端子に接続される。

本開示の少なくとも１つの実施例は、前述したいずれかの実施例に記載のアレイ基板を備える表示パネルをさらに提供する。

本開示の少なくとも１つの実施例は、前述したいずれかの実施例に記載のアレイ基板に適用する駆動方法をさらに提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることと、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることと、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことと、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることとを含む。

たとえば、本開示の実施例に係る駆動方法では、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることは、前記第ｍ対のゲート線の第１ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第１走査信号を提供し、且つ前記第ｎ列の画素ユニットに対応する一本のデータ線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記データ信号を提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ対のゲート線の第１ゲート線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記第１走査信号を前記第１リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることを含む。

たとえば、本開示の実施例に係る駆動方法では、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることは、第ｍ－１対のゲート線の第１ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第１走査信号を第２リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすること、又は、前記第ｍ－１対のゲート線の第２ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第２走査信号を前記第２リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含む。

たとえば、本開示の実施例に係る駆動方法では、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることは、第ｍ本のリセット信号線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第２リセット信号を提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含む。

たとえば、本開示の実施例に係る駆動方法では、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことは、前記第ｍ対のゲート線の第２ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記第２走査信号を提供し、且つ前記第ｎ＋１列の画素ユニットに対応する一本のデータ線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記データ信号を提供し、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことを含む。

たとえば、本開示の実施例に係る駆動方法では、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることは、第ｍ本の発光制御信号線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに発光制御信号を提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることを含む。

本開示の実施例の技術的解決手段をより明瞭に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下の説明における図面は本開示のいくつかの実施例に関するものに過ぎず、本開示を限定するものではない。

アレイ基板の構造模式図である。 本開示の実施例に係るアレイ基板の構造模式図である。 本開示の実施例に係る別のアレイ基板の構造模式図である。 本開示の実施例に係るさらに別のアレイ基板の構造模式図である。 本開示の実施例に係るさらに別のアレイ基板の構造模式図である。 本開示の実施例に係るさらに別のアレイ基板の構造模式図である。 本開示の実施例に係るさらに別のアレイ基板の構造模式図である。 本開示の実施例に係るアレイ基板の画素ユニットの構造模式図である。 図５における画素回路の各回路の構造模式図である。 図６における画素回路を駆動するための信号のタイミング図である。 図６に示される画素回路のリセット段階での等価回路図である。 図６に示される画素回路のデータ書込み及び補償段階での等価回路図である。 図６に示される画素回路の発光段階での等価回路図である。 本開示の実施例に係る図６における画素回路を備える場合のアレイ基板の構造模式図である。 本開示の実施例に係る図６における画素回路を備える場合のアレイ基板の別の構造模式図である。 本開示の実施例に係るアレイ基板を駆動するための信号のタイミング図である。 本開示の１つの実施例に係る表示パネルの構造模式図である。 本開示の実施例に係るアレイ基板の駆動方法のフローチャートである。

本開示の実施例の目的、技術的解決手段及び利点をより明瞭にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術的解決手段を明瞭で、完全に説明する。勿論、説明される実施例は本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得られる全ての他の実施例は、いずれも本開示の保護範囲に属する。

さらに定義しない限り、ここで使用されている技術用語又は科学用語は当業者が理解できる通常の意味を有する。本開示で使用されている「第１」、「第２」及び類似する用語は、順序、数量又は重要性を示すものではなく、単に異なる構成要素を区別するためのものである。同様に、「備える」又は「含む」等の類似する用語は、「備える」又は「含む」の前に記載される要素又は部材が、「備える」又は「含む」の後に挙げられる要素又は部材及びそれらと同等のものをカバーし、他の要素又は部材を排除しないことを意味する。「接続」又は「連結」等の類似する用語は、物理的又は機械的接続に限定されず、直接接続又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は、単に相対的な位置関係を示すために用いられ、説明される対象の絶対位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。

図１はアレイ基板の構造模式図である。図１に示すように、該アレイ基板は、ベース基板と、ベース基板に設けられた複数本のゲート線Ｓ、複数本のデータ線Ｄ、及び画素アレイとを備える。画素アレイは複数行及び複数列に配列された複数の画素ユニットＰを備え、第Ｍ行の画素ユニットは第Ｍ本のゲート線Ｓ_Ｍに接続されて走査信号を受信し、第Ｎ列の画素ユニットは第Ｎ本のデータ線Ｄ_Ｎに接続されてデータ信号を受信する。画素アレイの各画素ユニットは受信された走査信号の制御下で受信されたデータ信号に基づいて動作して、所要の輝度の光を放出し、画像表示を実現することができる。

図１に示されるアレイ基板では、同じ行の画素ユニット中の複数列の画素ユニットは同じゲート線に接続されるため、同じ行の画素ユニット中の複数列の画素ユニットは、同じゲート線により提供された走査信号の駆動で同時にオンにされ、同じ行の画素ユニット中の複数列の画素ユニットのオン時間が一致であり、また、同じ行の画素ユニット中の複数列の画素ユニットは複数本の異なるデータ線に接続されるため、同じ行の画素ユニット中の複数列の画素ユニットは、複数本の異なるデータ線により提供されたデータ信号に順次書き込まれる。この場合に、同じ行の画素ユニット中の複数列の画素ユニットは、たとえば充電してから放電することや充電しながら放電することなどの異なる充電方式を有することをもたらし、さらに、同じ行の画素ユニット中の複数列の画素ユニットの表示輝度は不均一で、表示品質に影響を与えることをもたらす。

本開示の少なくとも１つの実施例はアレイ基板を提供し、該アレイ基板は、各対が第１ゲート線及び第２ゲート線を備える複数対のゲート線と、複数本のデータ線と、複数行及び複数列に配列された複数の画素ユニットを備える画素アレイとを備える。複数の画素ユニットのそれぞれは、走査信号端子と、データ信号端子と、リセット信号端子とを備え、複数行の画素ユニットは複数対のゲート線に１対１で対応し、各列の画素ユニットは複数本のデータ線のうちの１本のデータ線に対応し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を受信し、ｍ及びｎはいずれも正の整数であり、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子は第ｍ対のゲート線の第２ゲート線に接続されて第２走査信号を受信し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子は前記第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を第１リセット信号として受信し、各列の画素ユニットのデータ信号端子は対応する一本のデータ線に接続されてデータ信号を受信する。

本開示の実施例に係るアレイ基板では、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を受信するようにしてもよく、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子は第ｍ対のゲート線の第２ゲート線に接続されて第２走査信号を受信するようにしてもよく、それにより、第ｍ行の画素ユニット中の第ｎ列の画素ユニットは、第ｍ対のゲート線の第１ゲート線により提供された第１走査信号の駆動の下で最初にオンにされ、第ｎ＋１列の画素ユニットは、第ｍ対のゲート線の第２ゲート線により提供された第２走査信号の駆動の下で後にオンにされ、且つ、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットのオン時間の長さを一致させることができる。この場合に、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの充電方式は同じであり、同じ行の画素ユニット中の複数列の画素ユニットの表示輝度が不均一である問題を回避し、更に表示品質を改善することができる。

また、本開示の少なくとも１つの実施例に係るアレイ基板では、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は第ｍ対のゲート線の第１ゲート線に接続されてもよく、且つ第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子も第ｍ対のゲート線の第１ゲート線に接続されてもよく、それにより、第ｍ対のゲート線の第１ゲート線により第ｍ行の画素ユニット中の第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに印加して、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることができる。この場合に、アレイ基板行駆動（ｇａｔｅ ｄｒｉｖｅｒ ｏｎ ａｒｒａｙ、ＧＯＡ）の数をさらに減少することができ、該アレイ基板を用いた表示装置の狭額縁設計の実現に有利である。

以下、図面を参照しながら本開示の実施例に係るアレイ基板を非限定的に説明し、以下に説明するように、互いに矛盾する限り、これらの具体的な実施例の異なる特徴を組み合わせて新たな実施例を得ることができ、これらの新たな実施例も本開示の保護範囲に属する。

図２Ａは本開示の実施例に係るアレイ基板の構造模式図である。図２Ｂは本開示の実施例に係る別のアレイ基板の構造模式図である。

図２Ａ及び図２Ｂに示すように、アレイ基板１０は、ベース基板と、ベース基板に設けられた複数対のゲート線Ｓ、複数本のデータ線Ｄ、及び画素アレイとを備える。該ベース基板はガラス基板、プラスチック基板等であってもよく、本開示の実施例はこれを限定しない。複数対のゲート線Ｓは第１方向にベース基板に設けられてもよく、複数対のゲート線Ｓの各対は、第１ゲート線Ｓｏ及び第２ゲート線Ｓｅを備え、複数本のデータ線Ｄは第２方向にベース基板に設けられてもよく、画素アレイは複数行及び複数列に配列された複数の画素ユニット１１０を備え、たとえば、複数の画素ユニット１１０は、複数対のゲート線Ｓ及び複数本のデータ線Ｄによって交差して限定された画素領域に位置し、各画素ユニット１１０は、走査信号端子ＧＡと、データ信号端子ＤＡと、リセット信号端子ＲＳＴとを備え、それぞれ該画素ユニット１１０に適用される走査信号（たとえば、第１走査信号又は第２走査信号）、データ信号、及びリセット信号（たとえば、第１リセット信号又は第２リセット信号）を受信する。

たとえば、第１方向は第２方向に垂直であり、第１方向は画素アレイの行方向（たとえば、図２Ａ及び図２ＢにおけるＸ方向）であり、第２方向は画素アレイの列方向（たとえば、図２Ａ及び図２ＢにおけるＹ方向）であることもよい。

図２及び図２Ｂに示すように、複数行の画素ユニットは複数対のゲート線Ｓに１対１で対応してもよく、各行の画素ユニットはそれに対応する一対のゲート線Ｓに接続されてもよく、たとえば、第ｍ行の画素ユニットは第ｍ対のゲート線Ｓ_ｍに対応してもよく、第ｍ行の画素ユニット中の第ｎ列の画素ユニットは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍに対応してもよく、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットは第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｏ_ｍに対応してもよく、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子ＧＡは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍに接続されて第１走査信号を受信するようにしてもよく、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子ＧＡは第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｏ_ｍに接続されて第２走査信号を受信するようにしてもよく、ｍ及びｎはいずれも正の整数である。

なお、図２Ａ及び図２Ｂにおいて、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍと第２ゲート線Ｓｏ_ｍが第ｍ行の画素ユニットの同じ側に設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍと第２ゲート線Ｓｏ_ｍは第ｍ行の画素ユニットの互いに対向する両側に設けられてもよく、たとえば、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍは第ｍ行の画素ユニットの上側に設けられ、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍは第ｍ行の画素ユニットの下側に設けられるようにしてもよい。

図２Ａ及び図２Ｂに示すように、複数列の画素ユニットは複数本のデータ線Ｄに１対１で対応してもよく、各列の画素ユニットはそれに対応するデータ線Ｄに接続されてもよく、たとえば、第ｎ列の画素ユニットは第ｎ本のデータ線Ｄ_ｎに対応してもよく、第ｎ列の画素ユニットのデータ信号端子ＤＡは第ｎ本のデータ線Ｄ_ｎに接続されてデータ信号を受信するようにしてもよい。

なお、図２Ａ及び図２Ｂにおいて、複数列の画素ユニットが複数本のデータ線Ｄに１対１で対応することが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、各列の画素ユニットは複数本のデータ線Ｄのうちの１本のデータ線Ｄに対応し、且つ隣接する２列ごとの画素ユニットは同じデータ線Ｄに対応し、たとえば、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットは同じデータ線に対応してもよく、第ｎ＋２列の画素ユニット（図示せず）と第ｎ＋３列の画素ユニット（図示せず）は同じデータ線に対応してもよく、…、以下、同様である。第ｎ列の画素ユニットのデータ信号端子ＤＡと第ｎ＋１列の画素ユニットのデータ信号端子ＤＡは同じデータ線に接続されてデータ信号を受信するようにしてもよく、第ｎ＋２列の画素ユニットのデータ信号端子ＤＡと第ｎ＋３列の画素ユニットのデータ信号端子ＤＡは同じデータ線に接続されてデータ信号を受信するようにしてもよく、…、以下、同様である。

なお、図２Ａ及び図２Ｂにおいて、第ｎ本のデータ線Ｄ_ｎが第ｎ列の画素ユニットの左側に設けられ、２本のデータ線Ｄの間には１列の画素ユニットが設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第ｎ本のデータ線Ｄ_ｎは第ｎ列の画素ユニットの右側に設けられてもよい。また、隣接する２列の画素ユニットが同じデータ線Ｄに対応する場合に、１本のデータ線Ｄはそれに対応する隣接する２列の画素ユニットの間に設けられてもよく、つまり、２本のデータ線Ｄの間には２列の画素ユニットが設けられてもよい。

図２Ａ及び図２Ｂに示すように、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続されて第１走査信号を受信するようにしてもよい。この場合に、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍにより第ｍ行の画素ユニット中の第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに印加して、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることができる。

本開示のいくつかの実施例に係るアレイ基板では、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は第ｍ－１対のゲート線の第１ゲート線に接続され、第ｍ－１対のゲート線の第１ゲート線により提供された第１走査信号を第２リセット信号として受信し、それにより、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットし、この場合に、ｍは１よりも大きい整数である。

図２Ａに示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続されてもよい。この場合に、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１により第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットに提供された第１走査信号を第２リセット信号として第ｍ行の画素ユニット中の第ｎ列の画素ユニットに印加して、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることができる。

また、図２Ａに示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴが第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続された場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続される。この場合に、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１により第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットに提供された第２走査信号を第２リセット信号として第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットに印加して、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットをリセットすることができる。

図２Ａからわかるように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴが第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続された場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続され、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続される。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式は、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式と異なる。具体的には、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットのそれぞれの動作周期について、第ｍ－１行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｎ＋１列の画素ユニットに提供された第２走査信号を第２リセット信号として使用することによりリセットされ、第ｍ行の画素ユニットにおいて、第ｎ＋１列の画素ユニットは、第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として使用することによりリセットされる。

本開示の別のいくつかの実施例に係るアレイ基板では、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は第ｍ－１対のゲート線の第２ゲート線に接続され、第ｍ－１対のゲート線の第２ゲート線により提供された第２走査信号を第２リセット信号として受信し、それにより、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットし、この場合に、ｍは１よりも大きい整数である。

図２Ｂに示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されてもよい。この場合に、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１により第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットに提供された第２走査信号を第２リセット信号として第ｍ行の画素ユニット中の第ｎ列の画素ユニットに印加して、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることができる。

また、図２Ｂに示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴが、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続される場合に、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続される。この場合に、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１により第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットに印加して、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることができる。

図２Ｂからわかるように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴが、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続される場合に、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続され、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続される。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式は、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式と同じである。具体的には、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットのそれぞれの動作周期について、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットの両方において、第ｎ＋１列の画素ユニットは、第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として使用することによりリセットされる。

なお、本開示では、第１リセット信号と第２リセット信号は、同じ行の画素ユニット中の異なる列（たとえば、第ｎ列及び第ｎ＋１列）の画素ユニットに対するものであり、単に説明中に区別するために用いられ、時間順序等を制限するものではない。たとえば、第１リセット信号は第ｎ＋１列の画素ユニットをリセットする信号であってもよく、第２リセット信号は第ｎ列の画素ユニットをリセットする信号であってもよい。たとえば、この場合に、図２Ａに示すように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１から第１走査信号を第２リセット信号として受信し、第ｎ＋１列の画素ユニットは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍから第１走査信号を第１リセット信号として受信し、第ｍ－１行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１から第２走査信号を第２リセット信号として受信する。図２Ｂに示すように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１から第２走査信号を第２リセット信号として受信し、第ｎ＋１列の画素ユニットは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍから第１走査信号を第１リセット信号として受信し、第ｍ－１行の画素ユニットにおいて、第ｎ＋１列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１から第１走査信号を第１リセット信号として受信する。本開示の少なくとも１つの実施例に係るアレイ基板では、複数の画素ユニットのそれぞれは、該画素ユニットに適用する発光制御信号を受信するための発光制御信号端子をさらに備える。対応して、該実施例に係るアレイ基板は、ベース基板に設けられた複数本の発光制御信号線をさらに備えてもよく、複数本の発光制御信号線は複数行の画素ユニットに１対１で対応し、第ｍ行の画素ユニットの発光制御信号端子は第ｍ本の発光制御信号線に接続されて発光制御信号を受信する。

図２Ａ及び図２Ｂに示すように、各画素ユニット１１０は、発光制御信号端子ＥＭをさらに備える。アレイ基板１０はベース基板に設けられた複数本の発光制御信号線Ｅをさらに備え、たとえば、複数本の発光制御信号線Ｅは第１方向にベース基板に設けられてもよい。複数本の発光制御信号線Ｅは複数行の画素ユニットに１対１で対応してもよく、各行の画素ユニットはそれに対応する発光制御信号線Ｅに接続されてもよい。たとえば、第ｍ行の画素ユニットは第ｍ本の発光制御信号線Ｅ_ｍに対応し、第ｍ行の画素ユニットの発光制御信号端子ＥＭは第ｍ本の発光制御信号線Ｅ_ｍに接続されて発光制御信号を受信するようにしてもよい。

なお、図２Ａ及び図２Ｂにおいて、第ｍ本の発光制御信号線Ｅ_ｍが第ｍ行の画素ユニットの下側に設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第ｍ本の発光制御信号線Ｅ_ｍは第ｍ行の画素ユニットの上側に設けられる。

本開示いくつかの実施例では、アレイ基板はベース基板に設けられた複数本のリセット信号線をさらに備えてもよく、複数本のリセット信号線は複数行の画素ユニットに１対１で対応し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は第ｍ本のリセット信号線に接続されて第２リセット信号を受信し、それにより、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットする。

図３Ａは本開示の実施例に係るさらに別のアレイ基板の構造模式図である。図３Ｂは本開示の実施例に係るさらに別のアレイ基板の構造模式図である。

図３Ａ及び図３Ｂに示すように、アレイ基板１０はベース基板に設けられた複数本のリセット信号線Ｒをさらに備え、たとえば、複数本のリセット信号線Ｒは第１方向にベース基板に設けられてもよい。図３Ａ及び図３Ｂに示されたアレイ基板１０では、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続されて第１走査信号を第１リセット信号として受信するようにしてもよく、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットする。

図３Ａ及び図３Ｂに示すように、複数本のリセット信号線Ｒは複数行の画素ユニットに１対１で対応してもよく、各行の画素ユニットはそれに対応するリセット信号線Ｒに接続されてもよい。たとえば、第ｍ行の画素ユニットは第ｍ本のリセット信号線Ｒ_ｍに対応してもよく、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ本のリセット信号線Ｒ_ｍに接続されて第２リセット信号を受信し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットするようにしてもよい。

なお、図３Ａ及び図３Ｂにおいて、第ｍ本のリセット信号線Ｒ_ｍと、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍ及び第２ゲート線Ｓｏ_ｍとが第ｍ行の画素ユニットの同じ側に設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第ｍ本のリセット信号線Ｒ_ｍと、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍ及び第２ゲート線Ｓｏ_ｍとは第ｍ行の画素ユニットの互いに対向する両側に設けられてもよく、たとえば、第ｍ本のリセット信号線Ｒ_ｍは第ｍ行の画素ユニットの上側に設けられ、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｅ_ｍ及び第２ゲート線Ｓｏ_ｍは第ｍ行の画素ユニットの下側に設けられるようにしてもよい。

図３Ａに示すように、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１本のリセット信号線Ｒ_ｍ－１に接続されて第２リセット信号を受信し、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットをリセットするようにしてもよく、ｍは１よりも大きい整数である。この場合に、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続されて第１走査信号を第１リセット信号として受信し、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることができる。

図３Ａからわかるように、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式は、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式と同じであってもよい。具体的には、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットのそれぞれの動作周期について、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットは、独立して提供された第２リセット信号を使用することによりリセットされ、第ｎ＋１列の画素ユニットは、第ｎ列の画素ユニットに提供された第１走査信号を第２リセット信号として使用することによりリセットされる。

図３Ｂに示すように、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１本のリセット信号線Ｒ_ｍ－１に接続されて第１リセット信号を受信し、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットするようにしてもよい。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子ＲＳＴは第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されて第２走査信号を第２リセット信号として受信し、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットをリセットすることができる。

図３Ｂからわかるように、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式は、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットのリセット方式と異なってもよい。具体的には、第ｍ－１行の画素ユニットと第ｍ行の画素ユニットのそれぞれの動作周期について、第ｍ－１行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｎ＋１列の画素ユニットに提供された第２走査信号を第２リセット信号として使用することによりリセットされ、第ｎ＋１列の画素ユニットは、独立して提供された第１リセット信号を使用することによりリセットされ、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットは、独立して提供された第２リセット信号を使用することによりリセットされ、第ｎ＋１列の画素ユニットは、第ｎ列の画素ユニットに提供された第１走査信号を第１リセット信号として使用することによりリセットされる。

なお、本開示の実施例では、区別するために、第ｎ＋１列の画素ユニットをリセットするための信号は第１リセット信号と呼ばれ、第ｎ列の画素ユニットをリセットするための信号は第２リセット信号と呼ばれる。たとえば、この場合に、図３Ａ及び３Ｂに示すように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ本のリセット信号線Ｒ_ｍから第２リセット信号を受信し、第ｎ＋１列の画素ユニットは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍから第１走査信号を第１リセット信号として受信し、図３Ａに示すように、第ｍ－１行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ－１本のリセット信号線Ｒ_ｍ－１から第２リセット信号を受信し、第ｎ＋１列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１から第１走査信号を第１リセット信号として受信し、図３Ｂに示すように、第ｍ－１行の画素ユニットにおいて、第ｎ列の画素ユニットは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１から第２走査信号を第２リセット信号として受信し、第ｎ＋１列の画素ユニットは、第ｍ－１本のリセット信号線Ｒ_ｍ－１から第１リセット信号を受信する。

簡単にするために、ここで、図３Ａ及び図３Ｂにおける複数本のリセット信号線Ｒのみを詳細に説明し、図３Ａ及び図３Ｂにおける複数対のゲート線Ｓ、複数本のデータ線Ｄ、複数本の発光制御信号線Ｅ、及び複数の画素ユニット１１０の説明については、上記の図２Ａ及び図２Ｂにおける複数対のゲート線Ｓ、複数本のデータ線Ｄ、複数本の発光制御信号線Ｅ、及び複数の画素ユニット１００の関連説明を参照することができ、ここでは詳しく説明しない。

なお、図２Ａ、図２Ｂ、図３Ａ及び図３Ｂにおいて、上から下への順序で、複数対のゲート線Ｓ、複数本のリセット信号線Ｒ、複数本の発光制御信号線Ｅに番号が付けられ、且つ左から右への順序で、複数本のデータ線Ｄに番号が付けられているが、これは説明の便宜のためのものに過ぎず、各信号線の絶対位置関係を限定するものではなく、本開示の実施例は明らかにこれに限定されない。たとえば、下から上への順序で、複数対のゲート線Ｓ、複数本のリセット信号線Ｒ、複数本の発光制御信号線Ｅに番号を付け、及び／又は、右から左への順序で複数本のデータ線Ｄに番号を付けるようにしてもよい。

本開示の少なくとも１つの実施例に係るアレイ基板は、ベース基板に設けられた第１走査駆動回路をさらに備えてもよく、第１走査駆動回路は複数本のリセット信号線に接続され、第２リセット信号を生成するように構成される。

本開示の少なくとも１つの実施例に係るアレイ基板は、ベース基板に設けられた第２走査駆動回路をさらに備えてもよく、第２走査駆動回路は複数本の発光制御信号線に接続され、発光制御信号を生成するように構成される。

本開示の少なくとも１つの実施例に係るアレイ基板は、ベース基板に設けられた第３走査駆動回路をさらに備えてもよく、第３走査駆動回路は複数対のゲート線に接続され、第１走査信号及び第２走査信号を生成するように構成される。

図４Ａは本開示の実施例に係るさらに別のアレイ基板の構造模式図である。

図４Ａに示すように、アレイ基板１０は、ベース基板に設けられた第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０をさらに備える。

図４Ａに示すように、第１走査駆動回路２１０は複数本のリセット信号線Ｒに接続され、第２リセット信号を生成するように構成されるようにしてもよい。たとえば、第１走査駆動回路２１０は、第ｍ本のリセット信号線Ｒ_ｍを介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第２リセット信号を提供するようにしてもよい。

図４Ａに示すように、第２走査駆動回路２２０は複数本の発光制御信号線Ｅに接続され、発光制御信号を生成するように構成されるようにしてもよい。たとえば、第２走査駆動回路２２０は、第ｍ本の発光制御信号線Ｅｍを介して第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに発光制御信号を提供するようにしてもよい。

図４Ａに示すように、第３走査駆動回路２３０は複数対のゲート線Ｓに接続され、第１走査信号及び第２走査信号を生成するように構成されるようにしてもよい。たとえば、第３走査駆動回路２３０は、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍを介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第１走査信号を提供し、且つ第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｅ_ｍを介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに第２走査信号を提供するようにしてもよい。

なお、図４Ａにおいて、第２リセット信号、発光制御信号、及び第１走査信号と第２走査信号はそれぞれ、第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０により提供されることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第２リセット信号、発光制御信号、及び第１走査信号と第２走査信号は、同じより大きな走査駆動回路により提供されてもよい。

なお、図４Ａにおいて、第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０は全て画素アレイの左側に設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０は全て画素アレイの右側、上側又は下側に設けられてもよく、又は第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０はそれぞれ画素アレイの異なる側に設けられてもよい。

たとえば、図４Ａに示される第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０はゲート駆動集積回路（チップ）であってもよく、それにより、ボンディングの方式でベース基板に設けられてもよく、又は半導体プロセス、つまりＧＯＡの形態でベース基板に直接製造されてもよい。また、図４Ａにおいて、第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０は独立して提供されることが示されているが、第１走査駆動回路２１０、第２走査駆動回路２２０、及び第３走査駆動回路２３０は組み合わせの方式で提供されてもよく、たとえば、同じゲート駆動集積回路により提供され、又はベース基板の同じ領域に製造される。本開示の別の１つの実施例に係るアレイ基板では、第３走査駆動回路は第１走査駆動サブ回路及び第２走査駆動サブ回路を備える。第１走査駆動サブ回路は各対のゲート線の第１ゲート線に接続され、第１走査信号を生成するように構成され、第２走査駆動サブ回路は各対のゲート線の第２ゲート線に接続され、第２走査信号を生成するように構成される。

図４Ｂは本開示の実施例に係るさらに別のアレイ基板の構造模式図である。

図４Ｂに示すように、第３走査駆動回路２３０は第１走査駆動サブ回路２３１及び第２走査駆動サブ回路２３２を備える。

図４Ｂに示すように、第１走査駆動サブ回路２３１は、各対のゲート線Ｓの第１ゲート線Ｓｏに接続されてもよく、第１走査信号を生成するように構成される。たとえば、第１走査駆動サブ回路２３１は、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍを介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第１走査信号を提供するようにしてもよい。

図４Ｂに示すように、第２走査駆動サブ回路２３２は各対のゲート線Ｓの第２ゲート線Ｓｅに接続され、第２走査信号を生成するように構成されるようにしてもよい。たとえば、第２走査駆動サブ回路２３２は、第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｅ_ｍを介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに第２走査信号を提供するようにしてもよい。

簡単にするために、ここで、図４Ｂにおける第１走査駆動サブ回路２３１及び第２走査駆動サブ回路２３２のみを詳細に説明し、４Ｂにおける第１走査駆動回路２１０、第２走査駆動回路２２０の説明については、上記の図４Ａにおける第１走査駆動回路２１０、第２走査駆動回路２２０の関連説明を参照することができ、ここでは詳しく説明しない。

なお、図４Ｂにおいて、第１走査駆動サブ回路２３１と第２走査駆動サブ回路２３２はそれぞれ画素アレイの互いに対向する両側（左側及び右側）に設けられることが示されているが、本開示の実施例は明らかにこれに限定されない。たとえば、第１走査駆動サブ回路２３１と第２走査駆動サブ回路２３２は画素アレイの同じ側に設けられてもよく、たとえば、第１走査駆動サブ回路２３１と第２走査駆動サブ回路２３２は全て画素アレイの左側、右側、上側又は下側に設けられてもよい。

なお、図４Ａ及び図４Ｂにおけるアレイ基板１０の各接続線（たとえば、複数対のゲート線Ｓ、複数本のデータ線Ｄ、複数本のリセット信号線Ｒ、及び複数本の発光制御線Ｅ）と画素アレイとの接続方式は、図３Ａにおけるアレイ基板１０での接続方式と同じであるが、図４Ａ及び図４Ｂにおけるアレイ基板１０の各接続線と画素アレイとの接続方式は図３Ｂにおけるアレイ基板１０での接続方式を使用してもよい。また、図４Ａ及び図４Ｂにおけるアレイ基板１０の各接続線と画素アレイとの接続方式は図２Ａ又は図２Ｂにおけるアレイ基板１０での接続方式を使用してもよく、この場合に、図４Ａ及び図４Ｂにおけるアレイ基板１０は複数本のリセット信号線Ｒを含まなくてもよく、対応して第１走査駆動回路２１０も含まない。

上記の図２Ａ～図４Ｂに示される実施例では、複数列の画素ユニットは複数本のデータ線に１対１で対応するが、本開示の実施例は明らかにこれに限定されない。たとえば、図２Ａ～図４Ｂに示される実施例の変形例では、少なくとも２列の画素ユニットは１本のデータ線に対応してもよく、たとえば、隣接する２列の画素ユニットは同じデータ線に対応し、隣接する２列の画素ユニットのデータ信号端子は同じデータ線に接続されて同じデータ信号を受信するようにしてもよく（以下の図９Ｂに示される実施例を参照）、それによりデータ線の共有を実現し、データ線の数及びデータ駆動回路の数を減少させ、それにより製造コストを低減させる。

本開示の実施例に係るアレイ基板では、各画素ユニットは画素回路及び発光素子を備え、画素回路は、リセット回路と、データ書込み及び補償回路と、駆動回路と、発光制御回路とを備える。リセット回路は、リセット信号端子を備え、リセット電圧源、駆動回路、及び発光素子に接続され、リセット電圧を駆動回路及び発光素子に印加して駆動回路及び発光素子をリセットするように構成され、データ書込み及び補償回路は、走査信号端子及びデータ信号端子を備え、駆動回路に接続され、データ信号を駆動回路に書き込んで駆動回路を補償するように構成され、駆動回路は、発光素子を駆動して発光させるための駆動電流を生成するように構成され、発光制御回路は、発光制御信号端子を備え、第１電圧源、駆動回路、及び発光素子に接続され、第１電圧を駆動回路に印加し、駆動回路によって生成された駆動電流を発光素子に印加するように構成される。

図５は本開示の実施例に係るアレイ基板の画素ユニットの構造模式図である。図５に示すように、画素ユニット１００は画素回路１１０及び発光素子１２０を備える。画素回路１１０は、リセット回路１１１と、データ書込み及び補償回路１１２と、駆動回路１１３と、発光制御回路１１４とを備える。

図５に示すように、リセット回路１１１は、リセット信号端子ＲＳＴを備え、リセット電圧源ＶＩＮＴ、駆動回路１１３、及び発光素子１２０に接続され、リセット信号の制御下でリセット電圧源ＶＩＮＴから受信されたリセット電圧を駆動回路１１３及び発光素子１２０に印加して、駆動回路１１３及び発光素子１２０をリセットするように構成される。たとえば、ここでのリセット信号は上記の実施例に記載の第１リセット信号又は第２リセット信号であってもよく、後述する実施例で言及されるリセット信号はこれと同様な意味を有し、従って、詳しく説明しない。

図５に示すように、データ書込み及び補償回路１１２は、走査信号端子ＧＡ及びデータ信号端子ＤＡを備え、駆動回路１１３に接続され、走査信号の制御下でデータ信号を駆動回路１１３に書き込んで駆動回路１１３を補償するように構成される。たとえば、ここでの走査信号は上記の実施例に記載の第１走査信号又は第２走査信号であってもよく、後述する実施例で言及される走査信号はこれと同様な意味を有し、従って、詳しく説明しない。

図５に示すように、駆動回路１３０は、リセット回路１１１、データ書込み及び補償回路１１２、及び発光制御回路１１４に接続され、且つ発光素子１２０を駆動して発光させるための駆動電流を生成するように構成される。

図５に示すように、発光制御回路１１４は、発光制御信号端子ＥＭを備え、第１電圧源ＶＤＤ、駆動回路１１３、及び発光素子１２０に接続され、且つ発光制御信号の制御下で第１電圧源ＶＤＤから受信された第１電圧を駆動回路１１３に印加し、駆動回路１２０によって生成された駆動電流を発光素子１２０に印加するように構成される。

図５に示すように、発光素子１２０は、第２電圧源ＶＳＳ、リセット回路１１１、及び発光制御回路１１４に接続され、駆動回路１１３によって生成された駆動電流の駆動により発光するように構成される。

たとえば、発光素子１２０は発光ダイオード等であってもよい。発光ダイオードは有機発光ダイオード（ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）等であってもよい。

本開示の少なくとも１つの実施例に係るアレイ基板では、リセット回路は第１リセットトランジスタ及び第２リセットトランジスタを備え、データ書込み及び補償回路は、データ書込みトランジスタと、補償トランジスタと、記憶コンデンサとを備え、駆動回路は駆動トランジスタを備え、発光制御回路は第１発光制御トランジスタ及び第２発光制御トランジスタを備える。データ書込みトランジスタのゲートは走査信号端子に接続され、データ書込みトランジスタの第１電極はデータ信号端子に接続され、データ書込みトランジスタの第２電極は前記駆動トランジスタの第１電極に接続され、補償トランジスタのゲートは走査信号端子に接続され、補償トランジスタの第１電極は駆動トランジスタの第２電極に接続され、補償トランジスタの第２電極は駆動トランジスタのゲートに接続され、記憶コンデンサの第１端子は第１電圧源に接続され、記憶コンデンサの第２端子は駆動トランジスタのゲートに接続され、第１リセットトランジスタのゲートはリセット信号端子に接続され、第１リセットトランジスタの第１電極はリセット電圧源に接続され、第１リセットトランジスタの第２電極は駆動トランジスタのゲートに接続され、第２リセットトランジスタのゲートはリセット信号端子に接続され、第２リセットトランジスタの第１電極はリセット電圧源に接続され、第２リセットトランジスタの第２電極は発光素子の第１端子に接続され、第１発光制御トランジスタのゲートは発光制御信号端子に接続され、第１発光制御トランジスタの第１電極は第１電圧源に接続され、第１発光制御トランジスタの第２電極は駆動トランジスタの第１電極に接続され、第２発光制御トランジスタのゲートは発光制御信号端子に接続され、第２発光制御トランジスタの第１電極は駆動トランジスタの第２電極に接続され、第２発光制御トランジスタの第２電極は発光素子の第１端子に接続される。

図６は図５における画素回路の各回路の構造模式図である。図６に示すように、リセット回路１１１は第１リセットトランジスタＴ１及び第２リセットトランジスタＴ２を備え、データ書込み及び補償回路１１２は、データ書込みトランジスタＴ３と、補償トランジスタＴ４と、記憶コンデンサＣｓｔとを備え、駆動回路１１３は駆動トランジスタＴｄを備え、発光制御回路１１４は第１発光制御トランジスタＴ５及び第２発光制御トランジスタＴ６を備える。

図６に示すように、第１リセットトランジスタＴ１のゲートはリセット信号端子ＲＳＴに接続されてリセット信号を受信し、第１リセットトランジスタＴ１の第１電極は第１電圧源ＶＩＮＴに接続されて第１電圧を受信し、第１リセットトランジスタＴ１の第２電極は駆動トランジスタＴｄのゲートに接続される。

図６に示すように、第２リセットトランジスタＴ２のゲートはリセット信号端子ＲＳＴに接続されてリセット信号を受信し、第２リセットトランジスタＴ２の第１電極は第１電圧源ＶＩＮＴに接続され第１電圧を受信し、第２リセットトランジスタＴ２の第２電極は発光素子１２０の第１端子に接続される。

図６に示すように、データ書込みトランジスタＴ３のゲートは走査信号端子ＧＡに接続されて走査信号を受信し、データ書込みトランジスタＴ３の第１電極はデータ信号端子に接続されてデータ信号を受信し、データ書込みトランジスタＴ３の第２電極は駆動トランジスタＴｄの第１電極に接続される。

図６に示すように、補償トランジスタＴ４のゲートは走査信号端子ＧＡに接続されて走査信号を受信し、補償トランジスタＴ４の第１電極は駆動トランジスタＴｄの第２電極に接続され、補償トランジスタＴ４の第２電極は駆動トランジスタＴｄのゲートに接続される。

図６に示すように、記憶コンデンサＣｓｔの第１端子は第１電圧源に接続され、記憶コンデンサＣｓｔの第２端子は駆動トランジスタＴｄのゲートに接続される。

図６に示すように、第１発光制御トランジスタＴ５のゲートは発光制御信号端子ＥＭに接続されて発光制御信号を受信し、第１発光制御トランジスタＴ５の第１電極は第１電圧源ＶＤＤに接続されて第１電圧を受信し、第１発光制御トランジスタＴ５の第２電極は駆動トランジスタＴ５の第１電極に接続される。

図６に示すように、第２発光制御トランジスタＴ６のゲートは発光制御信号端子ＥＭに接続されて発光制御信号を受信し、第２発光制御トランジスタＴ６の第１電極は駆動トランジスタＴｄの第２電極に接続され、第２発光トランジスタＴ６の第２電極は発光素子１２０の第１端子に接続される。

図６に示すように、発光素子１２０の第２端子は第２電圧源Ｖｓｓに接続されて第２電圧を受信する。たとえば、図６に示すように、発光素子１２０は有機発光ダイオード（ＯＬＥＤ）であり、ＯＬＥＤの陽極は発光素子１２０の第１端子であり、ＯＬＥＤの陰極は発光素子１２０の第２端子である。

なお、本開示の実施例は全て、リセット電圧源ＶＩＮＴが低電圧を入力し、第１電圧源ＶＤＤが高電圧を入力し、第２電圧源ＶＳＳが低電圧を入力し、又は発光素子１２０の第２端子を接地させることを例として説明し、ここでの高、低は入力された電圧間の相対的な大きさの関係のみを表す。

なお、本開示の実施例に使用されるトランジスタは全て薄膜トランジスタ、電界効果トランジスタ又は特性が同じである他のスイッチングデバイスであってもよく、本開示の実施例において、全て薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース、ドレインは構造的に対称的であってもよく、従って、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例では、トランジスタのゲートを除く２つの電極を区別するために、そのうちの一方の電極が第１電極であり、他方の電極が第２電極であることを直接説明した。

また、なお、本開示の実施例に使用されるトランジスタは全てＰ型トランジスタ又はＮ型トランジスタであってもよく、本開示の実施例の対応するトランジスタの各電極を参照して、選択されたタイプのトランジスタの各電極を対応して接続し、且つ対応する電圧端子に対応する高電圧又は低電圧を提供するだけでよい。たとえば、Ｎ型トランジスタの場合に、その入力端子はドレインであり、出力端子はソースであり、その制御端子はゲートであり、Ｐ型トランジスタの場合に、その入力端子はソースであり、出力端子はドレインであり、その制御端子はゲートである。異なるタイプのトランジスタの場合に、その制御端子の制御信号のレベルも異なる。たとえば、Ｎ型トランジスタの場合に、制御信号が高レベルであると、該Ｎ型トランジスタはオン状態にあり、制御信号が低レベルであると、Ｎ型トランジスタはオフ状態にある。Ｐ型トランジスタの場合に、制御信号が低レベルであると、該Ｐ型トランジスタはオン状態にあり、制御信号が高レベルであると、Ｐ型トランジスタはオフ状態にある。Ｎ型トランジスタを使用する場合に、酸化物半導体、たとえば、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ）を、薄膜トランジスタの活性層として使用することができ、低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）又はアモルファスシリコン（たとえば、水素化アモルファスシリコン）を薄膜トランジスタの活性層として使用する場合に比べて、トランジスタのサイズを効果的に減少させ、漏れ電流を防止することができる。低温ポリシリコンは、通常、アモルファスシリコンの結晶化によって得られたポリシリコンの結晶化温度が６００℃未満のものを指す。

図７は図６における画素回路を駆動するための信号のタイミング図である。図７に示すように、画素回路１１０の動作プロセスは３つの段階を含み、それぞれ、リセット段階Ｐ１、データ書込み及び補償段階Ｐ２、及び発光段階Ｐ３である。

図８Ａは図６に示される画素回路のリセット段階での等価回路図である。図８Ｂは図６に示される画素回路のデータ書込み及び補償段階での等価回路図である。図８Ｃは図６に示される画素回路の発光段階での等価回路図である。

図７及び図８Ａ、図８Ｂ及び図８Ｃにおいて、ＶＤＤ、ＶＳＳ及びＶＩＮＴは対応する電圧源を表すとともに、対応する電圧を表し、ＲＳＴ、ＧＡ、ＤＡ、及びＥＭは、対応する信号端子を表すとともに、対応する信号を表す。また、図８Ａ、図８Ｂ及び図８Ｃにおいて、「×」でマークされたトランジスタは全て、該トランジスタの対応する段階でオフ状態にあることを表す。

以下、第１リセットトランジスタＴ１、第２リセットトランジスタＴ２、データ書込みトランジスタＴ３、補償トランジスタＴ４、駆動トランジスタＴｄ、第１発光制御トランジスタＴ５、及び第２発光制御トランジスタＴ６は全てＰ型トランジスタを使用することを例として、図７及び図８Ａ、図８Ｂ及び図８Ｃを参照しながら、図６における画素回路の動作プロセスを説明する。

図７に示すように、リセット段階Ｐ１で、低レベルのリセット信号ＲＳＴ、高レベルの走査信号ＧＡ、高レベルの発光制御信号ＥＭ、及び低レベルのデータ信号ＤＡを入力する。

リセット段階Ｐ１では、図８Ａに示すように、第１リセットトランジスタＴ１のゲートが低レベルのリセット信号ＲＳＴを受信して、第１リセットトランジスタＴ１はオンにされ、それにより、リセット電圧ＶＩＮＴを駆動トランジスタＴｄのゲートに印加して駆動トランジスタＴｄのゲートをリセットし、駆動トランジスタＴｄがオン状態でデータ書込み及び補償段階Ｐ２に進むようにする。

リセット段階Ｐ１では、図８Ａに示すように、第２リセットトランジスタＴ２のゲートが低レベルのリセット信号ＲＳＴを受信して、第２リセットトランジスタＴ２はオンにされ、それにより、リセット電圧ＶＩＮＴをＯＬＥＤの陽極に印加してＯＬＥＤの陽極をリセットし、ＯＬＥＤが発光段階Ｐ３の前に発光しないようにする。

また、リセット段階Ｐ１では、図８Ａに示すように、データ書込みトランジスタＴ３のゲートが高レベルの走査信号ＧＡを受信して、データ書込みトランジスタＴ３はオフにされ、補償トランジスタＴ４のゲートが高レベルの走査信号ＧＡを受信して、補償トランジスタＴ４はオフにされ、第１発光制御トランジスタＴ５のゲートが高レベルの発光制御信号ＥＭを受信して、第１発光制御トランジスタＴ５はオフにされ、第２発光制御トランジスタＴ６のゲートが高レベルの発光制御信号ＥＭを受信して、第２発光制御トランジスタＴ６はオフにされる。

図７に示すように、データ書込み及び補償段階Ｐ２では、高レベルのリセット信号ＲＳＴ、低レベルの走査信号ＧＡ、高レベルの発光制御信号ＥＭ、及び高レベルのデータ信号ＤＡを入力する。

データ書込み及び補償段階Ｐ２では、図８Ｂに示すように、データ書込みトランジスタＴ３のゲートが低レベルの走査信号ＧＡを受信して、データ書込みトランジスタＴ３はオンにされ、それにより、データ信号を第１ノードＮ１（すなわち、駆動トランジスタＴｄの第１電極）に書き込む。補償トランジスタＴ４のゲートが低レベルの走査信号ＧＡを受信して、補償トランジスタＴ３はオンにされる。データ書込みトランジスタＴ３、駆動トランジスタＴｄ、及び補償トランジスタＴ４はいずれもオンにされるため、データ信号ＤＡはデータ書込みトランジスタＴ３、駆動トランジスタＴｄ、及び補償トランジスタＴ４を経て記憶コンデンサＣｓｔを充電し、つまり、第２ノードＮ２（すなわち、駆動トランジスタＴｄのゲート）を充電し、第３ノードＮ３の電圧は徐々に高くなる。

容易に理解できるように、データ書込み及び補償段階Ｐ２では、データ書込みトランジスタＴ３がオンにされるため、第１ノードＮ１の電圧はＶｄａに維持される。同時に、駆動トランジスタＴｄ自体の特性によれば、第２ノードＮ２の電圧がＶｄａ＋Ｖｔｈに高くなると、駆動トランジスタＴｄはオフにされ、充電過程は終了する。ここで、Ｖｄａはデータ信号ＤＡの電圧を表し、Ｖｔｈは駆動トランジスタＴｄの閾値電圧を表し、本実施例では、駆動トランジスタＴ１がＰ型トランジスタとして説明されるため、ここでの閾値電圧Ｖｔｈは負の値であってもよい。

データ書込み及び補償段階Ｐ２の後、第２ノードＮ２の電圧はＶｄａｔａ＋Ｖｔｈであり、つまり、データ信号ＤＡと閾値電圧Ｖｔｈの電圧情報は、後の発光段階Ｐ３で駆動トランジスタＴｄの閾値電圧を補償するために、記憶コンデンサＣｓｔに記憶される。

また、データ書込み及び補償段階Ｐ２では、図８Ｂに示すように、第１リセットトランジスタＴ１のゲートが高レベルのリセット信号ＲＳＴを受信して、第１リセットトランジスタＴ１はオフにされ、第２リセットトランジスタＴ２のゲートが高レベルのリセット信号を受信して、第２リセットトランジスタＴ２はオフにされ、第１発光制御トランジスタＴ５のゲートが高レベルの発光制御信号ＥＭを受信して、第１発光制御トランジスタＴ５はオフにされ、第２発光制御トランジスタＴ６のゲートが高レベルの発光制御信号ＥＭを受信して、第２発光制御トランジスタＴ６はオフにされる。

図７に示すように、発光段階Ｐ３では、高レベルのリセット信号ＲＳＴ、高レベルの走査信号ＧＡ、低レベルの発光制御信号ＥＭ、及び低レベルのデータ信号ＤＡを入力する。

発光段階Ｐ３では、図８Ｃに示すように、第１発光制御トランジスタＴ５のゲートが低レベルの発光制御信号ＥＭを受信して、第１発光制御トランジスタＴ５はオンにされ、それにより、第１電圧ＶＤＤを第１ノードＮ１（すなわち、駆動トランジスタＴｄの第１電極）に印加する。第２発光制御トランジスタＴ６のゲートが低レベルの発光制御信号ＥＭを受信して、第２発光制御トランジスタＴ６はオンにされ、それにより、駆動トランジスタＴｄによって生成された駆動電流をＯＬＥＤに印加する。

また、発光段階Ｐ３では、図８Ｃに示すように、第１リセットトランジスタＴ１のゲートが高レベルのリセット信号ＲＳＴを受信して、第１リセットトランジスタＴ１はオフにされ、第２リセットトランジスタＴ２のゲートが高レベルのリセット信号を受信して、第２リセットトランジスタＴ２はオフにされ、データ書込みトランジスタＴ３のゲートが高レベルの走査信号ＧＡを受信して、データ書込みトランジスタＴ３はオフにされ、補償トランジスタＴ４のゲートが高レベルの走査信号ＧＡを受信して、補償トランジスタＴ４はオフにされる。

容易に理解できるように、発光段階Ｐ３では、第１発光制御トランジスタＴ５がオンにされるため、第１ノードＮ１の電圧はＶＤＤであり、第２ノードＮ２の電圧はＶｄａｔａ＋Ｖｔｈであり、従って、駆動トランジスタＴｄもオンにされる。

発光段階Ｐ３では、図８Ｃに示すように、ＯＬＥＤの陽極及び陰極は、それぞれ、第１電圧ＶＤＤ（高電圧）及び第２電圧ＶＳＳ（低電圧）に接続され、それにより、駆動トランジスタＴｄによって生成された駆動電流の駆動により発光する。

駆動トランジスタＴｄの飽和電流式に基づき、ＯＬＥＤを駆動して発光させるための駆動電流Ｉ_Ｄは下式で得ることができる。

上式では、Ｖｔｈは駆動トランジスタＴｄの閾値電圧を表し、ＶＧＳは駆動トランジスタＴｄのゲートとソースとの間の電圧を表し、Ｋは定数である。上式からわかるように、ＯＬＥＤを流れる駆動電流Ｉ_Ｄ１は駆動トランジスタＴｄの閾値電圧Ｖｔｈと関係がなくなり、データ信号ＤＡの電圧Ｖｄａのみと関係があり、これにより、駆動トランジスタＴｄの閾値電圧Ｖｔｈの補償を実現することができ、プロセス及び長期間の操作によりもたらされた駆動トランジスタＴｄの閾値電圧のドリフトの問題を解決し、その駆動電流Ｉ_Ｄへの影響を排除し、それにより、表示効果を改善することができる。

たとえば、上式では、Ｋは、以下として表すことができる。

μ_ｎは駆動トランジスタＴｄの電子移動度であり、Ｃ_ｏｘは駆動トランジスタＴｄのゲートの単位容量であり、Ｗは駆動トランジスタＴｄのチャネル幅であり、Ｌは駆動トランジスタＴｄのチャネル長である。

図９Ａは本開示の実施例に係る図６における画素回路を備える場合のアレイ基板の構造模式図である。

図９Ａに示すように、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１本のリセット信号線Ｒ_ｍ－１に接続されて第２リセット信号を受信し、データ書込みトランジスタＴ３のゲート及び補償トランジスタＴ４のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続されて第１走査信号を受信し、データ書込みトランジスタＴ３の第１電極は、第ｎ本のデータ線Ｄ_ｎに接続されてデータ信号を受信し、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、第ｍ－１本の発光制御信号線Ｅｍ－１に接続されて発光制御信号を受信する。

図９Ａに示すように、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍ－１に接続されて第１走査信号を第１リセット信号として受信し、データ書込みトランジスタＴ３のゲート及び補償トランジスタＴ４のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されて第２走査信号を受信し、データ書込みトランジスタＴ３の第１電極は、第ｎ＋１本のデータ線Ｄ_ｎ＋１に接続されてデータ信号を受信し、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、第ｍ－１本の発光制御信号線Ｅ_ｍ－１に接続されて発光制御信号を受信する。

図９Ａに示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ本のリセット信号線Ｒ_ｍに接続されて第２リセット信号を受信し、データ書込みトランジスタＴ３のゲート及び補償トランジスタＴ４のゲートは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続されて第１走査信号を受信し、データ書込みトランジスタＴ３の第１電極は、第ｎ本のデータ線Ｄ_ｎに接続されてデータ信号を受信し、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、第ｍ本の発光制御信号線Ｅ_ｍに接続されて発光制御信号を受信する。

図９Ａに示すように、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍに接続されて第１走査信号を第１リセット信号として受信し、データ書込みトランジスタＴ３のゲート及び補償トランジスタＴ４のゲートは、第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｅ_ｍに接続されて第２走査信号を受信し、データ書込みトランジスタＴ３の第１電極は、第ｎ＋１本のデータ線Ｄ_ｎ＋１に接続されてデータ信号を受信し、第１発光制御トランジスタＴ５のゲート及び第２発光制御トランジスタＴ６のゲートは、第ｍ本の発光制御信号線Ｅ_ｍに接続されて発光制御信号を受信する。

なお、図９Ａに示される図６における画素回路を備えるアレイ基板１０は図３Ａに示されるアレイ基板１０の構造を使用しているが、本開示の実施例は明らかにこれに限定されない。図９Ａに示されるアレイ基板１０は図２Ａ、図２Ｂ又は図３Ｂにおけるアレイ基板１０の構造を使用してもよい。

たとえば、図６における画素回路を備えるアレイ基板が図２Ａにおけるアレイ基板１０の構造を使用する場合に、アレイ基板はリセット信号線Ｒを含まなくてもよく、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されて第２走査信号を第２リセット信号として受信し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１に接続されて第１走査信号を第２リセット信号として受信する。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式、及び、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式については、上記の図９Ａのアレイ基板１０（すなわち、図３Ａにおけるアレイ基板１０の構造を使用する）の説明を参照することができ、ここでは詳しく説明しない。

たとえば、図６における画素回路を備えるアレイ基板が図２Ｂにおけるアレイ基板１０の構造を使用する場合に、アレイ基板はリセット信号線Ｒを含まなくてもよく、第ｍ行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されて第２走査信号を第２リセット信号として受信する。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式、及び、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式については、上記の図９Ａのアレイ基板１０（すなわち、図３Ａにおけるアレイ基板１０の構造を使用する）の説明を参照することができ、ここでは詳しく説明しない。

たとえば、図６における画素回路を備えるアレイ基板が図３Ｂにおけるアレイ基板１０の構造を使用する場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１に接続されて第２走査信号を第２リセット信号として受信し、第ｍ－１行の画素ユニット中の第ｎ＋１列の画素ユニットにおいて、第１リセットトランジスタＴ１のゲート及び第２リセットトランジスタＴ２のゲートは、第ｍ－１本のリセット信号線Ｒ_ｍ－１に接続される。この場合に、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式、及び、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニット中の他のトランジスタの接続方式については、上記の図９Ａのアレイ基板１０（すなわち、図３Ａにおけるアレイ基板１０の構造を使用する）の説明を参照することができ、ここでは詳しく説明しない。

図９Ｂは本開示の実施例に係る図６における画素回路を備える場合のアレイ基板の別の構造模式図である。

図９Ｂに示すように、第ｍ－１行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットにおいて、データ書込みトランジスタＴ３の第１電極は、第ｉ本のデータ線Ｄ_ｉに接続されてデータ信号を受信し、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットにおいて、データ書込みトランジスタＴ３の第１電極は、第ｉ本のデータ線Ｄｉに接続されてデータ信号を受信する。図９Ａと図９Ｂを比較して明らかなように、図９Ａに示されるアレイ基板１０では、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットは異なるデータ線Ｄに接続され、第ｎ列の画素ユニットは第ｎ本のデータ線Ｄ_ｎに接続され、第ｎ＋１列の画素ユニットは第ｎ＋１本のデータ線Ｄ_ｎ＋１に接続され、しかしながら、図９Ｂに示されるアレイ基板１０では、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットは同じデータ線Ｄに接続され、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットは全て第ｉ本のデータ線Ｄ_ｉに接続される。

簡単にするために、ここで、図９Ｂにおけるアレイ基板のデータ書込みトランジスタＴ３とデータ線の接続方式のみを詳細に説明し、図９Ｂにおけるアレイ基板の他のトランジスタの接続方式の説明については、上記の図９Ａにおけるアレイ基板の関連説明を参照することができ、ここでは詳しく説明しない。

図１０は本開示の実施例に係るアレイ基板を駆動するための信号のタイミング図である。

以下、図１０を参照しながら、本開示の実施例に係るアレイ基板の第ｍ行の画素ユニットの動作プロセスを説明する。

図１０に示すように、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの動作プロセスは３つの段階に分けられ、それぞれ、第１リセット段階Ｐ１_ｎ、第１データ書込み及び補償段階Ｐ２_ｎ、及び第１発光段階Ｐ３_ｎであり、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの動作プロセスも３つの段階に分けられ、それぞれ、第２リセット段階Ｐ１_ｎ＋１、第２データ書込み及び補償段階Ｐ２_ｎ＋１、及び第３発光段階Ｐ３_ｎ＋１である。

図１０に示すように、第１リセット段階Ｐ１_ｎでは、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに低レベルのリセット信号ＲＳＴ_ｎを提供して、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットする。

たとえば、アレイ基板が図２Ａにおけるアレイ基板１０の構造を使用する場合に、リセット信号ＲＳＴ_ｎは、第ｍ－１対のゲート線Ｓ_ｍ－１の第１ゲート線Ｓｏ_ｍ－１により提供された第１走査信号としての第２リセット信号を指してもよく、アレイ基板が図２Ｂにおけるアレイ基板１０の構造を使用する場合に、リセット信号ＲＳＴ_ｎは、第ｍ－１対のゲート線Ｓ_ｍ－１の第２ゲート線Ｓｅ_ｍ－１により提供された第２走査信号としての第２リセット信号を指してもよく、アレイ基板が図３Ａ又は図３Ｂにおけるアレイ基板１０の構造を使用する場合に、リセット信号ＲＳＴ_ｎは、第ｍ本のリセット信号線Ｒ_ｍにより提供された第２リセット信号を指してもよい。

図１０に示すように、第１データ書込み及び補償段階Ｐ２_ｎで、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに低レベルの走査信号ＧＡ_ｎ及び高レベルのデータ信号ＤＡ_ｎを提供して、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行う。

たとえば、走査信号ＧＡ_ｎは、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍにより提供された第１走査信号を指す。

たとえば、データ信号ＤＡ_ｎは、第ｎ列の画素ユニットに対応するデータ線により提供されたデータ信号を指す。たとえば、複数本のデータ線が複数列の画素ユニットに１対１で対応する場合に、データ信号ＤＡ_ｎは、第ｎ本のデータ線Ｄｎにより提供されたデータ信号を指す。

図１０に示すように、第１発光段階Ｐ３_ｎでは、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに低レベルの発光制御信号ＥＭ_ｎを提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに表示を行わせる。

たとえば、発光制御信号ＥＭ_ｎは、第ｍ本の発光制御信号線Ｅ_ｍにより提供された発光制御信号を指す。

図１０に示すように、第２リセット段階Ｐ１_ｎ＋１では、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに低レベルのリセット信号ＲＳＴ_ｎ＋１を提供し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットする。

たとえば、リセット信号ＲＳＴ_ｎ＋１は、第ｍ対のゲート線Ｓ_ｍの第１ゲート線Ｓｏ_ｍにより提供された第１走査信号を指し、すなわち、走査信号ＧＡ_ｎである。

図１０に示すように、第２データ書込み及び補償段階Ｐ２_ｎ＋１では、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに低レベルの走査信号ＧＡ_ｎ＋１及び高レベルのデータ信号ＤＡ_ｎ＋１を提供し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行う。

たとえば、走査信号ＧＡ_ｎ＋１は、第ｍ対のゲート線Ｓ_ｍの第２ゲート線Ｓｅ_ｍにより提供された第１走査信号を指す。

たとえば、データ信号ＤＡ_ｎ＋１は、第ｎ＋１列の画素ユニットに対応するデータ線により提供されたデータ信号を指す。たとえば、複数本のデータ線が複数列の画素ユニットに１対１で対応する場合に、データ信号ＤＡ_ｎ＋１は、第ｎ＋１本のデータ線Ｄ_ｎ＋１により提供されたデータ信号を指す。

図１０に示すように、第２発光段階Ｐ３_ｎ＋１では、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに低レベルの発光制御信号ＥＭ_ｎ＋１を提供し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに表示を行わせる。

たとえば、発光制御信号ＥＭ_ｎ＋１は、第ｍ本の発光制御信号線Ｅ_ｍにより提供された発光制御信号を指す。

図１０からわかるように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットの走査信号ＧＡ_ｎは第ｎ＋１列の画素ユニットのリセット信号ＲＳＴ_ｎ＋１として機能することができる。この場合に、第ｎ列の画素ユニットに対してデータ書込み及び補償を行うと同時に、第ｎ＋１列の画素ユニットをリセットすることができ、つまり、第１データ書込み及び補償段階Ｐ２_ｎと第２リセット段階Ｐ１_ｎ＋１は時間的に同期されてもよい。

図１０からわかるように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットの発光制御信号ＥＭ_ｎと第ｎ＋１列の画素ユニットの発光制御信号ＥＭ_ｎ＋１は同じ発光制御信号であり、つまり、第１発光段階Ｐ３_ｎと第２発光段階Ｐ３_ｎ＋１は時間的に同期されてもよい。

また、図１０からわかるように、第ｍ行の画素ユニットにおいて、先ず第ｎ列の画素ユニットをリセットし、それと同時に、第ｎ列の画素ユニットイン対してデータ書込み及び補償を行い、第ｎ＋１列の画素ユニットをリセットし、次に、第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行い、最終的に、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットに同時に表示を行わせる。この場合に、第１リセット段階Ｐ１_ｎ、第１データ書込み及び補償段階Ｐ２_ｎ、第１発光段階Ｐ３_ｎ、第２リセット段階Ｐ１_ｎ＋１、第２データ書込み及び補償段階Ｐ２_ｎ＋１、及び第３発光段階Ｐ３_ｎ＋１の時間順序は、Ｐ１_ｎ→Ｐ２_ｎ＆Ｐ１_ｎ＋１→Ｐ２_ｎ＋１→Ｐ３_ｎ＆Ｐ３_ｎ＋１である。これから明らかなように、第ｍ行の画素ユニットにおいて、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの充電過程（第１データ書込み及び補償段階Ｐ２_ｎと第２データ書込み及び補償段階Ｐ２_ｎ＋１）は別々に実行され充電時間が同じであり、且つ第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの発光過程（第１発光段階Ｐ３_ｎ及び第３発光段階Ｐ３_ｎ＋１）は同期され発光時間が同じであり、このようにして、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの発光輝度を均一にし、表示品質を改善することができる。

なお、図１０において、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットが異なるデータ信号を受信する（第ｎ列の画素ユニットがデータ信号Ｄ_ｎを受信し、第ｎ＋１列の画素ユニットがデータ信号Ｄ_ｎ＋１を受信する）ことが示されているが、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの充電過程（第１データ書込み及び補償段階Ｐ２_ｎ及び第２データ書込み及び補償段階Ｐ２_ｎ＋１）は別々に実行されるため、第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットは同じデータ線に接続されて同じデータ信号を受信することができ、このデータ信号は、第１データ書込み及び補償段階Ｐ２_ｎ、及び第２データ書込み及び補償段階Ｐ２_ｎ＋１のいずれでも高レベルの状態にある。第１データ書込み及び補償段階Ｐ２_ｎでは、第ｎ列の画素ユニットがオンにされ、第ｎ＋１列の画素ユニットがオフにされ（走査信号ＧＡｎが低レベルにあり、走査信号ＧＡｎ＋１が高レベルにある）、且つ第２データ書込み及び補償段階Ｐ２_ｎ＋１では、第ｎ列の画素ユニットがオフにされ、第ｎ＋１列の画素ユニットがオンにされる（走査信号ＧＡｎが高レベルにあり、走査信号ＧＡｎ＋１が低レベルにある）ため、同じデータ線を介して第１データ書込み及び補償段階Ｐ２_ｎでは、第ｎ列の画素ユニットに高レベルのデータ信号を提供し、且つ第２データ書込み及び補償段階Ｐ２_ｎ＋１では、第ｎ＋１列の画素ユニットに高レベルのデータ信号を提供することができる。なお、図１０を参照しながら本開示の実施例に係るアレイ基板の第ｍ行の画素ユニットのみの動作プロセスを説明したが、本開示の実施例に係るアレイ基板の他の行の画素ユニット（たとえば、第ｍ－１行の画素ユニット）の動作プロセスは第ｍ行の画素ユニットの動作プロセスと同様であるため、上記の図１０を参照しながら行われる第ｍ行の画素ユニットの動作プロセスの説明を参照することができ、ここでは詳しく説明しない。

本開示の少なくとも１つの実施例は、本開示のいずれかの実施例に記載のアレイ基板を備える表示パネルをさらに提供する。

図１１は本開示の１つの実施例に係る表示パネルの構造模式図である。図１１に示すように、表示パネル１は、データ駆動回路２０及び本開示のいずれかの実施例に記載のアレイ基板１０を備えてもよい。

図１１に示すように、データ駆動回路２０は複数本のデータ線Ｄに接続され、データ信号を生成するように構成される。たとえば、データ駆動回路２０は第ｎ本のデータ線Ｄ_ｎを介してアレイ基板１０の第ｎ列の画素ユニットにデータ信号を提供するようにしてもよい。

たとえば、表示パネル１は、タイミングコントローラ、信号復号回路、電圧変換回路等の他の部材をさらに備えてもよく、これらの部材は、たとえば、既存の通常の部材を使用することができ、ここでは詳しく説明しない。

たとえば、表示パネル１は矩形パネル、円形パネル、楕円形パネル又は多角形パネル等であってもよい。また、表示パネル１は平面パネルだけでなく、曲面パネルであってもよく、さらに球面パネルであってもよい。たとえば、表示パネル１はさらにタッチ機能を有してもよく、すなわち、表示パネル１はタッチ表示パネルであってもよい。

たとえば、表示パネル１は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど任意の表示機能を有する製品又は部材に適用できる。

本開示の実施例に係る表示パネルは、本開示の前述した実施例に係るアレイ基板と同じ又は類似する有益な効果を有し、アレイ基板が前述した実施例で詳細に説明されているため、ここでは詳しく説明しない。

本開示の少なくとも１つの実施例は、本開示のいずれかの実施例に記載のアレイ基板に適用される駆動方法をさらに提供する。

図１２は本開示の実施例に係るアレイ基板の駆動方法のフローチャートである。図１２に示すように、該駆動方法は、
第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットするステップＳ１０と、
第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットするステップＳ２０と、
第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うステップＳ３０と、
第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせるステップＳ４０と、を含んでもよい。

たとえば、第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子が第ｍ対のゲート線の第１ゲート線に接続され、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのデータ信号端子が第ｎ列の画素ユニットに対応するデータ線に接続され、且つ第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子が第ｍ対のゲート線の第１ゲート線に接続される場合に、ステップＳ２０は、第ｍ対のゲート線の第１ゲート線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第１走査信号を提供し、且つ第ｎ列の画素ユニットに対応するデータ線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットにデータ信号を提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、第ｍ対のゲート線の第１ゲート線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに第１走査信号を第１リセット信号として提供し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることを含んでもよい。

たとえば、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子が第ｍ－１対のゲート線の第１ゲート線に接続される場合に、ステップＳ１０は、第ｍ－１対のゲート線の第１ゲート線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第１走査信号を第２リセット信号として提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含んでもよい。

たとえば、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子が第ｍ－１対のゲート線の第２ゲート線に接続される場合、ステップＳ１０は、第ｍ－１対のゲート線の第２ゲート線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第２走査信号を第２リセット信号として提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含んでもよい。

たとえば、アレイ基板が複数本のリセット信号線を備える場合に、第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子が第ｍ本のリセット信号線に接続される場合に、ステップＳ１０は、第ｍ本のリセット信号線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第２リセット信号を提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含んでもよい。

たとえば、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子が第ｍ対のゲート線の第２ゲート線に接続され、且つ第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのデータ信号端子が第ｎ＋１列の画素ユニットに対応するデータ線に接続される場合に、ステップＳ３０は、第ｍ対のゲート線の第２ゲート線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに第２走査信号を提供し、第ｎ＋１列の画素ユニットに対応するデータ線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットにデータ信号を提供し、第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことを含んでもよい。

たとえば、アレイ基板が複数本の発光制御信号線を備える場合に、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットの発光制御信号端子が第ｍ本の発光制御信号線に接続される場合、ステップＳ４０は、第ｍ本の発光制御信号線を介して第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに発光制御信号を提供し、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることを含んでもよい。

本開示の実施例に係るアレイ基板の駆動方法は、先ず第ｍ行の画素ユニット中の第ｎ列の画素ユニットを充電し、次に第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットを充電し、最終的に、第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることができ、このようにして、第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの充電方式を一致させ、且つ第ｍ行の画素ユニット中の第ｎ列の画素ユニットと第ｎ＋１列の画素ユニットの表示輝度を均一にすることができる。

本開示について、以下のいくつかの点を説明する必要がある。

（１）本開示の実施例の図面は、本開示の実施例に関連する構造のみに関し、他の構造については、通常の設計を参照することができる。

（２）矛盾がない場合、本開示の実施例及び実施例の特徴を互いに組み合わせて新たな実施例を得ることができる。

以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を限定するものではなく、本開示の保護範囲は添付特許請求の範囲により定められる。

Claims (19)

1. アレイ基板であって、
   各対が第１ゲート線及び第２ゲート線を備える複数対のゲート線と、
   複数本のデータ線と、
   複数行及び複数列に配列された複数の画素ユニットを備える画素アレイと、
   を備え、
   前記複数の画素ユニットのそれぞれは、走査信号端子と、データ信号端子と、リセット信号端子とを備え、複数行の画素ユニットが前記複数対のゲート線に１対１で対応し、各列の画素ユニットが前記複数本のデータ線のうちの１本のデータ線に対応し、
   第ｍ行の画素ユニット中の第ｎ列の画素ユニットの走査信号端子は、第ｍ対のゲート線の第１ゲート線に接続されて第１走査信号を受信し、ｍ及びｎはいずれも正の整数であり、
   前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットの走査信号端子は、前記第ｍ対のゲート線の第２ゲート線に接続されて第２走査信号を受信し、
   前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットのリセット信号端子は、前記第ｍ対のゲート線の第１ゲート線に接続されて前記第１走査信号を第１リセット信号として受信し、
   前記各列の画素ユニットのデータ信号端子は、対応する一本のデータ線に接続されてデータ信号を受信する、
   アレイ基板。
2. 前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は、第ｍ－１対のゲート線の第１ゲート線に接続され、前記第ｍ－１対のゲート線の第１ゲート線により提供された第１走査信号を第２リセット信号として受信し、又は、
   前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は、前記第ｍ－１対のゲート線の第２ゲート線に接続され、前記第ｍ－１対のゲート線の第２ゲート線により提供された第２走査信号を前記第２リセット信号として受信し、
   ｍは１よりも大きい整数である、
   請求項１に記載のアレイ基板。
3. 複数本のリセット信号線をさらに備え、
   前記複数本のリセット信号線は、前記複数行の画素ユニットに１対１で対応し、
   前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットのリセット信号端子は、第ｍ本のリセット信号線に接続されて第２リセット信号を受信する、
   請求項１に記載のアレイ基板。
4. 第１走査駆動回路をさらに備え、
   前記第１走査駆動回路は、前記複数本のリセット信号線に接続され、前記第２リセット信号を生成するように構成される、
   請求項３に記載のアレイ基板。
5. 複数本の発光制御信号線をさらに備え、
   前記複数本の発光制御信号線は、前記複数行の画素ユニットに１対１で対応し、
   前記複数の画素ユニットのそれぞれは、発光制御信号端子をさらに備え、
   前記第ｍ行の画素ユニットの発光制御信号端子は、第ｍ本の発光制御信号線に接続されて発光制御信号を受信する、
   請求項１～４のいずれか１項に記載のアレイ基板。
6. 第２走査駆動回路をさらに備え、
   前記第２走査駆動回路は、前記複数本の発光制御信号線に接続され、前記発光制御信号を生成するように構成される、
   請求項５に記載のアレイ基板。
7. 隣接する２列ごとの画素ユニットは、同じデータ線に対応し、
   前記第ｎ列の画素ユニットと前記第ｎ＋１列の画素ユニットのデータ信号端子は、同じデータ線に接続される、
   請求項１～６のいずれか１項に記載のアレイ基板。
8. 第３走査駆動回路をさらに備え、
   前記第３走査駆動回路は、前記複数対のゲート線に接続され、前記第１走査信号及び前記第２走査信号を生成するように構成される、
   請求項１～７のいずれか１項に記載のアレイ基板。
9. 前記第３走査駆動回路は、第１走査駆動サブ回路及び第２走査駆動サブ回路を備え、
   前記第１走査駆動サブ回路は、各対のゲート線の第１ゲート線に接続され、前記第１走査信号を生成するように構成され、
   前記第２走査駆動サブ回路は、各対のゲート線の第２ゲート線に接続され、前記第２走査信号を生成するように構成される、
   請求項８に記載のアレイ基板。
10. 前記第１走査駆動サブ回路と前記第２走査駆動サブ回路はそれぞれ、前記画素アレイの互いに対向する両側に設けられる、
    請求項９に記載のアレイ基板。
11. 前記各画素ユニットは画素回路を備え、
    前記画素回路は、リセット回路と、データ書込み及び補償回路と、駆動回路と、発光制御回路と、を備え、
    前記リセット回路は、前記リセット信号端子を備え、リセット電圧源、前記駆動回路、及び発光素子に接続され、前記駆動回路及び前記発光素子をリセットするように、リセット電圧を前記駆動回路及び前記発光素子に印加するように構成され、
    前記データ書込み及び補償回路は、前記走査信号端子及び前記データ信号端子を備え、前記駆動回路に接続され、前記データ信号を前記駆動回路に書き込んで前記駆動回路を補償するように構成され、
    前記駆動回路は、前記発光素子を駆動して発光させる駆動電流を生成するように構成され、
    前記発光制御回路は、発光制御信号端子を備え、第１電圧源、前記駆動回路、及び前記発光素子に接続され、第１電圧を前記駆動回路に印加し、前記駆動回路によって生成された駆動電流を前記発光素子に印加するように構成される、
    請求項１～１０のいずれか１項に記載のアレイ基板。
12. 前記リセット回路は、第１リセットトランジスタ及び第２リセットトランジスタを備え、
    前記データ書込み及び補償回路は、データ書込みトランジスタと、補償トランジスタと、記憶コンデンサと、を備え、
    前記駆動回路は、駆動トランジスタを備え、
    前記発光制御回路は、第１発光制御トランジスタ及び第２発光制御トランジスタを備え、
    前記第１リセットトランジスタのゲートは、前記リセット信号端子に接続され、前記第１リセットトランジスタの第１電極は、前記リセット電圧源に接続され、前記第１リセットトランジスタの第２電極は、前記駆動トランジスタのゲートに接続され、
    前記第２リセットトランジスタのゲートは、前記リセット信号端子に接続され、前記第２リセットトランジスタの第１電極は、前記リセット電圧源に接続され、前記第２リセットトランジスタの第２電極は、前記発光素子の第１端子に接続され、
    前記データ書込みトランジスタのゲートは、前記走査信号端子に接続され、前記データ書込みトランジスタの第１電極は、前記データ信号端子に接続され、前記データ書込みトランジスタの第２電極は、前記駆動トランジスタの第１電極に接続され、
    前記補償トランジスタのゲートは、前記走査信号端子に接続され、前記補償トランジスタの第１電極は、前記駆動トランジスタの第２電極に接続され、前記補償トランジスタの第２電極は、前記駆動トランジスタのゲートに接続され、
    前記記憶コンデンサの第１端子は、前記第１電圧源に接続され、前記記憶コンデンサの第２端子は、前記駆動トランジスタのゲートに接続され、
    前記第１発光制御トランジスタのゲートは、前記発光制御信号端子に接続され、前記第１発光制御トランジスタの第１電極は、前記第１電圧源に接続され、前記第１発光制御トランジスタの第２電極は、前記駆動トランジスタの第１電極に接続され、
    前記第２発光制御トランジスタのゲートは、前記発光制御信号端子に接続され、前記第２発光制御トランジスタの第１電極は、前記駆動トランジスタの第２電極に接続され、前記第２発光制御トランジスタの第２電極は、前記発光素子の第１端子に接続される、
    請求項１１に記載のアレイ基板。
13. 請求項１～１２のいずれか１項に記載のアレイ基板を備える表示パネル。
14. 請求項１に記載のアレイ基板の駆動方法であって、
    前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることと、
    前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることと、
    前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことと、
    前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることと、を含む、駆動方法。
15. 前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることは、
    前記第ｍ対のゲート線の第１ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第１走査信号を提供し、前記第ｎ列の画素ユニットに対応する一本のデータ線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記データ信号を提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに対してデータ書込み及び補償を行うとともに、前記第ｍ対のゲート線の第１ゲート線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記第１走査信号を前記第１リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットをリセットすることを含む、
    請求項１４に記載の駆動方法。
16. 前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることは、
    第ｍ－１対のゲート線の第１ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第１走査信号を第２リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすること、又は、
    前記第ｍ－１対のゲート線の第２ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに前記第２走査信号を前記第２リセット信号として提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含む、
    請求項１５に記載の駆動方法。
17. 前記アレイ基板は複数本の発光リセット信号線をさらに備え、
    前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることは、
    第ｍ本のリセット信号線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットに第２リセット信号を提供し、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニットをリセットすることを含む、
    請求項１６に記載の駆動方法。
18. 前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことは、
    前記第ｍ対のゲート線の第２ゲート線を介して前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記第２走査信号を提供し、前記第ｎ＋１列の画素ユニットに対応する一本のデータ線を介して第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに前記データ信号を提供することで、前記第ｍ行の画素ユニット中の第ｎ＋１列の画素ユニットに対してデータ書込み及び補償を行うことを含む、
    請求項１４～１７のいずれか１項に記載の駆動方法。
19. 前記アレイ基板は複数本の発光制御信号線をさらに備え、
    前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることは、
    第ｍ本の発光制御信号線を介して前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに発光制御信号を提供することで、前記第ｍ行の画素ユニット中の第ｎ列の画素ユニット及び第ｎ＋１列の画素ユニットに表示を行わせることを含む、
    請求項１４～１８のいずれか１項に記載の駆動方法。

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