JP2023524192A - 発光基板及びその製造方法、表示装置 - Google Patents

発光基板及びその製造方法、表示装置 Download PDF

Info

Publication number
JP2023524192A
JP2023524192A JP2022532132A JP2022532132A JP2023524192A JP 2023524192 A JP2023524192 A JP 2023524192A JP 2022532132 A JP2022532132 A JP 2022532132A JP 2022532132 A JP2022532132 A JP 2022532132A JP 2023524192 A JP2023524192 A JP 2023524192A
Authority
JP
Japan
Prior art keywords
substrate
conductive mat
protective adhesive
base
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022532132A
Other languages
English (en)
Inventor
▲軒▼ 梁
美▲麗▼ 王
▲飛▼ 王
学 董
▲チ▼ ▲齊▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2023524192A publication Critical patent/JP2023524192A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48141—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged on opposite sides of a substrate, e.g. mirror arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H01L2224/48992—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the wire connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

本開示の実施例は、発光基板およびその製造方法、ならびに表示装置を提供する。前記発光基板は、第１基板と、第２基板と、ボンディングワイヤ構造とを含み、前記第１基板は、第１ベースと、前記第１ベースに設置された発光ダイオードと、前記第１ベースに設置された第１導電マットとを含み、前記第２基板は、前記第１基板に対向して設置され、第２ベースと、前記第２ベースに設置された第２導電マットとを含み、前記ボンディングワイヤ構造は、ボンディングワイヤを含み、前記第１導電マットは、前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットは、前記第２基板の前記第１基板から離間する面に位置し、前記ボンディングワイヤは、前記第１導電マットと前記第２導電マットとを電気的に接続する。

Description

本開示は、表示技術分野に関し、特に発光基板及びその製造方法、表示装置に関する。
発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，英語略称はＬＥＤである）技術は、約３０年発展してきて、その応用範囲が絶えず拡大し、例えば、それは表示分野に応用可能であり、表示装置のバックライトとして使用されるか又はＬＥＤディスプレイとして使用される。技術の発展に伴い、サブミリ発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，英語でＭｉｎｉ ＬＥＤと略称する）表示技術及びマイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，英語でＭｉｃｒｏ ＬＥＤと略称する）表示技術は、徐々に表示装置の一つのホットスポットになる。ＬＥＤは、自発光、広視角、高速応答であり、構造が簡単で、寿命が長いなどの利点を有し、また、Ｍｉｎｉ ＬＥＤ／Ｍｉｃｒｏ ＬＥＤ表示ディスプレイは、接合方式により大サイズ表示を実現可能であるから、それらは良好な市場の将来性を有する。現在、Ｍｉｎｉ ＬＥＤ／Ｍｉｃｒｏ ＬＥＤ表示装置の構造及びその製造プロセスは、開発者に注目される重要な課題の一つである。
この部分に開示された上記情報は、本開示の発明構想の背景への理解のみに用いられるため、上記情報は、従来技術を構成しない情報を含むことができる。
上記問題の少なくとも一つの態様を解決するために、本開示の実施例は、発光基板及びその製造方法と表示装置を提供する。
一態様では、発光基板を提供し、当該発光基板は、第１基板と、前記第１基板に対向して設置される第２基板と、ボンディングワイヤ構造とを含み、
前記第１基板は、
第１ベースと、
前記第１ベースに設置された発光ダイオードと、
前記第１ベースに設置された第１導電マットとを含み、
前記第２基板は、
第２ベースと、
前記第２ベースに設置された第２導電マットとを含み、
前記ボンディングワイヤ構造は、ボンディングワイヤを含み、
前記第１導電マットは、前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットは、前記第２基板の前記第１基板から離間する面に位置し、前記ボンディングワイヤは、前記第１導電マットと前記第２導電マットとを電気的に接続する。
いくつかの例示的な実施例によれば、前記ボンディングワイヤ構造は、さらに第１溶接点及び第２溶接点を含み、前記第１溶接点は、前記ボンディングワイヤの一方端が前記第１導電マットに溶接された溶接点であり、前記第２溶接点は、前記ボンディングワイヤの他方端が前記第２導電マットに溶接された溶接点である。
いくつかの例示的な実施例によれば、前記発光基板は、さらに裏糊を含み、前記裏糊は、前記第１基板と前記第２基板との間に設置され、前記第１基板と前記第２基板を一体に貼り付けるために用いられる。
いくつかの例示的な実施例によれば、前記発光基板は、さらに第１保護接着剤層を含み、
前記第１基板は、前記第１導電マットに隣接する第１側壁を含み、前記第２基板は、前記第２導電マットに隣接する第２側壁を含み、前記第１保護接着剤層は、少なくとも前記第１側壁及び前記第２側壁に接触する。
いくつかの例示的な実施例によれば、前記裏糊は、第３側壁を含み、前記第１側壁、前記第２側壁及び前記第３側壁の前記第１ベースへの正投影は、互いに重なり合う。
いくつかの例示的な実施例によれば、前記第１保護接着剤層は、さらに前記第３側壁に接触する。
いくつかの例示的な実施例によれば、前記発光基板は、さらに第２保護接着剤層を含み、
前記ボンディングワイヤは、前記第１保護接着剤層と前記第２保護接着剤層との間に挟まれる。
いくつかの例示的な実施例によれば、前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記ボンディングワイヤの前記第１側壁に垂直な方向に沿う投影を覆う。
いくつかの例示的な実施例によれば、前記第２保護接着剤層の前記第１ベースへの正投影は、前記第１導電マット、前記第１溶接点、前記第２導電マット及び前記第２溶接点のそれぞれの前記第１ベースへの正投影を覆う。
いくつかの例示的な実施例によれば、前記第１保護接着剤層の前記第１側壁から離間する面は、前記ボンディングワイヤに接触し、かつ、前記第２保護接着剤層の前記第１側壁に近接する面は、前記ボンディングワイヤに接触する。
いくつかの例示的な実施例によれば、前記ボンディングワイヤは、前記第１溶接点と前記第２溶接点でそれぞれ前記第１ベースの位置する平面と一定の挟角を成し、及び/又は湾曲弧度を有する部分を備える。
いくつかの例示的な実施例によれば、前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記第３側壁の前記第１側壁に垂直な方向に沿う投影と重ならない。
いくつかの例示的な実施例によれば、前記発光基板は、さらに前記第１溶接点に設置された第１溶接点保護接着剤、及び前記第２溶接点に設置された第２溶接点保護接着剤を含み、
前記第１溶接点保護接着剤の前記第１ベースへの正投影は、少なくとも前記第１溶接点の前記第１ベースへの正投影を覆い、前記第２溶接点保護接着剤の前記第１ベースへの正投影は、少なくとも前記第２溶接点の前記第１ベースへの正投影を覆う。
いくつかの例示的な実施例によれば、前記第１溶接点保護接着剤の前記第１ベースへの正投影は、前記第１導電マットの前記第１ベースへの正投影を覆い、前記第２溶接点保護接着剤の前記第１ベースへの正投影は、前記第２導電マットの前記第１ベースへの正投影を覆う。
いくつかの例示的な実施例によれば、前記ボンディングワイヤは、前記第１保護接着剤層の前記第１側壁から離間する側に位置し、かつ、前記第１保護接着剤層と前記ボンディングワイヤは、前記第１側壁に垂直な方向において隙間が存在する。
いくつかの例示的な実施例によれば、前記発光基板は、さらに第２保護接着剤層を含み、前記第２保護接着剤層は、前記ボンディングワイヤを覆い、かつさらに前記第１保護接着剤層と前記ボンディングワイヤとの間の隙間を充填する。
いくつかの例示的な実施例によれば、前記第２保護接着剤層の前記第１ベースへの正投影は、前記ボンディングワイヤの前記第１ベースへの正投影を覆い、前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記ボンディングワイヤの前記第１側壁に垂直な方向に沿う投影を覆う。
いくつかの例示的な実施例によれば、前記第２保護接着剤層の前記第１ベースへの正投影は、前記第１溶接点保護接着剤及び前記第２溶接点保護接着剤のそれぞれの前記第１ベースへの正投影を覆う。
いくつかの例示的な実施例によれば、前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う寸法は、前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う寸法に等しい。
いくつかの例示的な実施例によれば、前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う寸法は、５～５００ミクロンの間にあり、及び／又は、前記第１保護接着剤層と前記第２保護接着剤層のそれぞれに用いられる接着剤材のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にある。
いくつかの例示的な実施例によれば、前記発光ダイオードは、サブミリメートル発光ダイオード又はマイクロ発光ダイオードである。
いくつかの例示的な実施例によれば、前記第１保護接着剤層及び前記第２保護接着剤層は、いずれも絶縁性接着剤材を含む。
いくつかの例示的な実施例によれば、前記第２保護接着剤層は、黒色接着剤材を含む。
いくつかの例示的な実施例によれば、前記ボンディングワイヤの直径は、１０～５００ミクロンの間にある。
いくつかの例示的な実施例によれば、前記発光ダイオード、前記第１導電マット、前記第２導電マット及び前記ボンディングワイヤの数は、いずれも複数であり、複数の前記ボンディングワイヤは、それぞれ複数の前記第１導電マットと複数の前記第２導電マットとを電気的に接続する。
別の態様において、前記のような複数の発光基板を含む表示装置を提供する。
さらに別の態様では、発光基板の製造方法を提供し、当該発光基板の製造方法は、
第１ベースと、前記第１ベースに設置された第１導電マットとを含む第１基板を提供するステップと、
発光ダイオードを前記第１基板にバインディングするステップと、
第２ベースと、前記第２ベースに設置された第２導電マットとを含む第２基板を提供するステップと、
前記第１基板と前記第２基板をキャリアに配置することによって、前記第１基板と前記第２基板の相対位置を保持するステップと、
前記第１導電マットと前記第２導電マットとを電気的に接続するように、ボンディングワイヤ構造を形成するステップと、
前記第１基板に向かって前記第２基板を反転することによって、前記第２ベースの前記第２導電マットから離間する面が前記第１基板に向き、前記第１導電マットが前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットが前記第２基板の前記第１基板から離間する面に位置するようにするステップと、を含み、
前記ボンディングワイヤ構造は、ボンディングワイヤを含み、前記ボンディングワイヤは、前記第１導電マットと前記第２導電マットとを電気的に接続する。
いくつかの例示的な実施例によれば、前記第１基板と前記第２基板をキャリアに配置することによって、前記第１基板と前記第２基板の相対位置を保持するステップにおいて、前記第１基板と前記第２基板が所定の距離を隔てることによって、前記第１導電マットと前記第２導電マットが所定の距離を隔て、かつ前記第１導電マットの前記第１ベースから離間する第１面と前記第２導電マットの前記第２ベースから離間する第２面が同一水平面にある。
いくつかの例示的な実施例によれば、前記製造方法は、前記第１基板及び前記第２基板をキャリアに配置するステップとボンディングワイヤ構造を形成するステップとの間に、さらに、
前記第１導電マットと前記第２導電マットとの間の隙間内に第１保護接着剤層を形成し、前記第１保護接着剤層の前記キャリアへの正投影は、前記隙間の前記キャリアへの正投影を覆い、かつ前記第１保護接着剤層の前記キャリアから離間する第３面は、前記第１面と同一水平面にあるようにするステップを含む。
いくつかの例示的な実施例によれば、ボンディングワイヤ構造を形成するステップにおいて、前記第１導電マット及び前記第２導電マットの位置する平面内に前記ボンディングワイヤを形成する。
いくつかの例示的な実施例によれば、前記製造方法は、ボンディングワイヤ構造を形成するステップと前記第１基板に向かって前記第２基板を反転するステップとの間に、さらに、
前記第１導電マット、前記第２導電マット及び前記ボンディングワイヤのそれぞれの前記第１ベース又は前記第２ベースから離間する面に第２保護接着剤層を形成し、前記第２保護接着剤層の前記第１面に垂直な方向への投影は、前記第１導電マット、前記第２導電マット及び前記ボンディングワイヤのそれぞれの前記第１面に垂直な方向への投影を覆うようにするステップを含む。
いくつかの例示的な実施例によれば、前記第１基板と前記第２基板をキャリアに配置することによって、前記第１基板と前記第２基板の相対位置を保持するステップにおいて、前記第１導電マットと前記第２導電マットが所定の距離を隔て、かつ前記第１導電マットの前記第１ベースから離間する第１面と前記第２導電マットの前記第２ベースから離間する第２面が異なる水平面にあるように、前記第１基板と前記第２基板が所定の距離を隔てる。
いくつかの例示的な実施例によれば、前記製造方法は、前記第１基板及び前記第２基板をキャリアに配置するステップとボンディングワイヤ構造を形成するステップとの間に、さらに、
少なくとも前記第１基板の前記第１導電マットに隣接する第１側壁及び前記第２基板の前記第２導電マットに隣接する第２側壁を覆うように、第１保護接着剤層を形成するステップを含む。
いくつかの例示的な実施例によれば、ボンディングワイヤ構造を形成するステップにおいて、前記ボンディングワイヤの一方端が前記第１導電マットに溶接されることによって、前記第１導電マットで第１溶接点を形成し、かつ前記ボンディングワイヤの他方端が前記第２導電マットに溶接されることによって、前記第２導電マットで第２溶接点を形成し、
前記ボンディングワイヤは、前記第１溶接点と前記第２溶接点でそれぞれ前記第１ベースの位置する平面と一定の挟角を成し、及び／又は湾曲弧度を有する部分を備える。
いくつかの例示的な実施例によれば、前記製造方法は、ボンディングワイヤ構造を形成するステップと前記第１基板に向かって前記第２基板を反転するステップとの間に、さらに、
前記第１溶接点と前記第２溶接点が位置する領域にディスペンス処理を行うことによって、前記第１溶接点と前記第２溶接点が位置する領域にそれぞれ第１溶接点保護接着剤と第２溶接点保護接着剤を形成するステップを含む。
いくつかの例示的な実施例によれば、前記製造方法は、前記第１基板に向かって前記第２基板を反転するステップの後、さらに、
前記第１導電マット、前記ボンディングワイヤ及び前記第２導電マットを覆うように、第２保護接着剤層を形成するステップを含む。
いくつかの例示的な実施例によれば、前記製造方法は、前記第１基板に向かって前記第２基板を反転するステップの前に、さらに、
前記第１ベースの前記第１導電マットから離間する面と前記第２ベースの前記第２導電マットから離間する面のうちの一方に裏糊を貼り付けるステップを含み、
ここで、前記第１基板に向かって前記第２基板を反転するステップにおいて、前記第１ベースの前記第１導電マットから離間する表面と前記第２ベースの前記第２導電マットから離間する表面のうちの他方が前記裏糊に貼り付けられる。
いくつかの例示的な実施例によれば、前記第１基板は、前記少なくとも一つの第１導電マットに隣接する第１側壁を含み、前記第２基板は、前記少なくとも一つの第２導電マットに隣接する第２側壁を含み、
前記第１基板に向かって前記第２基板を反転するステップにおいて、前記第１保護接着剤層を少なくとも前記第１側壁及び前記第２側壁に接触させる。
いくつかの例示的な実施例によれば、前記第１基板と前記第２基板との間の間隔の距離は、前記第１基板の厚さと前記第２基板の厚さとの和よりも大きい。
いくつかの例示的な実施例によれば、第１保護接着剤層を形成するステップは、具体的には、
前記第１基板に保護被膜を形成するステップであって、前記保護被膜は、前記発光ダイオード及び前記第１導電マットを覆うステップと、
前記第１基板に第１保護接着剤材層を形成するステップであって、前記第１保護接着剤材層は、少なくとも前記第１基板の前記第１導電マットに隣接する第１側壁を覆い、前記第１保護接着剤材層の前記第１ベースへの正投影は、さらに前記第１導電マット及び前記保護被膜のそれぞれの前記第１ベースへの正投影と少なくとも部分的に重なるステップと、
少なくとも前記保護被膜の一部、及び、前記第１保護接着剤材層と前記保護被膜との重なる部分を除去することによって、前記第１導電マットを露出させるステップとを含む。
以下に図面を参照して本開示を説明することによって、本開示の他の目的及び利点は明らかであり、かつ本開示を全面的に理解することに寄与することができる。
本開示のいくつかの例示的な実施例に係る発光基板の平面模式図であり、なお、説明のために、発光基板に含まれる第１基板及び第２基板が折り畳まれ又は反転する前の状態を示す。 本開示のいくつかの例示的な実施例に係る発光基板の製造方法のフローチャートである。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 ３層積層構造が折り曲げられる前及び後の状態を模式的に示す模式図である。 ３層積層構造が折り曲げられる前及び後の状態を模式的に示す模式図である。 本開示のいくつかの例示的な実施例に係る発光基板の製造方法のフローチャートである。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法の一つのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法の一つのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法の一つのステップが実行された後に形成された構造を模式的に示す断面図である。 前記発光基板の製造方法の一つのステップが実行された後に形成された構造を模式的に示す断面図である。 本開示の実施例に係る発光基板の額縁領域を模式的に示す模式図である。 図１に示す発光基板の発光ユニットの配列模式図である。 図９に示す発光基板における一つの発光ユニットの模式図である。 本開示のいくつかの例示的な実施例に係る表示装置の模式図である。 本開示のいくつかの例示的な実施例に係る表示装置の模式図である。 なお、明確にするために、本開示の実施例を説明するための図面において、層、構造又は領域のサイズが拡大又は縮小される可能性があり、即ちこれらの図面は実際の比率に応じて描画されるものではないと理解されるべきである。
下記において、説明の目的で、具体的な詳細を多く説明して様々な例示的な実施例に対する全面的な理解を提供している。しかしながら、明らかなように、これらの具体的な詳細を有しないか又は一つ又は複数の同等配置を有する場合、様々な例示的な実施例を実施することができる。他の場合に、ブロック図の形式で公知の構造及び装置を示すことによって、様々な例示的な実施例を不必要にぼかすことが回避される。また、様々な例示的な実施例は異なってもよいが、排他的である必要がない。例えば、発明の構想から逸脱しない場合、他の例示的な実施例において例示的な実施例の具体的な形状、構成及び特性を使用又は実施することができる。
図面において、明確及び／又は記述の目的のために、素子の寸法及び相対寸法を拡大することができる。このように、各素子の寸法及び相対寸法は、図に示される寸法及び相対寸法に限定されるものではない。例示的な実施例を異なるように実施することができる場合、説明された順序と異なるように具体的なプロセス順序を実行することができる。例えば、基本的に同時に実行するか又は記述された順序と逆の順序で２つの連続的に記述されたプロセスを実行することができる。また、同様の参照符号は同様の部品を示す。
素子が他の素子の「上」に位置し、他の素子に「接続」されるかまたは他の素子に「結合」されると記述される場合、前記素子は、前記他の素子の上に直接的に位置し、前記他の素子に直接的に接続されるか又は前記他の素子に直接的に結合されてもよく、又は中間素子が存在してもよい。しかしながら、素子が他の素子の「上」に「直接的に位置」し、他の素子に「直接的に接続」されるか又は他の素子に「直接的に結合」されると記述される場合、中間素子が存在しない。素子同士の間の関係を記述するための他の用語及び／又は表現は、類似の方式で解釈すべきであり、例えば、「……の間に位置し」が「……の間に直接位置し」に対応し、「隣接」が「直接隣接」に対応し、又は「……上に位置し」が「……上に直接位置し」に対応するなどである。また、用語「接続」とは、物理的接続、電気的接続、通信接続及び／又は流体接続を指すことができる。また、Ｘ軸、Ｙ軸及びＺ軸は、直交座標系の３つの軸に限定されず、かつより広い意味で解釈することができる。例えば、Ｘ軸、Ｙ軸及びＺ軸は、互いに垂直であってもよく、又は互いに垂直ではない異なる方向を表してもよい。本開示の目的で、「Ｘ、Ｙ及びＺのうちの少なくとも１つ」及び「Ｘ、Ｙ及びＺで構成されたグループから選択された少なくとも１つ」は、Ｘのみ、Ｙのみ、Ｚのみ、又はＸＹＺ、ＸＹＹ、ＹＺ及びＺＺのようなＸ、Ｙ及びＺのうちの２つ以上の任意の組み合わせとして解釈することができる。本明細書に使用されるように、用語「及び／又は」は、列挙された関連項のうちの１つ又は複数の任意の組み合わせ及び全ての組み合わせを含む。
なお、ここでは「第１」、「第２」などの用語を使用して異なる素子を説明することができるが、これらの素子はこれらの用語に限定されるべきではないと理解すべきである。これらの用語は、一つの要素を他の要素と区別するために用いられるだけのものである。例えば、例示的な実施例の範囲から逸脱しない場合、第１素子は第２素子と命名することができ、同様に、第２素子は第１素子と命名することができる。
本明細書において、無機発光ダイオードは、無機材料で製造された発光素子を指し、ここで、ＬＥＤは、ＯＬＥＤと異なる無機発光素子を示す。具体的には、無機発光素子は、サブミリメートル発光ダイオード（Ｍｉｎｉ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，英語でＭｉｎｉ ＬＥＤと略称する）及びマイクロ発光ダイオード（Ｍｉｃｒｏ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，英語でＭｉｃｒｏ ＬＥＤと略称する）を含むことができる。ここで、マイクロ発光ダイオード（即ち、ＭｉｃｒｏＬＥＤ）とは、結晶粒サイズが１００ミクロン以下の超小型発光ダイオードを指し、サブミリメートル発光ダイオード（即ち、Ｍｉｎｉ ＬＥＤ）とは、結晶粒サイズがＭｉｃｒｏ ＬＥＤと従来のＬＥＤとの間にある小型発光ダイオードを指し、例えば、Ｍｉｎｉ ＬＥＤの結晶粒サイズは、１００～３００ミクロンの間にあり、Ｍｉｃｒｏ ＬＥＤの結晶粒サイズは、１０～１００ミクロンの間にあることができる。
本開示のいくつかの例示的な実施例は、発光基板およびその製造方法、並びに、その発光基板を備えた表示装置を提供する。例えば、本開示のいくつかの実施例は、第１基板と、第２基板と、ボンディングワイヤ構造とを含む発光基板であって、前記第１基板は、第１ベースと、前記第１ベースに設置された発光ダイオードと、前記第１ベースに設置された第１導電マットとを含み、前記第２基板は、前記第１基板に対向して設置され、第２ベースと、前記第２ベースに設置された第２導電マットとを含み、前記ボンディングワイヤ構造は、ボンディングワイヤを含み、ここで、前記第１導電マットが前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットが前記第２基板の前記第１基板から離間する面に位置し、前記ボンディングワイヤが前記第１導電マットと前記第２導電マットを電気的に接続する発光基板を提供する。このように、発光基板の構造を簡略化しかつプロセスの複雑度を低減することができ、製品の歩留まりを向上させ、製造コストを節約させることができる。
ワイヤボンディング（Ｗｉｒｅ Ｂｏｎｄｉｎｇ）とは、熱、圧力又は超音波エネルギーを用いて、金属ボンディングワイヤと基板パッドを緊密に溶接するプロセスである。例えば、ＩＣパッケージにおいて、ワイヤボンディングにより、半導体チップのランドとマイクロ電子パッケージのＩ／Ｏボンディングワイヤまたは基板上の金属配線ランドとを金属フィラメントで接続することができる。ワイヤボンディングの原理は、加熱、加圧又は超音波などの方式を採用することで、被溶接面の酸化層及び汚染を破壊し、塑性変形が発生することによって、金属ボンディングワイヤが被溶接面と緊密に接触し、原子間の引力範囲に達して界面間の原子拡散を引き起こして溶接点を形成することである。
図１は、本開示のいくつかの例示的な実施例に係る発光基板の平面模式図であり、なお、説明のために、図１には発光基板に含まれる第１基板及び第２基板が折り畳まれ又は反転する前の状態を示している。図２は、本開示の例示的な実施例に係る発光基板の製造方法のフロー図である。図３Ａ～図３Ｈは、前記発光基板の製造方法のいくつかのステップが実行された後に形成される構造を模式的に示す断面図である。図１～図３Ｈを参照し、前記発光基板の製造方法は、以下のステップに従って実行することができる。
ステップＳ１０１では、第１基板１００を提供する。
図１及び図３Ａを参照し、第１基板１００は、第１ベース１と、第１ベース１に設置された複数の第１電極２及び複数の第１導電マット３とを含むことができる。複数の第１導電マット３は、前記第１基板１００のエッジ位置に位置する。例えば、複数の第１導電マット３は、前記第１基板１００のファンアウト領域（即ち、ｆａｎ－ｏｕｔ領域）に位置し、前記第１基板１００に位置する信号線（例えば、図１において一部の信号線１５０を模式的に示す）を外部駆動回路に電気的に接続するために用いられる。
例えば、第１ベース１の材料としては、ガラス、石英、プラスチック、シリコン、ポリイミドなどを含むことができるが、これらに限定されるものではない。第１電極２及び第１導電マット３は、柱状構造であってもよい。第１電極２及び第１導電マット３の材料としては、例えば、金属材料などの導電材料を含むことができ、具体的には、金、銀、銅、アルミニウム、モリブデン、金合金、銀合金、銅合金、アルミニウム合金、モリブデン合金などから選択された少なくとも一種又は少なくとも二種の組み合わせであってもよく、本開示の実施例は、これに限定されるものではない。
例えば、前記第１基板１００は、さらに複数の第１電極２に電気的に接続される駆動回路４を含むことができ、当該駆動回路４は、第１ベース１に設置される。当該駆動回路４は、後続して複数の第１電極２に形成された発光ダイオードチップへ電気信号を提供して、その発光輝度を制御するために用いられ得る。例えば、いくつかの例において、当該駆動回路４は、各発光ダイオードチップに対して一対一に対応して接続された複数の画素駆動回路であってもよく、又は各発光ダイオードチップに対して一対一に対応して接続された複数のマイクロ集積回路チップなどの構造であってもよく、各発光ダイオードチップが異なる輝度階調を発するように制御することができる。なお、第１基板１００上の駆動回路４の具体的な回路構造は、実際の必要に応じて設置することができ、本開示の実施例は、特に限定されるものではない。以下では、図面を参照しながら駆動回路４を例示的に説明する。
ステップＳ１０２では、複数の発光ダイオード５を前記第１基板１００に移転してバインディングする。
図１及び図３Ｂを参照し、複数の発光ダイオード５のそれぞれは、Ｎ電極及びＰ電極を含み、発光ダイオード５のＮ電極及びＰ電極は、それぞれ対応する第１電極２に接続され、複数の第１導電マット３の表面は、外に露出する。
図１を参照し、複数の発光ダイオードは、第１方向Ｘ及び第２方向Ｙに沿ってアレイ状に配列される。例えば、第１方向Ｘは行方向であり、かつ第２方向Ｙは列方向である。当然のことながら、本開示の実施例は、これに限定されず、第１方向と第２方向は、任意の方向であってもよく、第１方向と第２方向を交差させればよい。かつ、複数の発光ダイオードも直線に沿って配列されることに限定されず、曲線に沿って配列され、環状に沿って配列され、又は任意の方式で配列されてもよく、これは、実際の需要に応じて定めることができ、本開示の実施例は、特に限定されるものではない。
複数の第１導電マット３は、前記第１方向Ｘに沿って前記第１基板１００のエッジ位置に配列され、即ち、複数の第１導電マット３は、第１導電マット行を構成する。例えば、複数の第１導電マット３は、前記第１方向Ｘに沿って等間隔に配置される。各第１導電マット３の第１方向Ｘに沿う寸法はＬ１であり、隣接する２つの第１導電マット３同士の間の第１方向Ｘに沿う距離はＤ１である。いずれかの第１導電マット３の第１方向Ｘに沿う寸法Ｌ１と、隣り合う２つの第１導電マット３同士の間の第１方向Ｘに沿う距離Ｄ１との和は、第１導電マット３の配列周期と呼ぶことができる。いくつかの例において、当該配列周期は、４０ミクロンよりも大きい。
例えば、前記発光ダイオードは、マイクロ発光ダイオード（Ｍｉｃｒｏ－ＬＥＤ）又はサブミリメートル発光ダイオード（Ｍｉｎｉ－ＬＥＤ）を用いることができる。
ステップＳ１０３では、第２基板２００を提供し、前記第１基板１００及び第２基板２００をキャリア３００に配置する。
例えば、第２基板２００は、例えば、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ，即ちプリント回路基板）、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ，即ちフレキシブル回路基板）又はＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ，即ちフィルム上チップ）などの回路基板であってもよい。
図３Ｃを参照し、第２基板２００は、第２ベース６と、第２ベース６に設置された複数の第２導電マット７とを含むことができる。例えば、複数の第２導電マット７は、第１方向Ｘ（図３Ｃにおいて紙面に垂直な方向）に沿って配列することができ、即ち、複数の第２導電マット７は、第２導電マット行を構成する。例えば、複数の第２導電マット７は、複数の第１導電マット３と一対一に対応することができる。即ち、第２導電マット７の配列周期は、第１導電マット３の配列周期と同じである。
当然のことながら、第２基板２００は、さらに第２ベース６に設置された外部駆動回路、例えば、集積回路チップを含むことができるが、本開示の実施例はこれに限定されるものではない。
キャリア３００は、第１基板１００と第２基板２００とを間隔をあけて固定することによって、両者の相対的な位置関係を保持するために用いられる。図３Ｃを参照し、第１基板１００に設置された第１導電マット３は、第１ベース１から離間する第１面３１（図において上面と示す）を有し、第２基板２００に設置された第２導電マット７は、第２ベース６から離間する第２面７１（図において上面と示す）を有する。キャリア３００の固定作用で、第１基板１００と第２基板２００は所定の距離を隔て、それに応じて、第１導電マット３が位置する第１導電マット行と第２導電マット７が位置する第２導電マット行も所定の距離を隔て、かつ第１導電マット３の第１面３１と第２導電マット７の第２面７１は同一水平面にあり、それによって後続のボンディングワイヤが一つの平面内に引き出されることを保証する。例えば、いくつかの例示的な実施例において、前記所定の距離は、第１基板１００と第２基板２００の厚さの和以上であり、かつ第１基板１００と第２基板２００の厚さの和の１．５倍未満であってもよい。また例えば、前記所定の距離は、第１基板１００と第２基板２００の厚さの和と略等しくされてもよい。
ステップＳ１０４では、図３Ｃ及び図３Ｄを参照し、第１導電マット３の位置する第１導電マット行と第２導電マット７の位置する第２導電マット行との間の隙間４００内には、第１保護接着剤層８を形成する。
例えば、隙間４００内に一定の厚さの保護接着剤を塗布することができ、当該保護接着剤は、少なくとも隙間４００を満たし、かつ、塗布精度の制限のため、保護接着剤は、さらに隙間４００の両側に位置する第１導電マット３及び第２導電マット７の表面の少なくとも一部を被覆する可能性があるが、その後にレーザアブレーション又は膜除去の方式で当該保護接着剤の第１導電マット３及び第２導電マット７を被覆する部分を除去して、後続のプロセスに影響を与えることを回避することができ、それによって隙間４００のみに充填された第１保護接着剤層８が得られる。理解されるように、第１保護接着剤層８のキャリア３００への正投影は、隙間４００のキャリア３００への正投影を覆う。
図３Ｄを参照し、第１保護接着剤層８の第１基板１００に近接する側壁は、第１導電マット３に接触し、第１保護接着剤層８の第２基板１００に近接する側壁は、第２導電マット７に接触する。
例えば、第１保護接着剤層８は、キャリア３００から離間する第３面８１を含む。第３面８１、第１面３１及び第２面７１は、ほぼ同一水平面にあり、それによって後続のボンディングワイヤが平坦な表面に形成されることを保証する。
例えば、第１保護接着剤層８の厚さは、５～５００ミクロンの範囲にあり、具体的な値は、第１導電マット３及び／又は第２導電マット７の厚さと同じであり、第１保護接着剤層８に用いられる材料のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にあり、例えば、前記材料は、シリカゲル又はポリジメチルシロキサン（即ちＰＤＭＳ）であってもよい。
ステップＳ１０５では、第１導電マット３と第２導電マット７が電気的に接続されるように、ボンディングワイヤ９を形成する。
図３Ｅを参照し、ボンディングワイヤ９は、一方端９１が第１導電マット３に接続され、他方端９２が第２導電マット７に接続されるように形成される。即ち、ボンディングワイヤ９は、一方端９１が第１導電マット３に溶接され、他方端９２が第２導電マット７に溶接される。図３Ｈを参照し、端９１が第１導電マット３に溶接された溶接点は、第１溶接点９１１と呼ばれ、端９２が第２導電マット７に溶接された溶接点は、第２溶接点９２１と呼ばれる。
図３Ｅに示す実施例において、ボンディングワイヤ９は、基本的に第１導電マット３及び第２導電マット７が位置する平面内に延在し、後続の折り曲げプロセスに有利である。
例えば、第１溶接点９１１は、楔形溶接点であってもよく、即ち、第１溶接点９１１の第１ベース１への正投影の形状は、楔形である。この場合、第１溶接点９１１の第１導電マット３における高さは、１～１０ミクロンの間に制御することができる。ボンディングワイヤ９の直径は、１０～５００ミクロンの間にあることができる。第１溶接点９１１の第１導電マット３における高さは、ボンディングワイヤ９の直径よりも小さく、このように、ボンディングワイヤ９が基本的に第１導電マット３と第２導電マット７の位置する平面内に延伸することを図ることができる。
例えば、ボンディングワイヤ９は、Ｃｕ、Ａｌ、Ａｕ、Ａｇなどの金属又はその合金を用いることができる。
図１及び図３Ｅを併せて参照し、各ボンディングワイヤ９は、それぞれ一つの第１導電マット３とそれに対応する第２導電マット７とを電気的に接続する。複数の第１導電マット３は前記第１方向Ｘに沿って等間隔に配置されるため、複数本のボンディングワイヤ９も第１方向Ｘに沿って等間隔に配列される。
例えば、ボンディングワイヤ９の直径は、１０～５００ミクロンの間にあってもよい。第１溶接点９１１が楔形溶接点である場合、上記寸法Ｌ１は、ボンディングワイヤの直径の約１．２～３倍である。
複数の第１導電マット３の配列周期は、ボンディングワイヤ９の直径に関連し、さらに第１基板１００上の配線設計に関連すると理解されるべきである。
ステップＳ１０６では、第１導電マット３、第２導電マット７及びボンディングワイヤ９のそれぞれの第１ベース１及び第２ベース６から離間する面には、第２保護接着剤層１１を形成する。
図３Ｆを参照し、第２保護接着剤層１１の前記第１面３１に垂直な方向への正投影は、第１導電マット３、第２導電マット７及びボンディングワイヤ９のそれぞれの前記第１面３１に垂直な方向への正投影を覆う。このように、ボンディングワイヤ９、および、第１導電マット３及び第２導電マット７のそれぞれとボンディングワイヤ９との溶接点を保護することができる。
例えば、第２保護接着剤層１１の厚さは、５～５００ミクロンの範囲内にあり、第２保護接着剤層１１に用いられる材料のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にあってもよく、例えば、前記材料は、シリカゲル又はポリジメチルシロキサン（即ちＰＤＭＳ）であってもよい。
いくつかの例において、第２保護接着剤層１１の厚さは、第１保護接着剤層８の厚さと略等しくなってもよい。このように、ボンディングワイヤ９が上下の二つの保護接着剤層の中性層にあることを確保することができる。
具体的には、図４Ａ及び図４Ｂを参照し、ボンディングワイヤ９は、第１保護接着剤層８と第２保護接着剤層１１との間に挟まれて、積層構造を形成する。当該積層構造が折り曲げられるとき、上方に位置する第２保護接着剤層１１は引張応力の作用を受け、下方に位置する第１保護接着剤層８は圧縮応力の作用を受ける。第２保護接着剤層１１の厚さは第１保護接着剤層８の厚さと略等しくなるため、中間位置にあるボンディングワイヤ９が受けた応力はほぼゼロであり、即ちボンディングワイヤ９は折曲中性層にある。このようにして、ボンディングワイヤの変形量を低減することができ、信頼性を向上させることができる。
ステップＳ１０７では、第１ベース１の第１導電マット３から離間する面と第２ベース６の第２導電マット７から離間する面のうちのいずれか一つには、裏糊１２を貼り付ける。例えば、図３Ｇを参照し、第１ベース１の第１導電マット３から離間する面には裏糊１２を貼り付ける。
ステップＳ１０８では、図３Ｇ及び図３Ｈを併せて参照し、第１基板１００に向かって第２基板２００を反転することによって、第２ベース６の第２導電マット７から離間する面は前記裏糊１２に貼り付けられる。
このようにして、第２基板２００を第１基板１００の裏面に折り曲げることができ、かつ、二つの基板１００及び２００は裏糊１２により一体に貼り付けることができる。
例えば、第２基板２００を反転する過程において、固定回転軌跡を有するキャリア３００により第２基板２００を第１基板１００の下面に回転することによって、反転過程の安定性を確保し、ボンディングワイヤ９が破断するリスクを低減することができる。
引き続き図３Ｈを参照し、ステップＳ１０８において、第２基板２００を反転することによって、さらに第１保護接着剤層８のボンディングワイヤ９から離間する面を第１基板１００、裏糊１２及び第２基板２００に接触させる。具体的には、第１保護接着剤層８のボンディングワイヤ９から離間する面は、第１基板１００の側壁、裏糊１２の側壁及び第２基板２００の側壁に接触する。このような形態によって、第１基板１００の側壁、裏糊１２の側壁及び第２基板２００の側壁は、第１保護接着剤層８を完全に支持し、それによってボンディングワイヤ９を完全に支持し、信頼性を向上させる。
本開示の実施例に係る発光基板の製造方法において、ワイヤボンディングプロセスによってボンディングワイヤを製造し、基板を反転して上下基板積層構造を図ることによって、プロセスの複雑度を低減し、かつ製造コストを低減することができる。
図５は、本開示の例示的な実施例に係る発光基板の製造方法を示すフローチャートである。図６Ａ～図６Ｈは、前記発光基板の製造方法のいくつかのステップが実行された後に形成された構造を模式的に示す断面図である。図１、図５～図６Ｈを併せて参照し、前記発光基板の製造方法は、以下のステップに従って実行することができる。
なお、以下、図２～図３Ｈに示される実施例との相違点を重点的に説明して、同じ部分に対して上文の説明を参照することができる。
ステップＳ２０１では、第１基板１００を提供する。
図１及び図６Ａを参照し、第１基板１００は、第１ベース１と、第１ベース１に設置された複数の第１電極２及び複数の導電マット３を含むことができる。複数の第１導電マット３は、前記第１基板１００のエッジ位置に位置する。
ステップＳ２０２では、複数の発光ダイオード５を前記第１基板１００に移転してバインディングする。
図１及び図６Ｂを参照し、複数の発光ダイオード５のそれぞれは、Ｎ電極及びＰ電極を含み、発光ダイオード５のＮ電極及びＰ電極は、それぞれ対応する第１電極２に接続され、複数の第１導電マット３の表面は、外に露出する。
ステップＳ２０３では、第２基板２００を提供し、前記第１基板１００及び第２基板２００をキャリア３００’に配置する。
キャリア３００’は、第１基板１００と第２基板２００とを間隔をあけて固定することによって、両者の相対的な位置関係を保持するために用いられる。図６Ｃを参照し、第１基板１００に設置された第１導電マット３は、第１ベース１から離間する第１面３１（図において上面と示す）を有し、第２基板２００に設置された第２導電マット７は、第２ベース６から離間する第２面７１（図において上面と示す）を有する。キャリア３００’の固定作用で、第１基板１００と第２基板２００は所定の距離を隔てて、それに応じて、第１導電マット３が位置する第１導電マット行と第２導電マット７が位置する第２導電マット行も所定の距離を隔てる。
具体的には、第１基板１００と第２基板２００は、第２方向Ｙと第３方向Ｚにおいていずれも一定の距離を隔てる。ここで、第３方向Ｚは、第１方向Ｘ及び第２方向Ｙが位置する平面に垂直な方向であってもよく、図６Ｃにおいて高さ方向として示される。例えば、第１基板１００と第２基板２００との第２方向Ｙにおける間隔の距離はＳ１（以下に第１間隔距離と呼ばれる）であり、第１基板１００と第２基板２００との第３方向Ｚにおける間隔の距離はＳ２（以下に第２間隔距離と呼ばれる）である。
例えば、第１間隔距離Ｓ１は、第１基板１００の厚さと第２基板２００の厚さとの和以上であり、かつ第１基板１００と第２基板２００の厚さとの和の１．５倍よりも小さくされてもよい。さらに例えば、前記第１間隔距離Ｓ１は、第１基板１００と第２基板２００の厚さとの和と略等しくされてもよい。
第１基板１００と第２基板２００との間には第２間隔距離Ｓ２が存在し、それに応じて、第１導電マット３の第１面３１と第２導電マット７の第２面７１は同一水平面に位置せず、両者の間に高さの差が存在する。図６Ｃの例では、第１面３１は第２面７１よりも高く、両者の高さの差は、即ち第２間隔距離Ｓ２である。なお、ここでの第２間隔距離Ｓ２は、主に第１ベース１と第２ベース６との間の厚さの差に起因するものである。例えば、ここでの第２間隔距離Ｓ２は０～２ミリメートルの間にあってもよく、例えば、１ミリメートル程度であってもよい。
ステップＳ２０４では、引き続き図６Ｃ及び図６Ｄを参照し、少なくとも第１基板１００の第１導電マット３に隣接する第１側壁１０１及び第２基板２００の第２導電マット７に隣接する第２側壁２０１を覆うように、第１保護接着剤層８’を形成する。
さらに、第１保護接着剤層８’は、さらに第１基板１００における第１導電マット３と第１側壁１０１との間に位置するエッジ部１０２、および、第２基板２００における第２導電マット７と第２側壁２０１との間に位置するエッジ部２０２を被覆しかつ直接接触する。
例えば、第１導電マット３、エッジ部１０２、第１側壁１０１、第２導電マット７、エッジ部２０２及び第２側壁２０１にはいずれも一定の厚さの保護接着剤を塗布することができる。そして、レーザアブレーション又は膜除去の方式で当該保護接着剤の第１導電マット３及び第２導電マット７を覆う部分を除去して、後続のプロセスに影響を与えることを回避することができる。
例えば、第１保護接着剤層８’の厚さは、５～５００ミクロンの範囲内にあり、具体的な値は、第１導電マット３及び／又は第２導電マット７の厚さと同じであり、第１保護接着剤層８’に用いられる材料のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にあってもよく、例えば、前記材料は、シリカゲル又はポリジメチルシロキサン（即ちＰＤＭＳ）であってもよい。
選択肢として、ステップＳ２０４は、具体的に以下のステップに従って実行することができる。
ステップＳ２０４１では、図７Ａを参照し、第１基板１００に保護被膜８０１を形成する。保護被膜８０１は、第１基板１００の表面全体を覆うことができ、即ち保護被膜８０１の第１ベース１への正投影は、複数の発光ダイオードの第１ベース１への正投影を覆い、さらに複数の第１導電マット３の第１ベース１への正投影を覆う。例えば、保護被膜８０１の厚さは、１～１００ミクロンの間にあってもよい。
なお、図７Ａに示すように、発光ダイオード５の第１ベース１から離間する側には、封止層５０１を設置することができる。
ステップＳ２０４２では、第１基板１００に第１保護接着剤材層８’’を形成する。第１保護接着剤材層８’’は、少なくとも第１基板１００の第１導電マット３に隣接する第１側壁１０１を覆う。
図７Ｂを参照し、第１保護接着剤材層８’’の第１ベース１への正投影は、第１導電マット３の第１ベース１への正投影と少なくとも部分的に重なる。即ち、第１保護接着剤材層８’’の第１ベース１への正投影は、保護被膜８０１の第１ベース１への正投影と少なくとも部分的に重なる。言い換えれば、第１保護接着剤材層８’’は、保護被膜８０１の一部を覆う。
ステップＳ２０４３では、少なくとも保護被膜８０１の一部を除去することによって、第１導電マット３を露出させる。
例えば、レーザ切断及びレーザ剥離（例えばＬＬＯプロセス）の方式を採用して、保護被膜８０１の第１導電マット３を覆う部分を除去することができ、このようにして、同時に第１保護接着剤材層８’’と保護被膜８０１の重なる部分を除去し、第１導電マット３を露出させることができる。或いは、レーザアブレーションの方式を直接採用して、第１保護接着剤材層８’’及び保護被膜８０１の第１導電マット３を覆う部分を同時に除去することができ、第１導電マット３を露出させるという目的を達成することもできる。
選択肢として、当該ステップＳ２０４３では、図７Ｄに示すように、保護被膜８０１における複数の発光ダイオードを覆う部分を同時に除去することができる。
ステップＳ２０５では、第１導電マット３と第２導電マット７が電気的に接続されるように、ボンディングワイヤ９を形成する。
図６Ｅを参照し、ボンディングワイヤ９は、一方端９１が第１導電マット３に接続され、他方端９２が第２導電マット７に接続されるように形成される。即ち、ボンディングワイヤ９は、一方端９１が第１導電マット３に溶接され、他方端９２が第２導電マット７に溶接される。端９１が第１導電マット３に溶接された溶接点は、第１溶接点９１１と呼ばれ、端９２が第２導電マット７に溶接された溶接点は、第２溶接点９２１と呼ばれる。
図６Ｅに示す実施例において、ボンディングワイヤ９は、一定の弧度を有するボンディングワイヤである。具体的には、ボンディングワイヤ９は、第１溶接点９１１と第２溶接点９２１でそれぞれ前記第１ベースの位置する平面と一定の挟角を成し、及び／又は湾曲弧度を有する部分を備える。このように、加工難度を低減することができる。
例えば、第１溶接点９１１は、球形溶接点であってもよく、即ち第１溶接点９１１の第１ベース１への正投影の形状は、円形又は略円形であってもよい。この場合、溶接プロセスの熱効果によって、図６Ｅに示すように、第１溶接点９１１から延出したボンディングワイヤ９は、前記第１ベースの位置する平面と一定の挟角を成し、及び／又は湾曲弧度を有する部分を備える。いくつかの例示的な実施例において、第１ベースの位置する平面の方向に対して垂直方向の当該部分からの距離ｈ１及び／又はｈ２は、１００ミクロン以上であり、例えば、１００～５００ミクロンの範囲内にある。
例えば、ボンディングワイヤ９は、Ｃｕ、Ａｌ、Ａｕ、Ａｇなどの金属又はその合金を用いることができる。
図１及び図６Ｅを併せて参照し、各ボンディングワイヤ９は、それぞれ一つの第１導電マット３とそれに対応する第２導電マット７とを電気的に接続する。複数の第１導電マット３は前記第１方向Ｘに沿って等間隔に配置されるため、複数本のボンディングワイヤ９も第１方向Ｘに沿って等間隔に配列される。
例えば、ボンディングワイヤ９の直径は、１０～５００ミクロンの間にあってもよい。第１溶接点９１１が球形溶接点である場合、上記寸法Ｌ１は、ボンディングワイヤの直径の約２～５倍である。
複数の第１導電マット３の配列周期は、ボンディングワイヤ９の直径に関連し、さらに第１基板１００上の配線設計に関連すると理解されるべきである。
ステップＳ２０６では、図６Ｆを参照し、前記第１溶接点９１１及び前記第２溶接点９２１が位置する領域にディスペンス処理を行う。
例えば、前記第１溶接点９１１と前記第２溶接点９２１が位置する領域にいずれも保護接着剤を塗布することによって、前記第１溶接点９１１と前記第２溶接点９２１が位置する領域にそれぞれ第１溶接点保護接着剤９１２と第２溶接点保護接着剤９２２を形成する。第１溶接点保護接着剤９１２の第１基板１００への正投影は、第１溶接点９１１の第１基板１００への正投影を覆い、かつ、第２溶接点保護接着剤９２２の第２基板２００への正投影は、第２溶接点９２１の第２基板２００への正投影を覆う。このようにして、第１溶接点及び第２溶接点を保護することができる。例えば、第１溶接点保護接着剤９１２及び第２溶接点保護接着剤９２２は、第１溶接点及び第２溶接点をよく保護するために、粘性かつ絶縁性を有する接着剤である。
ステップＳ２０７では、第１ベース１の第１導電マット３から離間する面と第２ベース６の第２導電マット７から離間する面のうちのいずれか一つには、裏糊１２を貼り付ける。例えば、図６Ｇを参照し、第１ベース１の第１導電マット３から離間する面には裏糊１２を貼り付ける。
ステップＳ２０８では、図６Ｇ及び図６Ｈを併せて参照し、第１基板１００に向かって第２基板２００を反転することによって、第２ベース６の第２導電マット７から離間する面は前記裏糊１２に貼り付けられる。
このようにして、第２基板２００を第１基板１００の裏面に折り曲げることができ、かつ、二つの基板１００及び２００は裏糊１２により一体に貼り付けることができる。
例えば、第２基板２００を反転する過程において、固定回転軌跡を有するキャリア３００により第２基板２００を第１基板１００の下面に回転することによって、反転過程の安定性を確保し、ボンディングワイヤ９が破断するリスクを低減することができる。
図６Ｈを参照し、第２基板２００を反転することによって第２ベース６の第２導電マット７から離間する面が前記裏糊１２に貼り付けられた後、第１保護接着剤層８’は、裏糊１２の側壁を覆わない。
前記のように、二つの基板の間の第１間隔距離Ｓ１は、第１基板１００の厚さと第２基板２００の厚さとの和よりも大きく、それに応じて、形成されたボンディングワイヤ９の長さは、第１基板１００の厚さと第２基板２００の厚さとの和よりも大きくなる。このように、第２基板２００を反転する過程において、ボンディングワイヤ９が引きちぎられないことを確保することができ、ボンディングワイヤ９が破断するリスクを低減させることができる。
ステップＳ２０９では、図６Ｈを参照し、第１導電マット３、ボンディングワイヤ９及び第２導電マット７を覆うように、第２保護接着剤層１１’を形成する。
さらに、第２保護接着剤層１１’は、さらに第１基板１００の側壁、裏糊１２の側壁及び第２基板２００の側壁を覆う。
例えば、第２保護接着剤層１１’の厚さは、５～５００ミクロンの範囲内にあり、第２保護接着剤層１１’に用いられる材料のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にあってもよく、例えば、前記材料は、シリカゲル又はポリジメチルシロキサン（即ちＰＤＭＳ）であってもよい。
選択肢として、上記のステップＳ２０４３では、保護被膜８０１における複数の発光ダイオードを覆う部分を除去しなくてもよい。保護被膜８０１における複数の発光ダイオードを覆う部分の除去は、ステップＳ２０９の後に行われてもよい。このように、製造過程において発光ダイオードを保護することができる。
例えば、ステップＳ２０９では、ディスペンスプロセスの精度制御問題に制限されるため、発光ダイオードの位置する領域に余分な保護接着剤を導入する可能性がある。ステップＳ２０９の後に、保護被膜８０１における複数の発光ダイオードを覆う部分を除去することができ、当該余分な保護接着剤を同時に除去することができ、保護被膜及びその上の余分な保護接着剤の全体的な剥離が図られる。
本開示の実施例に係る発光基板の製造方法において、ワイヤボンディングプロセスによってボンディングワイヤを製造し、基板を反転して上下基板積層構造を図ることによって、プロセスの複雑度を低減し、かつ製造コストを低減することができる。
本開示のいくつかの例示的な実施例は、さらに発光基板を提供する。例えば、図３Ｈ及び図６Ｈを参照し、前記発光基板は、積層設置された第１基板１００、第２基板２００及び裏糊１２を含み、前記裏糊１２は、第１基板１００と第２基板２００との間に設置されることによって、第１基板１００と第２基板２００を一体に貼り付ける。
第１基板１００は、第１ベース１と、第１ベース１に設置された複数の発光ダイオードと、第１ベース１に設置された少なくとも一つの第１導電マット３とを含む。前記第１導電マット３は、第１基板１００の第２基板２００から離間する面に位置する。
第２基板２００は、第２ベース６と、第２ベース２に設置された少なくとも一つの第２導電マット７とを含む。前記第２導電マット７は、第２基板２００の第１基板１００から離間する面に位置する。
前記発光基板は、さらに少なくとも一つのボンディングワイヤ構造９０を含み、前記ボンディングワイヤ構造９０は、第１導電マット３と第２導電マット７とを電気的に接続する。
各ボンディングワイヤ構造９０は、ボンディングワイヤ９、第１溶接点９１１及び第２溶接点９２１を含み、前記第１溶接点９１１は、ボンディングワイヤ９の一方端が第１導電マット３に溶接された溶接点であり、前記第２溶接点９２１は、ボンディングワイヤ９の他方端が第２導電マット７に溶接された溶接点である。
図３Ｈを参照し、前記発光基板は、さらに第１保護接着剤層８を含み、前記第１保護接着剤層８は、少なくとも前記第１基板１００の第１側壁１０１と前記第２基板２００の第２側壁２０１に接触する。第１側壁１０１は、第１基板１００の第１導電マット３に隣接する側壁である。第２側壁２０１は、第２基板２００の第２導電マット７に隣接する側壁である。
引き続き図３Ｈを参照し、第１保護接着剤層８は、さらに裏糊１２の側壁に接触し、前記裏糊１２の側壁、前記第１側壁１０１及び前記第２側壁２０１の第１基板１００への正投影は互いに重なり合う。
前記発光基板は、さらに第２保護接着剤層１１を含む。ボンディングワイヤ９は、第１保護接着剤層８と第２保護接着剤層１１との間に挟まれる。
引き続き図３Ｈを参照し、第２保護接着剤層１１の第１側壁１０１に垂直な方向に沿う投影は、ボンディングワイヤ９の第１側壁１０１に垂直な方向に沿う投影を覆う。かつ、第２保護接着剤層１１の第１ベース１への正投影は、第１導電マット３と第２導電マット７のそれぞれの第１ベース１への正投影を覆う。このようにして、第２保護接着剤層１１は、前記ボンディングワイヤ、前記溶接点及び前記導電マットを保護することができる。
第１保護接着剤層８の第１側壁１０１から離間する面は、ボンディングワイヤ９に接触し、かつ、第２保護接着剤層１１の第１側壁１０１に近接する面は、ボンディングワイヤ９に接触する。このようにして、ボンディングワイヤ９は、第１保護接着剤層８と第２保護接着剤層１１との間に挟まれることによって、良好な保護を得ることができる。
例えば、第２保護接着剤層１１の第１側壁１０１に垂直な方向に沿う寸法（即ち厚さ）は、第１保護接着剤層８の第１側壁１０１に垂直な方向に沿う寸法（即ち厚さ）に等しい。
図６Ｈを参照し、ボンディングワイヤ９は、第１溶接点９１１と第２溶接点９２１でいずれも一定の弧度を有する。
前記発光基板は、さらに第１保護接着剤層８’を含み、前記第１保護接着剤層８は、少なくとも前記第１基板１００の第１側壁１０１と前記第２基板２００の第２側壁２０１に接触する。第１保護接着剤層８’は、裏糊１２の側壁に接触しない。即ち、第１保護接着剤層８’の第１側壁１０１に垂直な方向に沿う投影は、裏糊１２の第１側壁１０１に垂直な方向に沿う投影と重ならない。
前記発光基板は、さらに第１溶接点保護接着剤９１２及び第２溶接点保護接着剤９２２を含む。第１溶接点保護接着剤９１２の第１ベース１への正投影は、少なくとも第１溶接点９１１の第１ベース１への正投影を覆い、第２溶接点保護接着剤９２２の第１ベース１への正投影は、少なくとも第２溶接点９２１の第１ベース１への正投影を覆う。選択肢として、第１溶接点保護接着剤９１２の第１ベース１への正投影は、第１導電マット３の第１ベース１への正投影を覆い、第２溶接点保護接着剤９２２の第１ベース１への正投影は、第２導電マット７の第１ベース１への正投影を覆う。
前記発光基板は、さらに第２保護接着剤層１１’を含む。前記第２保護接着剤層１１’は、少なくとも第１導電マット３、ボンディングワイヤ９及び第２導電マット７を覆う。即ち、第２保護接着剤層１１’の第１ベース１への正投影は、第１導電マット３と第２導電マット７のそれぞれの第１ベース１への正投影を覆い、第２保護接着剤層１１’の第１ベース１への正投影は、ボンディングワイヤ９の第１ベース１への正投影を覆い、第２保護接着剤層１１’の第１側壁１０１に垂直な方向に沿う投影は、ボンディングワイヤ９の第１側壁１０１に垂直な方向に沿う投影を覆う。
さらに、第２保護接着剤層１１’は、さらに第１基板１００の第１側壁１０１、裏糊１２の側壁及び第２基板２００の第２側壁２０１を覆う。即ち、第２保護接着剤層１１’の第１側壁１０１に垂直な方向に沿う投影は、第１側壁１０１、裏糊１２の側壁及び第２側壁２０１のそれぞれを覆う。
例えば、本開示の実施例において、前記第１保護接着剤層、前記第２保護接着剤層及び前記溶接点保護接着剤層は、いずれも絶縁性接着剤材である。
例えば、前記第２保護接着剤層は、黒色接着剤材であってもよく、それによって前記導電マット及び前記ボンディングワイヤにより反射された光が表示用光を干渉することを防止することができる。選択肢として、前記第２保護接着剤層は非黒色接着剤材であってもよく、この場合、モジュール表面全体に対して黒化処理を行うことができる。
前記第１基板１００は、発光ダイオード表示パネルに用いられるバックプレートであってもよい。前記第１基板１００は、パッシブ駆動バックプレート、又は薄膜トランジスタを含むアクティブ駆動バックプレート、又はマイクロＩＣにより駆動されたアクティブ駆動バックプレートであるが、これらに限定されるものではない。
以下、一つの具体的な例で前記第１基板１００を説明し、しかしながら、以下の具体的な例は、本開示の実施例を限定するものと見なされるべきではなく、本開示の実施例に係るバックプレートは、本分野で既知の様々なタイプ及び様々な構造の駆動バックプレートを含むことができる。
図９は、図１に示す発光基板の発光ユニットの配列模式図であり、図１０は、図９に示す発光基板における一つの発光ユニットの模式図である。図１、図９及び図１０に示すように、第１基板１００は、第１ベース１と、第１ベース１にアレイ状に配列される複数の発光ユニット１４０とを含むことができる。例えば、複数の発光ユニット１４０は、Ｎ行Ｍ列に配列され、Ｎは０よりも大きい整数であり、Ｍは０よりも大きい整数である。例えば、発光ユニット１４０の数は、実際の需要に応じて定めることができ、例えば、発光基板の寸法及び必要な輝度に応じて定められ、図９において３行５列の発光ユニット１４０のみが示されるが、発光ユニット１４０の数がこれに限定されるものではないと理解されるべきである。
例えば、各行の発光ユニット１４０は、第１方向Ｘに沿って配列され、各列の発光ユニット１４０は、第２方向Ｙに沿って配列される。
各発光部１４０は、駆動回路４と、複数の発光ダイオード５と、駆動電圧端Ｖｌｅｄとを含む。
駆動回路４は、第１入力端Ｄｉと、第２入力端Ｐｗｒと、出力端ＯＴと、共通電圧端ＧＮＤとを有する。第１入力端Ｄｉは第１入力信号を受信し、当該第１入力信号は、例えば、アドレス信号であり、対応するアドレスの駆動回路４をゲーティングするために用いられる。例えば、異なる駆動回路４のアドレスは、同じであっても異なってもよい。第１入力信号は８ｂｉｔのアドレス信号であってもよく、当該アドレス信号を解析することによって伝送対象のアドレスを把握することができる。第２入力端Ｐｗｒは第２入力信号を受信し、第２入力信号は、例えば、電力線搬送通信信号である。例えば、第２入力信号は、駆動回路４へ電気エネルギーを提供するだけでなく、さらに駆動回路４へ通信データを伝送し、当該通信データは、対応する発光ユニット１４０の発光時間を制御し、さらにその視覚的な発光輝度を制御するために用いられ得る。出力端ＯＴは、異なる期間内にそれぞれ異なる信号を出力することができ、例えば、それぞれ中継信号及び駆動信号を出力する。例えば、中継信号は、他の駆動回路４に提供されたアドレス信号であり、即ち、他の駆動回路４の第１入力端Ｄｉは、当該中継信号を受信して第１入力信号とし、アドレス信号を取得する。例えば、駆動信号は、駆動電流であってもよく、発光ダイオード５の発光を駆動するために用いられる。共通電圧端ＧＮＤは、例えば、接地信号である共通電圧信号を受信する。
駆動回路４は、第１入力端Ｄｉに受信された第１入力信号及び第２入力端Ｐｗｒに受信された第２入力信号に基づいて第１期間内において出力端ＯＴにより中継信号を出力し、及び第２期間内において順次直列接続された複数の発光ダイオード５へ出力端ＯＴにより駆動信号を提供するように構成される。第１期間内において、出力端ＯＴは中継信号を出力し、当該中継信号が他の駆動回路４に供給されることによって他の駆動回路４がアドレス信号を取得する。第２期間内において、出力端ＯＴは駆動信号を出力し、当該駆動信号は順次直列接続された複数の発光ダイオード５に供給され、それによって発光ダイオード５は第２期間内に発光する。例えば、第１期間と第２期間は異なる期間であり、第１期間は例えば第２期間よりも早くてもよい。第１期間は、第２期間に連続的に接続されてもよく、第１期間の終了時刻は、即ち第２期間の開始時刻である。あるいは、第１期間と第２期間との間にはさらに他の期間があってもよく、当該他の期間は、他の必要な機能を実現するために用いられてもよく、当該他の期間は、第１期間と第２期間とを離間させるだけに用いられてもよく、それによって出力端ＯＴの第１期間と第２期間における信号が互いに干渉することを回避することができる。
例えば、図１０に示すように、複数の発光ダイオード５は、順に直列接続され、かつ駆動電圧端Ｖｌｅｄと出力端ＯＴとの間に直列接続される。例えば、各発光ダイオード５は、正極（＋）及び負極（－）（又は、陽極及び陰極と呼ばれてもよく、又は、Ｐ電極及びＮ電極と呼ばれてもよい）を含み、複数の発光ダイオード５の正極及び負極は順に首尾直列接続され、それにより駆動電圧端Ｖｌｅｄと出力端ＯＴとの間に電流経路を形成する。駆動電圧端Ｖｌｅｄは駆動電圧を提供し、例えば発光ダイオード５を発光させる必要がある期間（第２期間）において高電圧であり、他の期間において低電圧である。これにより、第２期間内において、駆動信号（例えば駆動電流）は駆動電圧端Ｖｌｅｄから順に複数の発光ダイオード５を流れ、次に駆動回路４の出力端ＯＴに流入する。複数の発光ダイオード５は駆動電流が流れるときに発光し、駆動電流の持続時間を制御することによって、発光ダイオード５の発光時間を制御することができ、視覚的な発光輝度を制御することができる。
なお、本開示の実施例において、各発光ユニット１４０における発光ダイオード５の数は限定されず、４個、５個、７個、８個などの任意の数であってもよく、６個に限定されるものではない。複数の発光ダイオード５は、例えば必要なパターンに応じて配列される、任意の配列方式を採用することができ、行列配列方式に限定されない。駆動回路４の設置位置は限定されず、発光ダイオード５同士の間の任意の隙間に設置することができ、これは実際の需要に応じて定めることができ、本開示の実施例はこれを限定しない。
例えば、図１の参照に戻り、各発光ユニット１４０における駆動回路４は、信号線１５０を介してファンアウト領域に位置する第１導電マット３にガイドすることができ、次にボンディングワイヤ９、第２導電マット７を介して外部駆動回路にガイドすることができる。
例えば、前記駆動回路４は、薄膜トランジスタアレイ層を含むことができる。当該薄膜トランジスタアレイ層は、具体的にはアクティブ層、ゲート絶縁層、ゲート、ソース、ドレイン及び平坦層などを含むことができる。駆動回路４の具体的な膜層構造は、従来のアレイ基板に適用された膜層構造を参照することができ、ここでは説明を省略する。
本開示のいくつかの例示的な実施例は、さらに表示装置を提供する。図１１および図１２は、本開示の例示の実施例係る表示装置の模式図である。図１１及び図１２を参照し、前記表示装置は、少なくとも２つの前記のような発光基板を含む。少なくとも２つの上記のような発光基板は繋ぎ合わせられて表示装置が形成される。
図８は、本開示の実施例に係る発光基板の額縁領域を模式的に示す模式図である。図８、図１１及び図１２を参照し、Ｓ３は発光ダイオードバインディング領域とシリカゲル封止のエッジ領域の幅であり、Ｓ４は第１導電マットの幅であり、それはボンディングワイヤ９の直径の１．５～２．５倍の間に制御することができ、Ｓ５は、ボンディングワイヤに対するガム塗布による保護全体の厚さであり、即ち、第１保護接着剤層と第２保護接着剤層の厚さの和である。このように、一つの発光基板の額縁領域の幅は、基本的にＳ３、Ｓ４及びＳ５の和となる。それは約０．０８～１．５ミリメートルに制御することができる。したがって、本開示の実施例の表示装置において、繋ぎ合わせ領域の幅は、２×（Ｓ３＋Ｓ４＋Ｓ５）となり、即ち、前記表示装置は０．１６～３ミリメートルの繋ぎ合わせ領域の幅を実現することができ、それによって繋ぎ合わせ領域の幅を減少させることができ、大サイズの表示装置を図ることに有利である。
なお、上記製造方法のいくつかのステップは、単独で実行するか又は組み合わせて実行することができ、かつ並列に実行するか又は順に実行することができ、図面に示された具体的な操作順序に限定されない。
本開示のいくつかの例示的な実施例に係る表示装置は、上記発光基板の全ての特徴及び利点を有すると理解されるべきであり、これらの特徴及び利点は、上文の発光基板に対する説明を参照することができ、ここで説明を省略する。
ここで用いられるような、用語「基本的」、「約」、「近似」及び他の類似の用語は、程度の用語ではなく、近似の用語として用いられ、かつそれらは当業者が認識した測定値又は計算値の固有偏差を解釈することを意図するものである。プロセス変動、測定問題及び特定量の測定に関連する誤差（即ち、測定システムの限界）などの要因を考慮して、ここで用いられる「約」又は「近似」は、記述された値を含み、当業者が決定する特定値に対して許容可能な偏差範囲内にあることを示す。例えば、「約」は、一つ以上の標準偏差内にあり、又は記述された値の±１０％又は±５％内にあることを示すことができる。
本開示の全体的な発明構想に基づくいくつかの実施例が図示されて説明されたが、当業者であれば理解されるように、本開示の全体的な発明構想の原則及び精神から逸脱しない前提で、これらの実施例を変更することが可能であり、本開示の範囲は特許請求の範囲及びそれらの同等物で限定される。

Claims (31)

  1. 第１基板と、前記第１基板に対向して設置される第２基板と、ボンディングワイヤ構造とを含み、
    前記第１基板は、
    第１ベースと、
    前記第１ベースに設置された発光ダイオードと、
    前記第１ベースに設置された第１導電マットとを含み、
    前記第２基板は、
    第２ベースと、
    前記第２ベースに設置された第２導電マットとを含み、
    前記ボンディングワイヤ構造は、ボンディングワイヤを含み、
    前記第１導電マットは、前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットは、前記第２基板の前記第１基板から離間する面に位置し、前記ボンディングワイヤは、前記第１導電マットと前記第２導電マットとを電気的に接続する、発光基板。
  2. 前記ボンディングワイヤ構造は、さらに第１溶接点及び第２溶接点を含み、前記第１溶接点は、前記ボンディングワイヤの一方端が前記第１導電マットに溶接された溶接点であり、前記第２溶接点は、前記ボンディングワイヤの他方端が前記第２導電マットに溶接された溶接点である、請求項１に記載の発光基板。
  3. さらに裏糊を含み、
    前記裏糊は、前記第１基板と前記第２基板との間に設置され、前記第１基板と前記第２基板を一体に貼り付けるために用いられる、請求項２に記載の発光基板。
  4. さらに第１保護接着剤層を含み、
    前記第１基板は、前記第１導電マットに隣接する第１側壁を含み、前記第２基板は、前記第２導電マットに隣接する第２側壁を含み、前記第１保護接着剤層は、少なくとも前記第１側壁及び前記第２側壁に接触する、請求項３に記載の発光基板。
  5. 前記裏糊は、第３側壁を含み、
    前記第１側壁、前記第２側壁及び前記第３側壁の前記第１ベースへの正投影は、互いに重なり合う、請求項４に記載の発光基板。
  6. 前記第１保護接着剤層は、さらに前記第３側壁に接触する、請求項５に記載の発光基板。
  7. さらに第２保護接着剤層を含み、
    前記ボンディングワイヤは、前記第１保護接着剤層と前記第２保護接着剤層との間に挟まれる、請求項４～６のいずれか一項に記載の発光基板。
  8. 前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記ボンディングワイヤの前記第１側壁に垂直な方向に沿う投影を覆う、請求項７に記載の発光基板。
  9. 前記第２保護接着剤層の前記第１ベースへの正投影は、前記第１導電マット、前記第１溶接点、前記第２導電マット及び前記第２溶接点のそれぞれの前記第１ベースへの正投影を覆う、請求項８に記載の発光基板。
  10. 前記第１保護接着剤層の前記第１側壁から離間する面は、前記ボンディングワイヤに接触し、かつ、前記第２保護接着剤層の前記第１側壁に近接する面は、前記ボンディングワイヤに接触する、請求項７～９のいずれか一項に記載の発光基板。
  11. 前記ボンディングワイヤは、前記第１溶接点と前記第２溶接点でそれぞれ前記第１ベースの位置する平面と一定の挟角を成し、及び/又は湾曲弧度を有する部分を備える、請求項５に記載の発光基板。
  12. 前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記第３側壁の前記第１側壁に垂直な方向に沿う投影と重ならない、請求項１１に記載の発光基板。
  13. さらに前記第１溶接点に設置された第１溶接点保護接着剤、及び前記第２溶接点に設置された第２溶接点保護接着剤を含み、
    前記第１溶接点保護接着剤の前記第１ベースへの正投影は、少なくとも前記第１溶接点の前記第１ベースへの正投影を覆い、前記第２溶接点保護接着剤の前記第１ベースへの正投影は、少なくとも前記第２溶接点の前記第１ベースへの正投影を覆う、請求項１１又は１２に記載の発光基板。
  14. 前記第１溶接点保護接着剤の前記第１ベースへの正投影は、前記第１導電マットの前記第１ベースへの正投影を覆い、前記第２溶接点保護接着剤の前記第１ベースへの正投影は、前記第２導電マットの前記第１ベースへの正投影を覆う、請求項１３に記載の発光基板。
  15. 前記ボンディングワイヤは、前記第１保護接着剤層の前記第１側壁から離間する側に位置し、かつ、前記第１保護接着剤層と前記ボンディングワイヤは、前記第１側壁に垂直な方向において隙間が存在する、請求項１１、１２又は１４に記載の発光基板。
  16. さらに第２保護接着剤層を含み、
    前記第２保護接着剤層は、前記ボンディングワイヤを覆い、かつさらに前記第１保護接着剤層と前記ボンディングワイヤとの間の隙間を充填する、請求項１５に記載の発光基板。
  17. 前記第２保護接着剤層の前記第１ベースへの正投影は、前記ボンディングワイヤの前記第１ベースへの正投影を覆い、前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う投影は、前記ボンディングワイヤの前記第１側壁に垂直な方向に沿う投影を覆う、請求項１６に記載の発光基板。
  18. 前記第２保護接着剤層の前記第１ベースへの正投影は、前記第１溶接点保護接着剤及び前記第２溶接点保護接着剤のそれぞれの前記第１ベースへの正投影を覆う、請求項１７に記載の発光基板。
  19. 前記第２保護接着剤層の前記第１側壁に垂直な方向に沿う寸法は、前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う寸法に等しい、請求項７又は１６に記載の発光基板。
  20. 前記第１保護接着剤層の前記第１側壁に垂直な方向に沿う寸法は、５～５００ミクロンの間にあり、及び／又は、前記第１保護接着剤層と前記第２保護接着剤層のそれぞれに用いられる材料のヤング率は、０．１Ｍｐａ～８０Ｇｐａの間にある、請求項１９に記載の発光基板。
  21. 前記発光ダイオードは、サブミリメートル発光ダイオード又はマイクロ発光ダイオードである、請求項１～６のいずれか一項に記載の発光基板。
  22. 前記第１保護接着剤層及び前記第２保護接着剤層は、いずれも絶縁性接着剤材を含む、請求項７又は１６に記載の発光基板。
  23. 前記第２保護接着剤層は、黒色接着剤材を含む、請求項７又は１６に記載の発光基板。
  24. 前記ボンディングワイヤの直径は、１０～５００ミクロンの間にある、請求項１～６のいずれか一項に記載の発光基板。
  25. 前記発光ダイオード、前記第１導電マット、前記第２導電マット及び前記ボンディングワイヤの数は、いずれも複数であり、複数の前記ボンディングワイヤは、それぞれ複数の前記第１導電マットと複数の前記第２導電マットとを電気的に接続する、請求項１～６のいずれか一項に記載の発光基板。
  26. 請求項１～２５のいずれか一項に記載の前記発光基板を含む、表示装置。
  27. 第１ベースと、前記第１ベースに設置された第１導電マットとを含む第１基板を提供するステップと、
    発光ダイオードを前記第１基板に移転してバインディングするステップと、
    第２ベースと、前記第２ベースに設置された第２導電マットとを含む第２基板を提供するステップと、
    前記第１基板と前記第２基板をキャリアに配置することによって、前記第１基板と前記第２基板の相対位置を保持するステップと、
    前記第１導電マットと前記第２導電マットとを電気的に接続するように、ボンディングワイヤ構造を形成するステップと、
    前記第１基板に向かって前記第２基板を反転することによって、前記第２ベースの前記第２導電マットから離間する面が前記第１基板に向き、前記第１導電マットが前記第１基板の前記第２基板から離間する面に位置し、前記第２導電マットが前記第２基板の前記第１基板から離間する面に位置するようにするステップと、を含み、
    前記ボンディングワイヤ構造は、ボンディングワイヤを含み、前記ボンディングワイヤは、前記第１導電マットと前記第２導電マットとを電気的に接続する、発光基板の製造方法。
  28. 前記第１基板と前記第２基板をキャリアに配置することによって、前記第１基板と前記第２基板の相対位置を保持するステップにおいて、前記第１導電マットと前記第２導電マットが所定の距離を隔てて、かつ前記第１導電マットの前記第１ベースから離間する第１面と前記第２導電マットの前記第２ベースから離間する第２面が同一水平面にあるように、前記第１基板と前記第２基板が所定の距離を隔てる、請求項２７に記載の発光基板の製造方法。
  29. 前記製造方法は、前記第１基板及び前記第２基板をキャリアに配置するステップとボンディングワイヤ構造を形成するステップとの間に、さらに、
    前記第１導電マットと前記第２導電マットとの間の隙間内に第１保護接着剤層を形成し、前記第１保護接着剤層の前記キャリアへの正投影は、前記隙間の前記キャリアへの正投影を覆い、かつ前記第１保護接着剤層の前記キャリアから離間する第３面は、前記第１面と同一水平面にあるようにするステップを含む、請求項２８に記載の発光基板の製造方法。
  30. ボンディングワイヤ構造を形成するステップにおいて、前記第１導電マット及び前記第２導電マットの位置する平面内に前記ボンディングワイヤを形成する、請求項２９に記載の発光基板の製造方法。
  31. 前記製造方法は、前記第１基板及び前記第２基板をキャリアに配置するステップとボンディングワイヤ構造を形成するステップとの間に、さらに、
    少なくとも前記第１基板の前記第１導電マットに隣接する第１側壁及び前記第２基板の前記第２導電マットに隣接する第２側壁を覆うように、第１保護接着剤層を形成するステップを含む、請求項２７に記載の発光基板の製造方法。
JP2022532132A 2020-05-11 2021-04-08 発光基板及びその製造方法、表示装置 Pending JP2023524192A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202010395225.7 2020-05-11
CN202010395225.7A CN113644181B (zh) 2020-05-11 2020-05-11 发光基板及其制造方法、显示装置
PCT/CN2021/085977 WO2021227717A1 (zh) 2020-05-11 2021-04-08 发光基板及其制造方法、显示装置

Publications (1)

Publication Number Publication Date
JP2023524192A true JP2023524192A (ja) 2023-06-09

Family

ID=78415593

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022532132A Pending JP2023524192A (ja) 2020-05-11 2021-04-08 発光基板及びその製造方法、表示装置

Country Status (6)

Country Link
US (1) US20220320056A1 (ja)
EP (1) EP4050667A4 (ja)
JP (1) JP2023524192A (ja)
KR (1) KR20230009352A (ja)
CN (1) CN113644181B (ja)
WO (1) WO2021227717A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644085B (zh) * 2020-08-14 2023-06-02 友达光电股份有限公司 电子装置及电子装置的制造方法
CN111952331A (zh) * 2020-09-01 2020-11-17 深圳市华星光电半导体显示技术有限公司 微发光二极管显示基板及其制作方法
TWI758090B (zh) * 2021-02-08 2022-03-11 友達光電股份有限公司 電子裝置及其製造方法
WO2023234541A1 (ko) * 2022-05-31 2023-12-07 삼성전자주식회사 디스플레이 모듈을 포함하는 디스플레이 장치 및 그 제조 방법
WO2024000470A1 (zh) * 2022-06-30 2024-01-04 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN115876786B (zh) * 2023-03-03 2023-05-26 深圳明锐理想科技有限公司 楔形焊点的检测方法及运动控制装置
DE202023105944U1 (de) 2023-10-16 2024-01-24 Lumileds Llc LED-Modul

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04304427A (ja) * 1991-04-02 1992-10-27 Fujitsu Ltd 液晶表示装置
US5592199A (en) * 1993-01-27 1997-01-07 Sharp Kabushiki Kaisha Assembly structure of a flat type device including a panel having electrode terminals disposed on a peripheral portion thereof and method for assembling the same
JP2000172191A (ja) * 1998-12-04 2000-06-23 Fujitsu Ltd 平面表示装置
US10261370B2 (en) * 2011-10-05 2019-04-16 Apple Inc. Displays with minimized border regions having an apertured TFT layer for signal conductors
US9454025B2 (en) * 2012-08-31 2016-09-27 Apple Inc. Displays with reduced driver circuit ledges
KR102077525B1 (ko) * 2013-07-30 2020-02-14 엘지디스플레이 주식회사 표시장치 및 그 제조 방법
KR102550857B1 (ko) * 2015-08-13 2023-07-05 엘지디스플레이 주식회사 플렉서블 표시장치
CN106847871B (zh) * 2017-03-22 2020-06-16 武汉华星光电技术有限公司 Oled显示面板及其显示装置
CN108281387B (zh) * 2018-01-23 2019-09-24 武汉华星光电半导体显示技术有限公司 柔性显示装置的制作方法及柔性显示装置
CN112951872B (zh) * 2018-04-18 2023-05-12 友达光电股份有限公司 无边框显示装置、无边框显示面板及其制造方法
KR102603399B1 (ko) * 2018-08-09 2023-11-17 삼성디스플레이 주식회사 표시장치 및 그 제조방법
CN110211973B (zh) * 2019-06-12 2021-08-27 京东方科技集团股份有限公司 一种显示面板及制作方法
CN110649039B (zh) * 2019-09-16 2022-03-08 武汉华星光电半导体显示技术有限公司 柔性显示装置及制备方法

Also Published As

Publication number Publication date
CN113644181B (zh) 2024-04-16
WO2021227717A1 (zh) 2021-11-18
US20220320056A1 (en) 2022-10-06
KR20230009352A (ko) 2023-01-17
CN113644181A (zh) 2021-11-12
EP4050667A4 (en) 2023-06-07
EP4050667A1 (en) 2022-08-31

Similar Documents

Publication Publication Date Title
JP2023524192A (ja) 発光基板及びその製造方法、表示装置
KR100321883B1 (ko) 반도체소자의실장구조및실장방법과,액정표시장치
US6452260B1 (en) Electrical interface to integrated circuit device having high density I/O count
CN111261057B (zh) 显示面板以及显示装置
KR20160092123A (ko) 표시 장치 및 그 제조 방법
CN111276474B (zh) 显示面板以及显示装置
JP2002373969A (ja) 半導体装置及び半導体装置の製造方法
CN110277365B (zh) 电子装置与拼接电子系统
KR20190098878A (ko) 표시 장치
JP7064127B2 (ja) 発光装置およびその製造方法
KR102446203B1 (ko) 구동칩 및 이를 포함하는 표시 장치
US10446465B2 (en) Chip-on-film package and display device including the same
CN113570966A (zh) 一种显示装置及拼接屏
CN103972201A (zh) 封装结构与显示模组
KR20200091060A (ko) 표시 장치
CN113299603A (zh) 背板结构的制作方法、背板结构、显示面板及显示装置
CN112436033A (zh) 显示装置和印刷电路板
US20230069670A1 (en) Display substrate, tiled display panel and display device
WO2019225708A1 (ja) 表示装置用配線基板および表示装置、ならびに配線基板とその作製方法
KR20210012087A (ko) 표시 장치 및 이의 제조 방법
US8586155B2 (en) Display device
KR20070051619A (ko) 양방향 표시가 가능한 오엘이디 디스플레이 소자
JP3404446B2 (ja) テープキャリアパッケージ及びそのテープキャリアパッケージを備えた液晶表示装置
CN111668257A (zh) 显示装置
CN115832001B (zh) 一种显示模组、制备方法以及拼接显示屏

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240403